CN1061189C - 具有频率控制环的环形振荡器 - Google Patents

Abstract

利用控制各级内的各个电容器的充放电时间的偏置电流调整多级环形振荡器周期的振荡器系统和方法。在相同的时间期间内计算未调振荡器的周期和基准时钟的周期并确定两计数值间的计数值差值。逻辑电路产生相应于计数值差值的数字选通信号，这些信号自动地选择使振荡器频率与基准时钟频率严格一致所需的偏置电流电平。数字选通信号存在非易失存储器中，即使基准时钟不再存在和暂时掉电，振荡器也继续按照调整的频率操作。

Description

具有频率控制环的环形振荡器

本发明涉及以可被精确地设定的频率工作的振荡器系统和该振荡器系统的工作方法。

在许多电子电路应用的场合中，为了正确的操作，需要提供电路的一部分对于另一部分的准确的定时或同步。利用其频率准确到满足被定时或被同步电路的需要的本机振荡器可方便地提供这种定时。根据所要求的准确程度的不同，在频率范围可以较宽的场合，振荡器可以非常简单和廉价，在要求较高的频率准确度(小于百分之几的误差)的场合可能相对较复杂和较昂贵，要求振荡器既简单和廉价又以准确的频率操作。

互补金属氧化物半导体(CMOS)制造技术已充分发展，对于许多应用，该技术是设计和实现大规模集成电路的精选技术。

已将各种振荡器用于CMOS集成电路(IC)上的其它电路的印制板上定时。特别适合于用CMOS技术来实现的一种振荡器是环形振荡器。在这种振荡器中没有在其它振荡器中被用来准确地设定工作频率的电感-电容调谐电路。环形振荡器不使用调谐电路而是使用奇数个串联的相同和非常简单的反相级，各级的输出与下一级的输入连接、最后级的输出与第一级的输入连接。在一实施例中，各级是具有一对串接的互补金属氧化物半导体(MOS)晶体管的反相器，当给该反相器的输入端施加低电平″0″时，其输出转换为高电平″1″，当给其输入端施加高电平″1″时，其输出转换为低电平″0″。这种振荡振器的工作频率由环绕着环从一个级到另一个级的″1″至″0″和″0″至″1″的转换事件进行的速度和级数来确定。

作为IC芯片的一部分用CMOS技术实现的普通环形振荡器可以在非常宽的频率范围内具有自已的工作频率。因此，例如在目前作为CMOS IC芯片的一部分来制造的一种环形振荡器中，某一芯片的振荡器与另一假定相同的芯片的振荡器的频率之差可以大到3比1。这样宽的操作频率范围是由制造过程中固有的实际尺寸的变化以及通常的温度和电源电压的变化造成的。显然，在需要电路的准确定时的场合(例如频率精度在百分之几内)，象这样宽的频率范围是不能接受的。

需要相对廉价的并且其频率可被设定为所需精度的CMOS环形振荡器。本发明对在环形振荡器工作频率方面的这一精度问题提供了有效和廉价的解决方案。

在本发明的一示范性实施例中，提供了作为集成电路(IC)芯片的一部分完全用CMOS技术实现的振荡器系统。该振荡器系统包括环形振荡器(ROSC)、逻辑计数器和比较器(LCC)单元、偏置单元、多路转换器和存储器。该环形振荡器的工作频率自动地由偏置单元给其提供的可设定偏置电流非常准确地进行控制。偏置单元又由LCC单元来控制，该LCC单元一开始操作就将ROSC的频率与外部基准时钟信号(REF Clock)的频率进行比较。如果ROSC的频率低于基准时钟信号的频率，LCC就自动地控制偏置单元以便利用选定数目的微小数字增量来增大提供给ROSC的电流，由此将ROSC的频率增大到与基准时钟的频率一致。相反地，如果ROSC的频率高于基准时钟的频率，偏置电路就自动地被减少合适数目的微小阶梯状增量，由此降低振荡器(ROSC)的频率，直到其与基准时钟的频率一致为止。这样通过微小增量地增大或减少提供给环形振荡器的偏置电流，就能够使该环形振荡器的频率精确地与基准时钟的频率一致。一旦将偏置电流调整到使环形振荡器的工作频率精确地与基准时钟信号的频率一致的数值，就将控制偏置电流的偏置单元的数字设定值存入存储器中并断开基准时钟信号。此后，即使切断IC芯片和振荡器系统的主电源，存储器仍然保持偏置单元的恰当数字设定值，因此，当电源恢复时，再次将偏置电流的必要值提供给环形振荡器，以便产生所需的振荡频率。这样一来，环形振荡器以后将在非常窄的范围内按照以前由基准时钟确定的频率来操作。

ROSC与IC芯片构成一整体，因此增加了防止未授权个人容易确定其准确的操作频率的安全性。关于频率的知识可以使人们越权获得例如每次收视付费(pay-per-View)有线电视频道这样的限制信息。

即使制造公差和元件变化使它们各自未调整的频率显著不同(例如通常大小2比1)，本振荡器系统也可以自动、立即和非常准确地设定在每一IC芯片上的环形振荡器的频率。

从另一方面来看，本发明涉及包括振荡器、基准时钟装置、时钟计数器和控制装置、逻辑装置和偏置装置的振荡器系统。该振荡器具有几个基本相同的反相级，每一反相级具有输入端和输出端，各级的输出端与下一级的输入端连接，最后级的输出端与第一级的输入端连接，n为大于1的奇整数。n个级中的每一级包括选择性地存储电荷的电容器装置、与电容器装置连接的可调电荷源、和开关装置，该开关装置与电容器装置连接，用于有选择地使电容器装置充电／放电以便控制在操作期间在振荡器输出端处由振荡器产生的输出信号的频率和相应的周期。基准时钟装置接收具有预定频率和相应周期的基准时钟信号。计数器和控制装置在相同时间期间内分别对振荡器周期的数目和基准时钟信号周期的数目进行计数并产生周期的相应计数值之间的计数值差值。逻辑装置，它响应计数器和控制装置产生的计数值差值，产生相应于该计数值差值的控制信号。偏置装置，它响应逻辑装置产生的控制信号并与电荷源连接，控制振荡器级的各个电荷源，使得根据计数值差值调整振荡器的频率，以便保证振荡器频率严格地与基准时钟信号的频率一致。

从另一方面来看，本发明涉及包括环形振荡器(ROSC)、偏置装置和逻辑计数器比较器(LCC)装置的振荡器系统。该环形振荡器(ROSC)包括奇数n个反相级，各级包括具有控制极的恒定电流源晶体管和具有控制极的开关晶体管对。开关晶体管对的输出端与电流源晶体管串接。各级具有与下一级的开关晶体管对的控制极连接的输出端，最后级的输出端与第一级的开关晶体管的电极连接。偏置装置，它与n个级的电流源晶体管的控制极连接，利用每一电流源晶体管确定电流。逻辑计数器比较器(LCC)装置，它利用其输出端与偏置装置的输入端连接，将ROSC的频率与基准时钟信号的频率进行比较、确定两频率之间的数值差、以及在其输出端产生表示这种差值的信号，使得偏置装置产生传送给ROSC的信号，这些信号保证振荡器频率严格地与基准时钟信号的频率一致。

从另一方面来看，本发明涉及操作振荡器的方法，该振荡器具有奇数n个反相级，各级具有输入端、输出端、电容器、对后面级中的电容器充电的可调电流源和放电后面级中的电容器的开关，第一级的输出端与第二级的输入端连接，依次类推直到其输出端与第一级的输入端连接的第n级。该方法包括利用可调电流源充电第一级的负载电容器的第一步骤，根据第一级的负载电容器的充电通过第二级的开关放电第二级的负载电容器的第二步骤，根据第二级的负载电容器的放电利用可调电流源充电第三级的负载电容器的第三步骤，依次类推，从一顺序级到下一级，在n个级的环中不断地进行，通过同时地分别对振荡器的振荡的周期的数目和基准时钟信号的周期的数目进行计数直到任一计数值到达预定计数值为止、然后中断计数来将振荡器的频率与基准时钟信号的频率进行比较的第四步骤，确定计数值之间的计数值差值的第五步骤，规定在由多个级中的可调电流源提供的电流中的若干阶梯值的增量变化的第六步骤，以及根据确定的计数值差值改变由可调电流源提供的电流，使得振荡器的振荡频率被调整到严格地与基准时钟信号的频率一致的第七步骤。

从另一方面来看，本发明涉及控制振荡器的工作频率的方法。该方法包括在构成振荡器的环形结构中设置具有充电电流源和放电开关的奇数n个电容器的第一步骤，利用充电电流有选择地充电n个电容器的第一个电容器以便通过n个电容器的第二个电容器的开关进行放电、第二个电容器的放电使充电电流充电n个电容器的第三个电容器、顺序依此类推直到第n个电容器、然后按照电容器充电和放电的连续顺序返回到第一个电容器的第二步骤，电容器充电和放电的连续顺序产生具有频率和相应周期的输出信号，将振荡器频率与基准时钟信号的进行比较以便确定它们的差值的第三步骤，以及根据确定的振荡器的频率和基准时钟信号的频率之间的差值调整对电容器充电电流的值以便将振荡器的频率调整到接近基准时钟信号的频率的第四步骤。

参看以下随附图进行的描述和权利要求将更好理解本发明及充分领略本发明的重大优点。

图1是根据本发明的振荡器系统的方框图形式的简要表示；

图2是在图1的振荡器系统中有用的环形振荡器(ROSC)的简要表示；

图3是在图1的振荡器系统中有用的偏置单元的简要表示；

图4是在图1的振荡器系统中有用的逻辑计数器比较器(LCC)单元的方框图形式的简要表示；

图5表示图5A和5B如何组合起来；图5A和5B表示在图1的振荡器系统中有用的环形振荡器(ROSC)的详细电路图；

图6表示图6A和6B如何组合起为；图6A和6B表示在图1的振荡器系统中有用的偏置单元的详细电路图；

图7表示可用于执行控制逻辑单元的功能的逻辑电路和图4的最小计数值检测器的详细电路图；

图8表示图8A和8B如何组合起来；图8A和8B表示构成逻辑计数器比较器(LCC)的另一部分的逻辑和开关电路的详细电路图。

现在参看图1，该图以方框图的形式表示根据本发明的振荡器系统12(在实线矩形之内)，该振荡器系统12具有通过引线18与电路14连接的输出端，它在引线18上产生为电路14所需频率的信号。电池32通过其正极与振荡器12的存储器24连接。

振荡器系统12包括环形振荡器(ROSC)16、偏置装置36、多路转换器(MUX)26、存储器24、和逻辑计数器比较器(LCC)20。引线18还将环形振荡器16的输出端与LCC20的输入端连接。LCC20的输出端通过公共引线22与存储器24的输入端和多路转换器(MUX)26的输入端连接。存储器24通过引线28与MUX26的另一输入端连接。电池32在振荡器系统12的外部电源被切断时保证存储器24中数据的保存。存储器24可以是非易失类型的存储器，在有效时间期间内可以不需要电池32来保证存储的数据。MUX26的输出端通过多导线引线34与偏置单元36连接，后者又通过引线40与ROSC16连接。在振荡器系统12工作期间，电流I-BIAS从偏置单元36的输出端经由引线40流至ROSC16的输入端。电流I-BIAS控制ROSC16的工作频率。振荡器系统12具有一对电源端子44和45，例如+VDD和地这样的外部电压分别有选择地与它们连接。类似地，振荡器系统12具有端子46(REF CLOCK)，具有预定频率的外部基准时钟信号(未示出)可有选择地与之连接。该端子46通过引线48与LCC20的输入端连接。振荡器系统12还具有端子52，可以有选择地给该端子52提供外部″MUXSELECT″信号，以便通过引线54控制MUX26的设定。当暂时设定在一位置时，MUX 26直接将LCC20的数字控制信号提供给偏置单元36。当设定在另一(长期)位置时，MUX26将存储器24的内容提供给偏置单元36。存储器24的内容刚在校正过程(下面说明)之后与LCC20的数字控制数据相同。该校正过程由(未示出的)信号源提供给端子(CNTR START)55并通过引线56提供给LCC20的启动信号来初启。端子132通过引线130与偏置单元36连接。在振荡器系统12工作期间，偏置单元36产生通过引线130流入端子132的电流I-OSC。恒定电流源(未示出)与端子132连接并且通常是带隙电流发生器，该带隙电流发生器产生在有效范围内基本上与电源和温度变化无关的恒定电流电平。

通常在集成电路芯片中形成振荡器系统。可以任选地在与振荡器系统12相同的集成电路芯片上形成电路14，该电路14可以包括该芯片的最大部分。在最佳实施例中，在使用CMOS元件的集成电路芯片上形成振荡器系统12，还在同一集成电路芯片上形成也使用CMOS元件的电路14。根据其被设计用于什么应用来确定电路14的操作。振荡器系统12通过引线18给电路14提供定时或同步。

振荡器系统12操作的总体概要如下。当分别给振荡器系统12的端子44和45提供外部电源(+VDD和地)时，ROSC16按照由其基本设计确定的频率振荡。这一频率受到诸如电压和温度这样的变量、制造公差引起的实际尺寸的偏差和偏置单元36通过引线40提供的控制电流的影响。因为这些因素以及对偏置单元36的电流没有任何控制，所以ROSC16的频率就可能明显不同于为电路14的操作所需的频率。

这样设计ROSC16，即通过使引线40的控制电流高于或低于中间或标称值就能够将ROSC16的频率调整成为所需的值(在百分之几内)。为了进行一调整，给″REF CLOCK″端子46提供准确地按所需频率操作的基准时钟(未示出)。当启动信号施加给端子55时，校正过程开始，LCC单元20自动地将基准时钟的频率与ROSC16的频率进行比较。如果ROSC16的频率高于基准时钟的频率，则在给定时刻开始的ROSC16的振荡周期(循环)的计数值就比基准时钟周期的计数值稍快地达到预定的数值(例如″1″)。反之，如果ROSC16的频率低于基准时钟的频率，则基准时钟周期的计数值就比ROSC16周期的计数值稍快地达到预定的数值(例如″1″)。在任一情形中，LCC20都检测和译码在两频率之间计数的周期数目的差值。LCC20然后根据预定的算术通过公用多导线引线22利用MUX26给偏置单元36提供若干单独的数字″通″或″断″信号。同时还将这些数字信号提供给存储器24并存储在存储器24中。

LCC20的数字信号控制偏置单元36内的各个开关(在此未示出但示于图3将在以后进行详细描述)的设定。这样一来，就将偏置单元36通过引线40提供给ROSC16的控制电流设定成为使ROSC16的操作频率与基准时钟的频率一致(在百分之几内)的值。LCC20的这些相同的数字信号存储在存储器单元24中，因此即使切断振荡器系统12的主电源并移走基准时钟，但只要电源恢复，这些数字信号就从存储器单元24通过MUX26被自动地再提供给偏置单元36并再给引线40提供控制电流的恰当值。ROSC16因此按照所需的频率(即基准时钟的频率，即使基准时钟不再存在)操作。

振荡器系统12是全自动并非常精确的。LCC20内比较频率和在引线40上设定ROSC16的控制电流的操作只需要几分之一秒。这一操作称为校正过程。一旦设定了ROSC16的频率，ROSC16就保持基准时钟的频率，直到(如果需要的话)通过给端子55提供新的CNTRSTART信号和给端子46提供基准时钟频率重复上述与基准时钟进行比较的过程(校正过程)来对其进行再设定为止。

现在参看图2，该图以基本简要的形式表示图1的ROSC16的一个示范性实施例。以后将给出其它的细节。如这里所示，ROSC16具有“n”个基本相同的开关级60(只表示级1、级2和级“n”)。各级60的各个元件具有相同的标号。偏置单元36通过引线40提供给ROSC16的输入控制电流在此标为“I-bias”。各开关级60包括恒流发生器62，其电流受“I-bias”的控制。发生器62的电流沿箭头65的方向流动。电流发生器62与开关66串接，开关66的上端67与电流发生器62连接，而其下端68接地。属于后面(下一)级并与形状66并联的电容器70的上电极72与端子67连接，而其下电极74与端子68(地)连接。该电容器70具有与之并联的阻抗78，该阻抗78表示有时“通”和有时“断”的晶体管(未在此示出)的阻抗。“n”个级中每一个的输出端通过导线86与下一级的输入端连接，第“n”级的输出端与第一(1)级的输入端连接。以下将详细描述ROSC16的这些和其它元件。

开关级60的级1的开关66例如处于“打开”位置，在此用实线82的位置来表示。如以下将描述的那样，这些开关实际上是晶体管(未在此示出)。应当指出，在此给出的例子中，级2的开关66处于“关闭”位置(用实线82的位置来表示)，依次类推，直到级“n”，该级中开关66的位置被关闭(用线82的位置来表示)。级60总是为“奇”数“n”个。

在最佳实施例中，各级60的电容器70表示与该级有关的晶体管(未在此示出)电极间的寄生电容。虽然电容器70通常非常小(例如毫微微法拉)，但仍然影响各级从“断”(数“0”)到″通″(数字″1″)和从″通″到″断″(放电时间和充电时间同样重要)的开关时间。因此，当级1的开关66一开始从关闭转换为打开时，级2的电容器70上的电荷和电压基本上为零(数字″0″)。当充电电流开始从级1的电流发生器62按箭头65的方向沿现在打开的开关66流动时，级2的电容器70两端的电荷和电压成为满值(数字″1″)，只要级1的开关66保持打开，该满值就保持不变。

不久之后，级2的电容器70上的电荷达到使级2的相应开关66从打开转换为关闭位置的强度。当级2的开关66被关闭时，级n的电容器70就通过级2的相应开关66放电，数字″0″因此被存储在级n的这一相应电容器70中。当级n的电容器70上的电压已降到足够低的电平(接近零)时，级n(在此，级″n″在级2之后，级3未示出)的相应开关66从关闭转换为打开位置，该奇数级60的相应电容器70被充电为数字″1″。各个开关66的这一顺序启动和级60的相应电容器70的充电和放电在总时间期间在级60的序列中从第一级进行到最末级(级″1″至级″n″)。

级″n″通过引线90与缓冲放大器92的输入端连接，其输出端与产生ROSC16的时钟输出信号(CLKO)的引线18(见图1)。级″n″的开关信号通过相应导线86提供给级1的开关66。当级″n″的开关66转换为″打开″、存储数字″1″时，在短的时延之后，级1的开关66转换到″关闭″位置，在级1中有效地存储了数字″0″。当级″n″的开关66开闭、在级″n″中存储″0″时，级1的开关66转换到″打开″位置，依次类推，环绕级60的环路不断地进行。

本领域普通技术人员懂得：开关级60的各个电容器70通过被控开关66充电为数字″1″或放电为数字″0″所需的时间首先是由该级的相应电流发生器62给其提供的充电电流幅值的函数。发生器62的这一电流受到I-bias电流的控制。本发明的重要特征在于通过控制I-bias电流的幅值精确地调整了ROSC16(输入信号CLKO)的操作频率。以下将对此进行较详细的说明。因此，不管电路元件的变化和通常的电源和温度方面的操作变化，ROSC16的输出信号CLKO的频率被自动地以电的方式控制为与基准时钟的频率一致(在百分之几内)。

现在参看图3，该图表示图1的偏置单元36的示范性的简缩形式。偏置单元36的输出控制电流I-bias通过引线40提供给ROSC16(见图1和图2)。偏置单元36包括若干电流级″I-1″至″I-N″，各电流级通常用100来表示，还包括电流镜(CM)单元102，电流镜(CM)单元102还作为分流器。这些″N″个电流级100(只表示它们中的三个，即I-1、I-2和I-N)通常是完全一样的，每一级100的相应元件具有相同的各个标号。

各电流级100包括第一电流发生器104、第一(上)开关106(表示为打开)、第二(下)开关108(表示为打开)和第二电流发生器110的串接。开关106具有与发生器104连接的上端112以及与引线40和端子134连接的下端114。电流沿箭头116的方向从第一发生器104流出(当开关106关闭时)。下开关108具有与引线40和端子134连接的上端120以及与第二发生器110连接的下端122。电流沿箭头124的方向从发生器110(当开关108关闭时)流到地。级I-1到I-N的全部上开关106和下开关108可都同时打开(如在此所表示的)，但每当任一上开关106关闭时，全部的下开关108就都打开，或者反过来。因此当任一电流级100的上开关106关闭时，各个电流发生器104的电流就沿箭头116的方向流入引线40，全部下开关108都打开。当任一电流级100的下开关108关闭时，各个下部电流发生器110的电流就沿箭头24的方向从引线40流出到地。此时全部上开关106都打开。

CM单元102通过引线130与输入端132连接。即使当存在通常的电压馈送变化和温度变化时仍保持高度恒定的反向电流″I-OSC″从电流源(未示出)提供给输入端132。电流″I-OSC″沿箭头133的方向流动。CM单元102将沿箭头136的方向流入引线40的恒定电流″I-O″提供给端子134。电流″I-O″的幅值例如可以与″I-OSC″的幅值相等并且是非常稳定的。如在此由与上部发生器104相关的上部虚线箭头140和与下部发生器110相关的下部虚线箭头142所表示的，CM单元102控制来自每一上部电流发生器104和来自每一下部电流发生器110的相应电流的幅值(以后将详细说明)。例如可以有8个电流级100，每一电流发生器104或110可以产生CM102提供给引线40的电流″I-O″的微小的被精确确定的部分。

根据电流级100的一个或多个上开关106的被控的关闭或者一个或多个下开关108的关闭，除了CM单元102的电流″I-O″之外，或者逐步地给引线40增加电流，或者从引线40的电流中逐步地减去电流。引线40上的输出电流″I-bias″因此就是电流″I-O″与由电流级100提供的电流的微小的被精确确定的增量的相加(或相减)。如以后详细说明的那样，利用通过多导线引线34(见图1)分别提供给各开关的单独的″通″或″断″数字信号来控制上开关106和下开关108的设定。

现在参看图4，该图以方框图的形式表示图1的LCC单元20的功能部分的示范性实施例。LCC20包括控制逻辑(CL)部分200、振荡器计数器(OC)202、基准时钟计数器(RCC)204、最小计数值检测器(MCD)206、和开关逻辑和输出锁存器(SLOL)部分208。SLOL208的单独数字″通″或″断″输出信号提供给在此表示为具有上多导线部分210和下多导线部分212的引线22(见图1)。这些数字信号通过在引线22中的它们各自的导线提供给存储器单元24和MUX26(见图1)，并由此通过在MUX26的输出端处的引线34中的单独导线提供给偏置单元36。如上所述(见图3)，SLOL208的这些数字信号控制偏置单元36的电流级I-1至I-N的开关106和108的各自设定。

LCC20的CL部分200通过引线18接收ROSC16的信号、通过引线48接收提供给端子46的基准时钟(未示出)的信号。利用″启动″命令(提供给端子55的CNTR START)，CL部分200通过引线216将ROSC的信号提供给OC202、通过引线218将基准时钟的信号提供给RCC204。计数器OC202和RCC204是相同的，各提供从启动的瞬间开始的对施加给计数器的相应ROSC和基准时钟信号周期数目的累加计数值。例如，计数器202和204是能够对提供给它们的振荡信号的周期(循环)进行256次计数的8位二进制计数器(本领域众所周知的)。OC202的输出计数值通过多导线公用引线220提供MCD206和SLOL208。RCC204的输出计数值通过多导线公用引线222提供给MCD206的SLOL208。在″启动″时刻(当给端子55提供CNTR START时)，各计数器被初始设定为相当于十进制255的二进制值，然后向下计数到零(最小计数值)。当计数器OC202或RCC204达到或几乎达到″零″计数值(另一计数器将仍具有非零计数值)时，该″零″计数值就由MCD206进行检测，MCD206然后通过导线224通知CL200″停止″在引线216和218上给计数器OC202和RCC204的输入信号。当CL200从MCD206接收关于零计数值信号的″停止″信号时，OC202和RCC204的相应输出计数值就因此被″冻结″。在计数器OC202和RCC204进行计数时，它们各自的二进制输出计数值被动态地提供给SLOL208。SLOL208不断地译码该二进制计数值，并当该计数值被″冻结″时根据CL200的后续命令通过引线230将选定的数字″通″或″断″输出信号序列提供给输出引线22的各条导线。

一旦CL200在计数器OC202或RCC204的″零″计数值时刻从MCD206接收了″停止″信号，就″冻结″并译码计数器中的零和非零计数值。与此同时，CL200通过引线230通知SLOL208将单独的稳态数字″通″或″断″信号″锁存″在多导线输出引线22中。如以下要说明的，这些数字信号″通″和″断″的序列相应于按照预定算术译码的非零计数值。如果在OC202中剩余非零计数值，则ROSC16的频率就低于基准时钟的频率。如果在RCC204中剩余非零计数值，则ROSC16的频率就高于基准时钟的频率。SLOL208因此能够根据在引线220或引线222上的″冻结″的非零二进制计数值(另一引线上的计数值为零)确定是给在输出引线22上部210的各导线或导线还是给在输出引线的22下部212的各导线或导线提供数字″通″信号。LCC20的上述描述说明了其构造和操作模式的概要。LCC20的操作和其结构和构造的具体细节的进一步说明将在下面给出。

现在参看图5A和5B，表示了图1和2的ROSC16的最佳实施例的具体电路图。此处的ROSC16包括示于虚线框300内的5个基本相同的开关级″1″至″5″(奇数个级)。此处的各级300等价于图2示意性所示的开关级60。各级300、例如级1包括与N沟道场效应晶体管304电流串联的P沟道场效应晶体管302。N沟道场效应晶体管306，其漏极和栅极接在一起以便作为二极管起作用，与晶体管304连接并位于同一级内。晶体管304和306接成N沟道电流镜，其操作在下面说明。每一晶体管302、304和306都具有漏极、源极和栅极。漏极和源极可称为晶体管的第一和第二或第二和第一输出端。对各级300中的相应元件用相同的各个标号来表示。

晶体管302的源极310与被提供了电源电压+VDD的公共电压总线312连接，其栅极314与控制电压总线316连接，其漏极318与端子(节点)320连接。晶体管304的漏极322与端子320连接，其栅极324与前一(驱动)级的端子320连接，其源极326与地总线328连接。晶体管306的漏极330和栅极332都与驱动(前一)级的端子320连接，其源极334与地总线328连接。晶体管306接成一二极管，作为电压箝位器限制前一驱动级的端子320的电压摆幅，这样就减小了振荡器系统12中不希望有的开关噪声。与驱动级的晶体管302和304以及后面级的晶体管306和304有关的寄生电容表示为虚线电容器329，其第一极板与驱动的端子320连接，其第二极板与地总线328连接。应当指出，级2中的晶体管304的栅极324接回到级1的端子320，级3中的晶体管304的栅极324接回到级2的端子(节点)320，依次类推直到级5。级5的端子320通过引线336与级1的晶体管304的栅极324连接。因此，ROSC16的5个级300或″环形″连接。

图5B右侧所示的是一P沟道场效应晶体管346，具有与电压馈送总线312连接的源极348、与电压总线316连接的栅极350和漏极352。N沟道场效应晶体管354具有同时与晶体管346的漏极352和引线358连接的漏极356、具有与级5的晶体管304的栅极324连接的栅极360、还具有与地总线328连接的源极362。引线358与第一放大器一反相器364的输入端和第二放大器一反相器366的输入端连接，第二放大器一反相器366的输出端与可获得ROSC16的输出信号CLKO的输出引线18连接。

图5A左侧所示的是一P沟道场效应晶体管370，它具有与电压总线312连接的源极372、还具有均与电压总线316连接的栅极374和漏极376。N沟道场效应晶体管380具有同时与晶体管370的漏极376和电压总线316连接的漏极382、具有与I-bias电流引线40(见图2)连接的栅极384、还具有与地总线328连接的源极386。N沟道场效应晶体管390具有均与引线40连接的漏极392和栅极394、还具有与地总线328连接的源极396。

控制电流I-bias沿箭头398的方向从引线40流过接成二极管的晶体管390并在晶体管380的栅极384上产生控制电压，该控制电压又产生流过晶体管380到地、与控制电流I-bias成正比的电流。从接成二极管的晶体管370流过晶体管380的电流又在控制电压总线316上产生电压，该电压可用来产生与I-bias电流成正比的电流，该电压被I-bias电流精确地控制。实际上，这一结构将I-bias控制电流转换成为在电压总线316上的相应控制电压。晶体管370以电流镜的方式(本领域众所周知的)与级300的晶体管302连接，以便在级300的晶体管302中产生正比于流过晶体管370的电流的各电流。电压总线316上的控制电压由流过晶体管370的、与I-bias电流成正比的电流来确定，它又控制流过晶体管302的各电流。例如，可通过由N沟道晶体管390和380组成的电流镜将流过晶体管370的电流设定为等于I-bias电流，可以使流过级300的晶体管302的各电流等于流过晶体管370的电流。

如结合图2所说明的那样，当级60的相应开关66打开时对该级的负载电容器70进行充电的发生器62的电流确定了将该电容器70充电至满值所需的时间。开关66关闭时的放电电流也与发生器62的电流成正比(由于N沟道电流镜晶体管306和304的作用)，并确定放电时间。图5A和5B中无电容器，当然，电容器70(图2)的等效物是从端子(节点)320到各级300的地的电极间电容。图5A和5B的级300的晶体管304相应于开关66(图2)，图5A和5B的晶体管306相应于阻抗78(图2)。图5A和5B各级300的晶体管302相应于电流发生器62(图2)。从各级300的晶体管302获得的各电流由I-bias电流利用在控制电压总线316上的电压进行控制。

在最佳实施例中，晶体管306的尺寸是晶体管304尺寸的一半，因此当晶体管304导通时，流过其的电流将是流过晶体管306的电流的两倍。流过晶体管306的电流等于在前级的晶体管302中的电流。因此，当晶体管304导通时，它将吸收晶体管302的全部电流，这就有利于迅速地将节点320的电位下拉到接近零(地电位)。这就对电容器329进行了放电，并使数字″0″被存储在该特定的级300中。当晶体管304截止时，晶体管302的被控电流将在短时间内将这一级300的负载电容(电容器329)充电到代表数字″1″的电位。该电位被接成二极管的晶体管306箝位为相当低的值(通常只略大于N沟道器件的阈值电压)。如上所述，电极间电容(即电容器329)的充放电时间是晶体管302提供的电流幅值的函数。

从图5A和5B所示的ROSC16的电路可以看出，当级300的级1的晶体管304导通时，电压节点300的相应电压在被控的时间内被下拉至接近地电位(数字″0″)。这又将下一级300、即级2的晶体管304和306的栅极324和332拉至接近地电位并使级2的晶体管304截止。当出现这种情况时，级2的端子320(及其电极间电容)则(在被控的时间内)被级2的晶体管302充电为高电平(数字″1″)。级300可称为电流控制反相器。ROSC16及其相关的偏置单元36根据电流控制逻辑来操作。尽管各级300是双稳态的，但顺序地从ROSC16的一个级300到下一个级300出现从″1″到″0″和从″0″到″1″的转换是连续不断的。转换事件从一个级进行到下一个级所需的时间(它是可控的)和级的数目(它是预定的)确定ROSC16的操作频率。P沟道晶体管346和N沟道晶体管354的功能是将电流控制逻辑数字电平转换为通常的CMOS逻辑数字电平。通过恰当地设定这些晶体管相互之间的尺寸可实现这一目的。

现在参看图6A和图6B，表示了图3的偏置单元36的最佳实施例。图6A和图6B的偏置单元36包括8个电流提供级″I-1″至″I-8″，各级示于一般地标为400的虚线框内。级400相互之间基本相同，各级内的相应元件用各自的标号来表示。各级400、例如级I-1具有P沟道场效应晶体管402、第一N沟道场效应开关晶体管404、第二N沟道场效应开关晶体管406和N沟道场效应晶体管408。晶体管402具有与公共电源电压(+VDD)总线411连接的源极410、具有与公共控制电压总线414连接的栅极412、还具有漏极416。晶体管404具有与晶体管402的漏极416连接的漏极418、具有与输入控制端″P-1″连接的栅极420、还具有与公共输出电流总线424连接的源极422。晶体管406具有与输出电流总线424连接的漏极426、具有与输入控制端″M-1″连接的栅极428、还具有与晶体管408的漏极432连接的源极430。晶体管408具有与公共控制电压总线436连接的栅极434、具有与公共地总线440连接的源极438。应当指出，输入端″P-1″和″M-1″只与级I-1关联；端子″P-2″和″M-2″用于级I-2，依此类推，直至用于级I-8的端子″P-8″和″M-8″。如以下将说明的那样，稳态数字″通″或″断″控制电压信号提供给端子P-1至P-8和M-1至M-8中的各个端子，以设定电流I-bias的电平。

图6A的左侧是P沟道场效应晶体管442、P沟道场效应晶体管444、P沟道场效应晶体管446和N沟道效应晶体管448。晶体管442具有与电源电压总线411连接的源极450、还具 有与公共引线130(见图1和3)连接的栅极452和漏极454，该公共引线130具有与其连接的端子132。在振荡器系统12操作期间，图6A和6B的偏置单元36产生经引线130流入端子132的电流I-OSC。恒流源(未示出)与端子132连接，它通常是带隙电流发生器，产生在有效范围内基本上与电源和温度变化无关的恒流电平。晶体管444具有与电源电压(+VDD)端子460连接的源极458、具有与公共引线130连接的栅极462、还具有与输出电流总线424连接的漏极464。在图6A和6B的偏置单元36操作期间，电流I-O流过引线570并形成在引线40中流动的部分I-bias。晶体管446具有与电源电压(+VDD)端子468连接的源极466、具有与公共引线130连接的栅极470、还具有与晶体管448的漏极474连接的漏极472。晶体管448具有与其漏极474连接的栅极476、还具有与地端子479连接的源极478。同一电压+VDD可接至总线411以及端子460和468。

接成二极管的晶体管442的右侧是一般地示于虚线框480内的分流器电流镜电路。该电路480包括4个晶体管：P沟道场效应晶体管482、N沟道场效应晶体管484、P沟道场效应晶体管486和N沟道场效应晶体管488。N沟道晶体管448的右侧是类似(但不相同)的分流器电流镜电路，示于虚线框490内。电路490包括4个晶体管：P沟道场效应晶体管492和496，以及N沟道场效应晶体管494和498。

电路480的晶体管482具有与电源电压总线411连接的源极502、具有与引线130连接的栅极504、还具有与晶体管484的漏极508连接的漏极506。晶体管484具有与其漏极508连接的栅极510、还具有与地总线514连接的源极512。晶体管486具有与电源电压总线411连接的源极516、还具有均与电压总线414连接的栅极518和漏极520。晶体管488具有同时与晶体管486的漏极520和电压总线414连接的漏极522、具有同时与晶体管484的栅极510和漏极508连接的栅极521、还具有与地总线514连接的源极526。

电路490的晶体管492具有与电源电压(+VDD)总线532连接的源极530、还具有均与晶体管494的漏极538连接的栅极534和漏极536。晶体管494具有同时与晶体管448的漏极474和栅极476连接的栅极540、还具有与地总线544连接的源极542。晶体管496具有与电源电压总线532连接的源极546、具有同时与晶体管492的栅极534和漏极536连接的栅极548、还具有同时与晶体管498的漏极552和电压总线436连接的漏极550。晶体管498具有与漏极552连接的栅极554、还具有与地总线544连接的源线556。

偏置单元36的输出电流总线424在左侧与连接了引线40(I-bias)的端子560连接。电流沿箭头562指出的方向流往端子560。公共引线130与提供了电流″I-OSC″的端子132连接。电流沿箭头566的方向流往端子132。

如上所述，电流″I-OSC″相对于电源电压和温度变化是稳定的。该电流″I-OSC″流过晶体管442就在公共引线130上产生了稳定的电压，该稳定的电压可用来产生与电流″I-OSC″成正比的电流。公共引线130与构成分流器电流镜电路480的一部分的晶体管482的栅极504连接。引线130上的电压产生与电流I-OSC成正比的电流，该电流顺序地流过晶体管482和接成二极管并作为电流源的晶体管484。流过晶体管488的电流被其同时与晶体管482和484的漏极506和508连接的栅极521所控制，与电流I-OSC成正比。晶体管488与接成二极管作为电流源的晶体管486串联。晶体管486在电流镜电路中通过电压总线414与级I-1至I-8的各个晶体管402连接。电路480的晶体管482、484、486和488的尺寸以及晶体管402的尺寸与晶体管442的尺寸成这样的比例，即每一晶体管402提供的电流的幅值是电流″I-OSC″幅值的预定一小部分。这将在以后作进一步的说明。

在与晶体管444的栅极462连接的引线130的上的电压控制流过晶体管444的电流。标为″I-O″的该电流沿箭头570的方向流入控制电流总线424。例如，晶体管444的尺寸相对于晶体管442的尺寸使″I-O″的幅值等于″I-OSC″的幅值。

在与晶体管446的栅极470连接的引线130上的电压产生与电流I-OSC成正比并流过该晶体管446和与之串联的、接成二极管的晶体管448的电流。这些晶体管根据电流″I-OSC″控制分流器电流镜电路490的操作。晶体管494的栅极540与晶体管446和448的漏极472和474的公共接点连接。晶体管494与接成二极管的晶体管492串联，经过它们的电流与电流I-OSC成正比。晶体管492和494各自的漏极536和538分别同时与晶体管496和492的栅极548和534连接。栅极548的偏置电平用来产生流过晶体管496的、与流过接成二极管的晶体管492的电流成正比的电流，该电流还流过晶体管498。晶体管498接成二极管作为电流源，并通过控制电格总线436形成级I-1至I-8的各个晶体管408的电流镜。各晶体管408产生的相应电流是电流I-OSC的预定的一小部分。流过各晶体管402和408的各电流的幅值由以下说明的标准来确定。如上所述(图3)，给偏置电流输出引线424(和引线40)上的电流″I-O″逐渐增加或从其中逐渐减去这些个别的电流，以便产生净电流″I-bias″。

以下所示的表Ⅰ表示以纳秒(nsec)为单位的振荡器周期(Tpo)、以兆赫兹(MHz)为单位的ROSC16的频率(fo)和以微安(μA)为单位的电流I-bias的各值之间的关系。在典型的示范性实施例中，高电压+VDD=+3．3伏，温度=55℃，Tpo=33．998nsec，I-bias=32．4560896μA。根据本领域中众所周知的技术和在此给出的振荡器系统12的要求用计算机模拟来获得这些值。

表Ⅰa)提高振荡器频率振荡器周期                 频率                  I-bias电流行   Tpo(纳秒)             fo(MHz)               I-bias(μA)1    31．504(-7．34％)     31．742(7．92％)      35．8516165(10．5％)2    29．415(-13．48％)    33．996(15．58％)     39．2455937(20．9％)3    27．637(-18．71％)    36．183(23．02％)     42．6380951(31．4％)4    26．105(-23．22％)    38．307(30．24％)     46．0291794(41．8％)5    24．768(-27．15％)    40．375(37．27％)     49．4188934(52．2％)6    23．592(-30．61％)    42．387(44．11％)     52．8072745(62．7％)7    22．546(-33．68％)    44．354(50．80％)     56．1943526(73．1％)8    21．611(-36．43％)    46．273(57．32％)     59．5801614(83．5％)b)降低振荡器频率振荡器周期                频率                  I-bias 电流行    Tpo(纳秒)           fo(MHz)               I-bias(uA)1     36．220(6．54％)    27．609(-6．13％)     29．9029605(-7．9％)2     38．826(14．2％)    25．756(-12．43％)    27．3515796(-15．7％)3     41．928(23．32％)   23．850(-18．91％)    24．8021466(-23．6％)4     45．687(34．38％)   21．889(-25．68％)    22．2549163(-31．4％)5     50．343(48．08％)   19．864(-32．47％)    19．7102331(-39．3％)6     56．264(65．49％)   17．773(-39．57％)    17．1685200(-47．1％)7     64．061(88．43％)   15．610(-46．93％)    14．6304464(-54．9％)8     74．812(120％)      13．367(-54．55％)    12．0969561(-62．7％)

表Ⅰ在部分a)中表示当提高振荡器的频率时Tpo、fo和I-bias的关系，在部分b)中表示当降低振荡器的频率时的这些关系。如部分a)中行8所示，对于约59．58μA的I-bias电流，fo约为46．27MHz，即比29．41MHz的标称值fo高57．32％。行8中约为59．59μA的I-bias电流比标称I-bias电流大83．5％，约为21．6nsec约Tpo比标称Tpo短-36．43％。同样地，如部分b)中行8所示，对于约为12μA(比标称I-bias电流小-62．7％)的I-bias电流，有13．376(比标称fo低-54．55％)的fo和74．812(比标称Tpo长120％)的Tpo。

应当指出，通过改变I-bias，对于约为29．4MHz的标称频率fo，如表Ⅰ中所给出的，频率fo可被调整的范围从+57．32％(行8，部分a)到-54．55％(行8，部分b)。因此，一批制造的振荡器中的任一给定振荡器的频率fo的调整范围约为±50％。这一范围恰当地包括了具有未被调整的频率的一批振荡器所需的调整，这些未被调整的频率位于约为29．41MHz的规定标称频率的两侧，每一振荡器各自的调整使其操作频率在标称频率的百分之几内(按基准时钟进行测量)。

还应当指出，在表Ⅰ的部分a)中的电流I-bias的范围从标称值(约32．45μA)到大于标称值的+83．5％(行8)。例方便起见，由于有8个被采用的电流级(图6A和6B)，所以已经使如行1-8所示的电流I-bias的各增加增量约等于I-bias的标称值约10．5％(83．5％／8)。同样地，如部分b)所示，使电流I-bias的各负增量约等于该标称值的-7．9％(-62．7％／8)。因此部分b)中的行1-8的各负递增阶梯值基本上相等(即各约为2．5μA)。部分a)的行1-8中所示的电流I-bias的各正递增阶梯值也基本上相等(即各约为3．4μA)，但略大于部分b)中的负递增阶梯值。

以下表Ⅱ在部分a)中表示相应于振荡器计数器中的各剩余计数值的实际振荡器周期Tpo(与标称周期比较)各值的关系，在部分b)中表示在基准时钟计数器中的各剩余计数值，还表示了对ROSC16的实际频率fo的所需百分比调整。表Ⅱ说明了在进行电流I-bias值的调整时利用剩余的计数值的算法。

表Ⅱ

剩余计数值检测和算法a)当振荡器频率低于预定标称值时提高振荡器频率1    +7．92％     18=16+2           +7．992％2    +15．58％    34=32+2           +15．58％3    +23．02％    47=32+8+4+2+1     +23．02％4    +30．24％    59=32+16+8+2+1    +30．24％5    +37．27％    69=64+4+1         +37．27％6    +44．11％    78=64+8+4+2       +44．11％7    +50．80％    85=64+16+4+1      +50．80％8    +57．32％    92=64+16+8+4      +57．32％b)当振荡器频率高于预定标称值时降低振荡器频率1     -6．13％     16=16                 -6．13％2     -12．43％    31=16+8+4+2+1         -12．43％3     -18．91％    48=32+16              -18．91％4     -25．68％    65=64+1               -25．68％5     -32．47％    82=64+16+2            -32．47％6     -39．57％    100=64+32+4           -39．57％7     -46．93％    119=64+32+16+4+2+1    -46．93％8     -54．55％    139=128+8+2+1         -54．55％表Ⅱ在部分a)的行1-8中给出了当振荡器系统12的频率越来越低时Tpo的各百分比偏差(与33．998nsec的标称值比较)。应当记得，当振荡器系统12的频率低于基准时钟时(见图4)，则当基准时钟计数器204达到零或接近零的预置最小计数值时，在振荡器计数器202中将仍有计数值。根据在表Ⅱ的部分a)的行1-8中的选定值，振荡器计数器202中的相应剩余计数值如各行1-8所示。例如，当两个计数器都是8位下计数器并一开始装入了最大计数值255，则行1所示的+7．92％的Tpo产生剩余计数值″18″。这可以计算如下：剩余计数值=[1-1／(1．0792)]×255=18(舍入成整数)。行8所示的+57．32％的Tpo导致剩余计数值[1-1／(1．5732)]×255=92(舍入)。此处的振荡器计数器是振荡器计数器(OC)202(图4)。其8个二进制位可如下地假定：位位置                第1 第2 第3 第4 第5 第6 第7 第8加权的十进制值          1   2   4   8  16  32  64 128在8个位置的每一个位置处的置位产生十进制计数值″255″。部分a)的行1的计数值″18″用第5位置的位(加权的十进制值16)加上第2位置的位(加权的十进制值2)即16+2=18来表示。类似地，行8所示的+57．32％的Tpo产生剩余计数值″92″(舍入)，用64(第7位)+16(第5位)+8(第4位)+4(第3位)。

表Ⅱ的部分b)以类似的方式在行1-8中给出了当振荡器的频率越来越高时在基准时钟计数器(RCC)204中的相应剩余计数值。即在行1中，Tpo是-6．31％，根据计算(0．631)×255=16(舍入)，剩余计数值是16。类似地，在行8中，对于-54．55％的Tpo，剩余计数值是(0．5455)×255=139(舍入)。例如对于行8，计数值的加权二进制值被表示为139=128+8+1。

在此用来确定偏置单元36接连的电流级何时导通、由此分别给标称I-bias电流增加电流或从其中减去电流的算法可表述如下。因为8位剩余二进制计数值的第1和第2位对提高精度几乎没有作用，所以将它们忽略。对于如表Ⅱ的部分a)所示的频率较低的振荡器，在剩余计数值达到″18″(行1)之前，没有电流级400(图6)导通来给标称I-bias电流增加电流增量。由于忽略第二位，此时的实际目标计数值减小为″16″。当计数值达到16小时，偏置单元36中的一个级400的晶体管404(图6A和6B)导通，给I-bias的标称值增加约+10．5％的电流以便产生约为35．85μA的I-bias来将振荡频率fo提高+7．92％(如表Ⅰ的部分a的行1所示)。当表Ⅱ的部分a)中的剩余计数值到″34″或由于忽略第二位实际达到″32″(行2)时，第二级400中的晶体管404导通，依此类推，根据行1-8中的各剩余计数值有8个阶梯值。如行1-8所示，对频率fo的调整范围从+7．92％到+57．32％。

当振荡器的频率较高并且基准时钟计数器中的剩余计数值达到″16″时，如表Ⅱ的部分b)的行1所示，一个电流级400中的晶体管406导通。由表Ⅰ的部分b)的行1可见，这就从标称I-bias电流中减去了-7．9％的增量以便产生约为29．9μA的被调整的I-bias电流来将振荡频率fo降低-6．13％。对于表Ⅱ的部分b)的行1的计数值16，只有其它级400的一个级中的晶体管406导通，对于计数值31或由于忽略第一和第二实际为28(行2)，两个级中的晶体管406导通，对于计数值48(行3)，三个级中的晶体管406导通，依此类推，直到对于计数值139或由于忽略第一和第二位实际为136(行8)，全部8个级400中的晶体管406都导通。如行1-8所示，对频率fo的调整范围从-6．13％到-54．55％。以下将进一步说明如何将计数器OC202或RCC204中的剩余计数值的各个二进制位提供给SLOL208(图4)来产生控制偏置单元36的各个电流级400(图6)的稳态数字″通″和″断″信号。如上所述，这些稳态控制信号分别提供给偏置单元36的端子″P-1″至″P-8″和″M-1″至″M-8″。

现在参看图7，该图表示逻辑电路600的详细电路图。逻辑电路600可用来实现图4所示控制逻辑(CL)单元200和最小计数值检测器(MCD)206的功能。逻辑电路600的左侧具有与基准时钟引线48(见图4)连接的端子602(REF CLKIN)，还具有与ROSC16的引线18连接的端子604(OSC CLKIN)。逻辑单元600具有被施加正向操作启动信号(CNTR START)的端子605，以及被施加负向复位信号(RESETB)的端子606。逻辑电路600，如图7的中部附近所示，具有被施加振荡器计数器清零信号(OSC CLEAR)的端子608，以及被施加基准时钟计数器清零信号(REF CLEAR)的端子609。逻辑电路600包括三个″D″触发器锁存器610、612和614。这些锁存器在本领域是众所周知的，各具有以通常的方式标为″D″、″a″、

″CLR″和″CLK″的端子。逻辑电路600还包括反相器616、618、620、624、626、628、630、632、634、636、638、640、642、644、646、648、650、652和654以及″与非″门660、662、664、666、668、670、672、674、676和678。这些″与非″门在本领域是众所周知的，各具有输入端A、输入端B和输出端，只有当输入端A和B都为高电平时该输出端才为低电平。逻辑电路600还包括″或非″门680、682和684。这些″或非″门在本领域是众所周知的，各具有A输入端、B输入端和输出端，在任一输入端A或B为高电平时该输出端就为低电平。

当从信号源(未示出)给端子606(RESETB)施加负向复位信号时，逻辑电路600被″初始化″，就是说，使电路600作好操作的准备。通过引线690给″与非″门660的″B″输入端施加在端子606处的该负信号，这将使″与非″门660的输出端成为高电平，不管通过引线692与锁存器610的″abar″端连接的输入端A是高电平还是低电平。″与非″门660的输出端通过引线694与反相器616的输入端连接，反相器616的输出端通过引线696与锁存器610的清零(CLR)端连接。当″与非″门660的输出端为高电平时，反相器616的输出端为低电平。这就将锁存器610复位到其输出端为低电平的初始状态。同样地，端子606处的复位信号通过引线698提供给与反相器644和646串联的反相器642的输入端。因此，当反相器642的输入端成为低电平时，在短的延迟之后，反相器644的输入为高电平，反相器646的输入为低电平，其输出为高电平。反相器646的输出端与反相器648的输入端连接，并通过引线700与″或非″门680的″B″输入端连接。当″或非″门680的输入端B成为高电平时，其输出端为低电平并通过引线702将该电平提供给锁存器612的CLR端。当其CLR端被降低为低电平时，锁存器612被复位为初始状态，其a输出端为低电平。这就迫使REF CLK端子730和OSC CLK端子732为低电平，不管REF CLKIN端子730和OSC CLKIN端子732处于什么状态，这样一来就禁止了计数操作。

当反相器648的输入为高电平时，其输出为低电平，这一低电平通过引线704将锁存器614的CLR端子拉为低电平，由此复位锁存器614，迫使其 $\stackrel{\‾}{Q}$ 输出端为高电平，导致OSC LOAD端子760为低电平。当反相器648的输出端为低电平时，反相器650的输入为低电平，其输出为高电平，使反相器652的输入为高电平，因此其输出为低电平。反相器652的输出端与端子706(CNTR RESETB)连接，(通过未示出的引线)提供负向信号以便复位图4的振荡器计数器(OC)和图4的基准时钟计数器(RCC)204各自的初始状态。例如，将每一计数器复位为″255″的计数值。

在逻辑电路600以及计数器OC202和RCC204已被复位之后，(未示出信号源的)正向启动信号提供给端子605(CNTR START)。该信号通过引线708提供给锁存器610的时钟(CLK)端，启动锁存器610。当出现这种情况时，锁存器610输出端″Q″的信号电平基本上与输入端″D″的信号电平相同；实际上输出″Q″被″锁定″为输入″D″。锁存器610的输入端″D″通过引线710与被提供了电源电压+VDD的端子712连接。类似地，锁存器612的输入端″D″通过引线714与端子712连接，锁存器610的时钟(CLK)端通过引线716与锁存器610的″Q″端连接。当锁存器610被启动信号启动时，往锁存器612的CLK端的引线716上的正向信号启动锁存器612并将锁存器612的端子″D″的电位传送给锁存器612的端子″Q″。此后，稳态正信号提供给锁存器612的输出端″Q″(尽管锁存器610接着通过其输出端 ″与非″门680和反相器616复位其自己)。

锁存器612的输出端″Q″通过公共引线720与″与非″门662、664、666和668的″B″输入端连接。当锁存器612被启动、由此保持公共引线720为高电平时，这些″B″输入端保持高电平。

端子602(REF CLKIN)处的振荡信号通过公共引线722输入到″与非″门662的″A″输入端和反相器618的输入端，反相器618的输出端与″与非″门664的″A″输入端连接。由于公共引线720保持高电平(锁存器612被启动)，当端子602处的振荡信号为高电平时，″与非″门662的两输入端A和B为高电平则其输出端为低电平；当输入端A的振荡信号为低电平时，″与非″门662的输出为高电平，由此产生反相的振荡信号。″与非″门662输出端的该反相信号被反相器626再反相并与端子602的输入信号同相地提供给端子(REF CLK)730作为输出振荡信号。如上所述，端子730(REF CLK)的输出振荡信号通过引线218(见图4)提供给RCC204，该RCC204从″255″开始对基准时钟的振荡周期数目进行递减计数。以类似的方式和在同一时刻，端子604(OSC CLKIN)的振荡信号通过引线724经″与非″门666和反相器636提供给输出端732(OSC CLK)。端子732的输出信号通过引线216(图4)提供给OC202，该OC202同样从″255″开始对ROSC16的周期数目进行递减计数。

当计数器OC202或RCC204的计数值达到零或接近零的预置最小计数值时，具有最小计数值的那个计数器将正向信号提供给端子608(OSC CLEAR)或609(REF CLEAR)中相应的端子。该正向信号使″与非″门670的″B″输入端或″与非″门672的″A″输入端成为高电平。但是，当两个计数器都在计数时，OSC CLEAR端608和REF CLEAR端609都为低电平，″与非″门670和672的输出都是高电平。例如，假定ROSC16频率较低(与基准时钟相比)和RCC204已递减计数到零。RCC204就给端子609(REF CLEAR)提供正向信号并使″与非″门672的″A″输入端成为高电平。如果所用的计数器是前沿触发的，则REF CLEAR端609就在端子602的REF CLKIN和端子730的REF CLK的前沿时从低电平变为高电平。因为OC202具有非零计数值和″与非″门670的输出端仍为高电平，所以″与非″门670的″B″输入端仍为低电平。

″与非″门672的″B″输入端通过引线736与反相器624的输出端连接。在恰当的延迟和经反相器618、″与非″门664以及反相器620、622和624进行若干次相位倒逆之后，提供给端子602(REF CLOCKIN)的基准时钟振荡信号的″低″电平变成引线736上的″高″电平。提供给″与非″门672的″B″输入端的这一″高″电平与在其″A″输入端的″高″电平(检测的最小计数值)一起导致″与非″门672的输出端成为低电平。这在REF CLEAR在REF CLRIN和REF CLK的前沿时从低电平转换为高电平的半个时钟周期之后出现，使全部计数器逻辑有时间进行传送并稳定下来。这一低电平通过引线738使″与非″门674的B输入端为低电平并使其输出端成为高电平，″与非″门674的输出端在其两输入端A和B保持高电平时为低电平。″与非″门674的输出端通过公共引线740与反相器638的输入端和″或非″门680的″A″输入端连接。因此，当公共引线740为高电平时，″或非″门680的输出为低电平并通过引线702复位锁存器612。当出现这种情况时，与锁存器612的″Q″输出端连接的公共引线720的电平从高电平变为低电平，这一低电平禁止振荡信号REF CLKIN和OSC CLKIN通过″与非″门662、664、666和668。这一例子中，冻结当REF CLK和OSC CLK返回低电平并被锁存器612的低电平输出端Q保持在低电平时OC202剩余的计数值。

如果不是从RCC204而是从OC202接收了最小计数值信号(ROSC16的频率高于基准时钟的频率)，则端子608(OSC CLEAR)将变成高电平并使″与非″门670的″B″输入端为高电平。″与非″门670的″A″输入端通过引线742与反相器634的输出端连接。因此端子604(OSC CLKIN)的″低电平″的振荡器信号通过反相器628、″与非″门668以及反相器630、632和634的相位改变和延迟后传送给引线742，当端子604(OSC CLKIN)的输入电平为低电平时，引线742为高电平。当″与非″门670的两输入端A和B为高电平时，这在OSC CLEAR在OSCCLKIN和OSC CLK的前沿时从低电平转换为高电平的半个时钟周期之后出现，″与非″门670的输出端成为低电平，该低电平通过引线744使″与非″门674的″A″输入端为低电平(″B″输入端这时为高电平)。当出现这种情况时，″与非″门674的输出端使公共引线740为高电平。如上所述，锁存器612被复位，使REF CLK和OSC CLK返回低电平并保持它们为低电平，RCC204具有非零剩余计数值，OC202具有最小计数值。

当公共引线740变为高电平时，该高电平还通过反相器638和640进行传送，在连接在反相器640的输出端和锁存器614的CLK输入端之间的引线746上产生高电平。这就启动了该锁存器。锁存器614的″D″输入端通过引线748与端子750连接，端子750与正电源电压+VDD连接。锁存器614的输出端 (在Q上面有一横线)通过引线752与″与非″门676的″A″输入端连接。当锁存器614被启动时，其输出端 为低电平(

在其输输入端″CLK″为高电平时产生″D″端信号的补位号)，该低电平使″与非″门676的″A″输入端为低电平。″与非″门676的″B″输入端和″与非″门678的″A″输入端与各自的正电源电压端754和756(+VDD)连接。″或非″门682和684的″B″输入端分别接地。因此引线752上的″低″的信号电平在顺序地经过″与非″门676、″或非″门682、″与非″门678、″或非″门684和反相器654的相位改变和恰当的延迟之后传送到端子760(OSC LOAD)。只要锁存器614不被复位并保持引线752的″低电平″，在端子760(OSC LOAD)处就将是″高电平″信号。端子760(OSC LOAD)的高电平通过引线230提供给SLOL 208(图4)并启动以下将说明的电路。

现在参看图8A和8B，表示了概括地以800表示的开关和逻辑电路的详细电路图。图8表示图8A和8B如何组合在一起。电路800执行SLOL208(图4)的功能。由图8A可见，电路800的上半部分与振荡器计数器(OC)202相关，而由图8B可见，电路800的下半部分与基准时钟计数器(RCC)204相关。电路800的上半部分(图8A)具有分别标为″OQ3″至″OQ8″的输入端，用于接收表示相应于OC202的位位置″3″至″8″的″位″的正有效信号，还具有分别标为″OQ3B″至″OQ6B″和″OQ8B″(注意，没有″OQ7B″)的输入端，用于接收表示OC202的位的补位的负有效信号。应当指出，如上所述，计数器的第1和第2位置的″位″没有被使用。类似地，电路800的下半部分(图8B)具有分别标为″RQ3″至″RQ8″的输入端，用于接收表示相应在于RCC204的位位置的″位″的正有效信号，还具有分别标为″RQ4B″至″RQ8B″(注意，没有″RQ3B″)的输入端，用于接收表示RCC204的位的补位的负有效信号。以下将进一步进行描述。

电路800具有第一控制总线802(垂直直线，具有垂直分支)，其顶端(图8A)与控制端804(CNTR RESETB)连接，控制端804从逻辑电路600的端子706((CNTR RESETB)(图7)接收负复位信号。电路800还具有第二控制总线806(垂直直线，具有垂直分支)，其顶端具有从逻辑电路600的端子760(OSC LOAD)接收正″锁存″信号的控制端808(OSC LOAD)。电路800还具有分别标为″SP1X″至″SP8X″的8个输出端(图8A)以及分别标为″SM1X″至″SM8X″的8个输出端(图8B)。这些输出端提供正有效输出信号。

电路800(图8A和8B)包括若干互联的″或非″门、″与非″门和″D″触发器锁存器，以及设计用来实现表Ⅱ所示的算法的逻辑组合的输入端、输出端和控制端。在本发明的范围之内，对于开关逻辑电路800，还可以使用其它等价的接线方式和算法。电路800包括7个″或非″门810、811、812、813、814、815、和816(见图8A)以及8个″或非″门817、818、819、820、821、822、823、和824(见图8B)。电路800还包括24个″与非″门，分别标为830、831、832、833、834、835、836、837、838、839、840、841、842、843、844、845、846、847、848、849、850、851、852、853(见图8A)以及15个″与非″门854、855、856、857、858、859、860、861、862、863、864、865、866、867、868(见图8B)。各个″或非″门和各个″与非″门都有各自的输入端″A″(上)和″B″(下)和各自的输出端。电路800还包括16个″D″触发锁存器，分别标为871、872、873、874、875、876、877和878(见图8A)以及881、882、883、884、885、885、887和888(见图8B)。这些锁存器(每一个都类似于图7的锁存器610)都具有分别标为″D″、″Q″、

″CLR和″CLK″的端子。各个锁存器871至878的″Q″端与输出端SP1X至SP8X中相应的一个连接，各个锁存器881至888的″Q″端与输出端SM1X至SM8X中相应的一个连接。全部这些锁存器的″CLK″端(图8A和8B)通过控制总线806的组成分支与控制总线806连接，全部这些锁存器的″CLR″端通过控制总线802的分支与控制总线802连接。

由图8A可见，输入端OQ5通过公共引线901与″或非″门810的″A″输入端、″或非″门814的″A″输入端、″或非″门815的″A″输入端、″与非″门846的″B″输入端和″与非″门850的″B″输入端连接。输入端OQ6通过公共引线902与″或非″门810、814的″B″输入端以及″与非″门834和836的″B″输入端连接。输入端OQ7通过公共引线903与″或非″门811的″A″输入端以及″与非″门839、843、848和852的″B″输入端连接。输入端OQ8通过引线904与″或非″门811的″B″输入端连接。输入端OQ6B通过公共引线905与″与非″门831、847和851的″B″输入端连接。输入端OQ3通过公共引线906与″与非″门832和841的″A″输入端以及″或非″门813的″A″输入端连接。输入端OQ4通过公共引线907与″与非″门832和841的″B″输入端以及″或非″门813的″B″输入端连接。输入端OQ5B通过公共引线908与″与非″门833的″B″输入端和″或非″门812的″A″输入端连接。输入端OQ4B通过公共引线909与″或非″门812和816的″B输入端以及″与非″门845的″B″输入端连接。输入端OQ8B通过公共引线910与″与非″门840、844、849和853的″B″输入端连接。输入端OQ3B通过公共引线911与″与非″门845的″A″输入端和″或非″门816的″A ″输入端连接。

仍参看图8A，″或非″门810的输出端通过引线920与″与非″门830的A输入端连接，″或非″门811的输出端通过公共引线921与″与非″门830和835的B输入端以及″与非″门831和837的A输入端连接。″与非″门832的输出端通过引线922与″与非″门833的输入端连接，″与非″门833的输出端通过引线923与″与非″门834的输入端连接，″与非″门834的输出端通过引线924与″与非″门835的A输入端连接。″或非″门812的输出端通过引线925与″与非″门836的A输入端连接，″与非″门836的输出端通过引线926与″与非″门837的B输入端连接。″或非″门813的输出端通过引线927与″与非″门838的A输入端连接。″或非″门814的输出端通过引线928与″与非″门838的B输入端连接。″与非″门838的输出端通过引线929与″与非″门839的A输入端连接，″与非″门839的输出端通过引线930与″与非″门840的A输入端连接。″与非″门841的输出端通过引线932与″与非″门842的A输入端连接，″或非″门815的输出端通过引线933与″与非″门842的B输入端连接。″与非″门845、846、847、848和849通过相应的引线936、937、938和939之一将它们各自的输出端与A输入端串接。″或非″门816的输出端通过引线940与″与非″门850的A输入端连接。″与非″门850、851、852和853通过相应的引线941、942和943之一将它们各自的输出端与A输入端串接。8个″与非″门830、831、835、837、840、844、849和853的输出端通过8条引线951、952、953、954、955、956、957和958中各自的一条与锁存器871至878的相应″D″端连接。例如，″与非″门835通过引线953与锁存器873的D端连接。

现在参看图8B，输入端RQ5通过公共引线960与″或非″门817的A输入端和″与非″门856的A输入端连接。输入端RQ6通过公共引线961与″或非″门817的B输入端和″与非″门856的B输入端连接。输入端RQ7通过公共引线962与″或非″门818的A输入端、″或非″门819的A输入端以及″与非″门860的B输入端连接。输入端RQ8通过引线963与″或非″门818和819的B输入端连接。输入端RQ6B通过公共引线964与″与非″门855和859的B输入端、″或非″门821的A输入端以及″与非″门868的A输入端连接。输入端RQ7B通过公共引线965与″与非″858的A输入端、″或非″门821的B输入端以及″与非″门868的B输入端连接。输入端RQ8B通过公共引线966与″与非″门858、861、864和866的B输入端以及″或非″门824的B输入端连接。输入端RQ5B通过公共引线967与″与非″859的A输入端、″与非″门862的B输入端、″或非″门822的B输入端和″与非″门867的B输入端连接。输入端RQ3通过引线968与″或非″门820的A输入端连接，输入端RQ4通过引线969与″或非″门820的B输入端连接。输入端RQ4B通过引线970与″与非″门867的A输入端连接。

″或非″门817的输出端通过引线980与″与非″门854的A输入端连接。″或非″门818的输出端通过公共引线981与″与非″门854的B输入端和″与非″门855的A输入端连接。″与非″门856的输出端通过引线982与″与非″门857的A输入端连接，″或非″门819的输出端通过引线983与″与非″门857的B输入端连接。″与非″门859的输出端通过引线984与″与非″门860的A输入端连接，″与非″门860的输出端又通过引线985与″与非″门861的A输入端连接。″或非″门820的输出端通过公共引线986与″与非″门862的A输入端和″或非″门822的A输入端连接。″与非″门862的输出端通过引线987与″与非″门863的A输入端连接，″与非″门863的输出端通过引线988与″与非″门864的A输入端连接。″或非″门821的输出端通过公共引线989与″与非″门863的B输入端和″与非″门865的A输入端连接。″或非″门822的输出端通过引线990与″与非″门865的B输入端连接，″与非″门865的输出端通过引线991与″与非″门866的A输入端连接。″与非″门867的输出端通过引线992与″或非″门823的B输入端连接，″或非″门823的输出端通过引线993与″或非″门824的A输入端连接。″与非″门868的输出端通过引线994与″或非″门823的B输入端连接。7个″与非″门854、855、857、858、861、864和866以及″或非″门824的输出端通过引线1001至1008中的各自的一条与锁存器881至888的相应的″D″端连接。例如，″与非″门854的输出端通过引线1001与锁存器881的D端连接，而″与非″门855的输出端通过引线1002与锁存器882的D端连接。

当根据逻辑电路600(图7)的相应端子706在端子804(CNTRRESETB)处给控制总线802提供负向复位信号时，电路800的全部16个锁存器被复位，它们各自的输出端″Q″成为低电平。在逻辑电路600(图7)停止计数器OC202和RCC204的计数操作之后，在锁存信号在端子760(OSC LOAD)处被提供之前，有短的时间延迟，这一时间延迟是由逻辑电路600内的″与非″门676和678、″或非″门682和684以及反相器654产生的。这一延迟使计数器内部各处的位信号有时间稳定下来(到达稳态)并通过图8的开关逻辑传送到输出锁存器的输入端″D″。如图8A所示，计数器OC202的这些位信号和它们的补信号通过引线220(图4)内的单独的导线(未示出)提供给相应的输入端OQ3至OQ8、OQ3B至OQ6B以及OQ8B(注意没有使用标号OQ7B)。因此，计数器OC202第3个位置的″位″提供给端子OQ3，第4个位置的位提供给OQ4，依此类推。类似地，如图8B所示，计数器RCC204的位信号和这些位信号的补信号通过引线222内的单独导线(未示出)提供给相应的输入端RQ3至RQ8以及RQ4B至RQ8B(注意没有RQ3B)。如上所述，两个计数器中的位置1和位置2的位没有被使用。

当在端子808(OSC LOAD)处给控制总线806提供正向信号时，16个锁存器871至878以及881至888都被启动用于数据传送。然后出现在锁存器的各自的输入端″D″上的信号电平被提供给各自的输出端″Q″。这些信号电平作为被选序列中的稳整″高″或″低″(″通″或″断″)电平提供给输出端SP1X至SP8X以及SM1X至SM8X。输出端SP1X至SP8X以及SM1X至SM8X通过引线22(图4)中的单独导线与存储器24和MUX26连接，还通过引线34中的单独导线(未示出)与偏置单元36(图1)连接。输出端SP1X至SP8X上的信号(高电平或低电平)由此就提供给偏置单元36(图6A和6B)的相应输入端P-1至P-8。同样地，输出端SM1X至SM8X上的信号(高电平或低电平)提供给偏置单元36的相应输入端M-1至M-8。

如以上结合表Ⅱ部分a)的算法所进行的描述那样，当振荡器计数器OC202在计数结束时仍有至少″18″(或由于忽略第2位而实际为″16″)的计数值时(RCC204的计数值为零)，偏置单元36的一个级中的晶体管404导通，给I-bias控制电流增加一个正电流增量。如果计数值至少是″16″，则第5个位的位置、第6个位的位置、第7个位的位置、第8个位的位置中的至少一个是高电平。例如，如果第5个位的位置是高电平，根据上述顺序，输入端OQ5(图8A)成为″高电平″。该高电平又使″或非″门810的输出端和″与非″门830的A输入端成为″低电平″，因此″与非″门830的输出端成为高电平。该高电平通过引线951给锁存器871的输入端″D″提供″高电平″，锁存器871通过其输出端″Q″给输出端SP1X提供高电平。在偏置单元36(图6A和6B)的输入端P-1的该高电平再使电流级″I-1″的晶体管404导通，由此给偏置引线424上的电流I-bias增加了电流增量。

对于如表Ⅱ部分a)所示的不同计数值的算法，以同样的方式使一个或多个输出端SP1X至SP8X成为″高电平″，以便使偏置单元36的一个或多个电流级″I-1″至″I-8″导通，给I-bias电流提供正电流增量。为简单起见，在应用算法时，由于忽略了第1和第2位，可以略微对这些计数值中的一些进行向上舍入或向下舍入。当任一端子SP1X至SP8X为高电平时，全部端子SM1X至SM8X为低电平，反之亦然。

当如表Ⅱ部分b)所示在RCC204有剩余计数值时，就用行1至8的各种剩余计数值来让逻辑和开关电路800将一个或多个输出端SM1X至SM8X驱动为″高电平″。为简单起见，在应用算法时，由于忽略了第1和第2位，可以略微对这些计数值中的一些进行向上舍入或向下舍入。行1的计数值″16″表示RCC204的第5个位位置的一个位(在其它位置没有位)。这就使一个输入端RQ5(图8B)成为″高电平″。端子RQ4B、RQ6B、RQ7B和RQ8B(RQ5B除外)处的补信号也是高电平(端子RQ4、RQ6、RQ7和RQ8是低电平)。因此″或非″门817的A输入端的″高电平″使其输出端和″与非″门854的A输入端成为低电平。这样一来，″与非″门854的输出端成为高电平并通过引线1001使锁存器881的输入端″D″成为高电平，该高电平又使输出端SM1X成为高电平。余下的端子SM2X至SM8X保持″低电平″。端子SM1X的高电平又提供给端子M-1，使偏置单元(图6)的电流级″I-I″的晶体管406导通。如上所述，这就从电流I-bias中减去电流增量。以同样的方式根据表Ⅱ部分b)所示的算法，当RCC204的计数值增大时，一个或多个输出端SM1X至SM8X成为高电平。当任一端子SM1X至SM8X为高电平时，全部端子SP1X至SP8X为低电平。

对于本领域的普通技术人员而言，不脱离所描述的并在权利要求中要求保护的本发明的精神或范围可以对在此描述的振荡器系统进行各种变动和修改。例如，在本发明的范围内可以改变在此给定的ROSC16的标称工作标准(频率、偏置电流、电平、调整范围等)。还有，根据振荡器频率调整的所需精度，可以有更多或较少的偏置单元36的电流级。还可以修改表Ⅱ，所示的算法来获得不同的频率调整精度或范围。给电流I-bias增加的或从其中减去的电流增量不必相等或基本相等，可以使用不同于所示的电池供电的存储器的非易失存储器。还可以将图7、8A和8B所示的逻辑元件的特定的组合改变为不同的逻辑组合来获得所需的总功能。可以用除CMOS技术外的技术来实现本振器系统。还有，可以这样修改振荡器12，使偏置单元36给该振荡器12的其它部分提供控制信号，这些控制信号控制充电和／或放电时间，因此能够调整振荡频率，保证其接近基准时钟信号的频率。

Claims (13)

1．振荡器系统，包括：

具有n个级的振荡器，各级具有输入端、输出端、电容器以及对该级中的电容器进行充电的可调电荷源和对该电容器进行放电的开关，各级的输出端与下一级的输入端连接，最未级的输出端与第一级的输入端连接，电荷源具有控制端；

在各振荡器级内的、与各振荡器级的输入端连接的开关装置，根据该级的电荷源对各电容进行充电，并对所述电容器进行放电，n个级的电容器的一系列的充电和放电控制振荡器振荡的频率和相应周期；

基准时钟装置，接收具有预定频率和相应周期的基准时钟信号；

计数器和控制装置，在相同的时间期间内分别对振荡器周期数目和基准时钟信号周期数目进行计数，并产生各周期计数值之间的计数值差值；

偏置装置，具有一输入端，还具有有与电荷源的各控制端连接的一输出端，控制″n″个级的各个电容器的充放电时间；

逻辑装置，具有一输出端，响应计数器和控制装置产生的计数值差值，根据计数值差值产生控制信号，控制信号提供给偏置装置的输入端以便调整偏置装置的输出；

存储逻辑装置的控制信号的存储器装置，该存储器装置是非易失的并具有一输出端；

多路转换器装置，当基准时钟信号提供给基准时钟装置时，有选择地给偏置装置的输入端提供逻辑装置的控制信号，在不存在基准时钟信号时，有选择地给偏置装置的输入端是提供存储在存储器装置中的控制信号。

2．权利要求1所述的振荡器系统，其特征在于，偏置装置提供控制振荡器级的各个第一晶体管的电流I-bias，该偏置装置包括多个电流级，这些电流级可导通或截止以便根据逻辑装置的控制信号递增地改变电流I-bias。

3．权利要求2所述的振荡器系统，其特征在于逻辑装置包括：

具有输入端和输出端的振荡器计数器(OC)；

具有输入端和输出端的基准时钟计数器(ROC)；

最小计数值检测器(MCD)装置，确定两个计数器中的任何一个何时从预置计数值递减计数到最小计数值；

开关逻辑和输出锁存器(SLOL)装置，译码计数器的计数值并产生一系列输出信号；以及

控制逻辑(OL)装置，控制OC、RCC和SLOL；

该CL装置具有与OC和RCC计数器以及SLOL的各输入端连接的输出端，还具有从ROSC和基准时钟接收信号的各输入端以及从中央控制系统接收初始化信号的输入端，该CL装置的第四输入端与MCD装置的输出端连接，SLOL装置的第一和第二输入端与OC和RCC计数器的各输出端连接、第三输入端与CL装置的输出端连接，SLOL还具有与偏置装置连接的输出端。

4．权利要求3所述的振荡器系统，其特征在于偏置装置被提供稳定电流，它产生控制电流I-bias，该偏置装置具有″N″个电流级，各电流级有选择地给该稳定电流增加或从其中减去小的电流增量，以便获得I-bias电流；以及

逻辑装置产生数字信号来有选择地使偏置装置的一个或多个级导通或截止，使得ROSC的频率被调整为严格地与基准时钟的频率一致。

5．权利要求4所述的振荡器系统，其特征在于，在偏置装置中有8个级m，有5个振荡器级n，ROSE的标称频率约±50％可调。

6．权利要求4所述的振荡器系统，其特征在于还包括非易失存储器，逻辑装置产生的数字信号被存储在存储器中，并且在不存在基准时钟时随后被提供给偏置装置。

7．权利要求1所述的振荡器系统，其特征在于还包括：非易失存储器，接收和存储数字信号以及随后将它们提供给偏置装置，使得即使从振荡器系统取消基准时钟信号之后以及即使中断振荡器系统的电源，振荡器也按照所需频率操作。

8．权利要求1所述的振荡器系统，其特征在于整个振荡器系统作为集成电路芯片的一部分用互补金属氧化物半导体(CMOS)技术来实现。

9．权利要求1所述的振荡器系统，其特征在于：

偏置装置根据提供的电流I-OSC产生在有效范围内对于温度和电源变化保持基本恒定的电流I-O；

偏置装置具有m个电流级，每一电流级有选择地给I-O电流增加或从其中减去电流增量以便获得I-bias电流；以及

逻辑装置产生有选择地使偏置装置的一个或多个级导通或截止的数字信号，以便调整I-bias，使得振荡器的频率被调整为严格地与基准时钟信号的频率一致。

10．权利要求1所述的振荡器系统，其特征在于振荡器包括奇数n个级，各级包括接成可调恒流源的、具有栅极的P沟道场效应晶体管，各极还包括具有栅极的第一N沟道场效应晶体管，该晶体管接成开关，与P沟道场效应晶体管串接到地，各级还包括接成二极管并与第一N沟道场效应晶体管共享公共电极的第二N沟道场效应晶体管，各级还具有与第一和第二N沟道场效应晶体管的公共栅极连接的输入端，以及同时与第一N沟道和P沟道场效应晶体管连接的输出端，存在形成该极电容器的电极间电容，该电容器接在输出端和地之间，第一级的输出端与第二级的输入端连接，依此类推直到其输出端与第一级的输入端连接的第n级，当第一N沟道场效应晶体管截止时，电流源P沟道场效应晶体管提供的电流对电容器进行充电，当第一N沟道场效应晶体管导通时，该晶体管对电容器进行放电，第一N沟道场效应晶体管的宽／长比大于第二N沟道场效应晶体管的宽／长比，提供给P沟道场效应晶体管的栅极的偏置电平控制电流，并因此控制各级电容器的充电时间，还利用由下一级的第一和第二N沟道晶体管形成的电流镜控制下一级电容器的放电时间。

11．操作振荡器的方法，振荡器具有奇数n个级，各级具有输入端、输出端、电容器以及对在该级的电容器进行充电的可调电流源，第一级的输出端与第二级的输入端连接，依此类推直到其输出端与第一级的输入端连接的第n级，该方法包括以下步骤：

根据第一级的可调电流源对该级的电容器进行充电；

响应第一级电容器的充电对第二级的电容器进行放电；

响应第二级电容器的放电根据第三级的可调电流源对该级的电容器进行充电，依此类推，从一顺序级到下一级，在n个级的环中不断地进行；

通过同时地分别对振荡器周期的数目和基准时钟信号周期的数目进行计数直到任一计数值到达预定计数值为止、然后中断计数来将振荡器的频率与基准时钟信号的频率进行比较；

确定计数值之间的计数值差值；

规定在由多个级中的可调电流源提供的电流中的若干阶梯值的增量变化；以及

根据确定的计数值差值改变由可调电流源提供的电流，使得振荡器的频率被调整到严格地与基准时钟信号的频率一致。

12．权利要求11的方法，其特征在于，按照正或负的阶梯状电流增量调整充电电流，选择对于充电电流的电流调整增量以便使振荡器的频率与基准时钟的频率严格一致。

13．权利要求12的方法，其特征在于还包括以下步骤：

用各个二进制值表示每一电流增量；以及

根据该二进制值确定给电容器充电电流增加或从其中减去哪一个或几个电流增量。

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