KR20050099307A - 자기 바이어스 위상 동기 루프 - Google Patents

자기 바이어스 위상 동기 루프 Download PDF

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Abstract

본 발명은 자기 바이어스 위상 동기 루프를 공개한다. 이 회로는 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기, 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전압을 발생하는 전하 펌핑기, 제1전압에 해당하는 전하를 충방전하는 충방전기, 업, 다운 신호, 제1전압, 및 제2전압에 응답하여 상기 제1전압과 상기 제2전압의 차를 증폭하여 제2전압을 발생하는 증폭기, 및 제2전압에 응답하여 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기로 구성되어 있다. 따라서, 증폭기의 오프셋 전압을 발생하기 위한 별도의 전하 펌프를 구비하지 않고 증폭기가 자체적으로 오프셋 전압을 발생시키므로 회로 구성이 간단하다.

Description

자기 바이어스 위상 동기 루프{Self bias phase locked loop}
본 발명은 위상 동기 루프에 관한 것으로, 특히 자기 바이어스 위상 동기 루프에 관한 것이다.
위상 동기 루프는 기준 클럭신호와 출력 클럭신호의 위상 차를 비교하여 출력 클럭신호의 주파수를 기준 클럭신호의 주파수로 변화하기 위한 회로이다.
위상 동기 루프에는 여러 가지 형태의 위상 동기 루프들이 있으며, 이들 중에 자기 바이어스 위상 동기 루프는 증폭기의 전압 제어 발진기로부터 출력되는 출력 클럭신호의 주파수의 증가에 따라 영점 주파수가 증가하기 때문에 출력 클럭신호의 넓은 주파수 범위에서 안정적으로 동작하는 것이 가능하다.
도1은 종래의 자기 바이어스 위상 동기 루프의 일예의 구성을 나타내는 것으로, 위상 검출기(10), 제1전하 펌프(12), 제2전하 펌프(14), 증폭기(16), 전압 제어 발진기(18), 및 캐패시터들(Cp, Cc)로 구성되어 있다.
도1에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
위상 검출기(10)는 기준 클럭신호(RCLK)와 출력 클럭신호(VCLK)의 위상 차를 검출하여 업 신호(up) 또는 다운 신호(dn)를 발생한다. 즉, 기준 클럭신호(RCLK)의 위상이 출력 클럭신호(VCLK)의 위상보다 앞서는 경우에는 업 신호(up)를 발생하고, 출력 클럭신호(VCLK)의 위상이 기준 클럭신호(RCLK)의 위상보다 앞서는 경우에는 다운 신호(dn)를 발생한다. 제1전하 펌프(12)는 업 및 다운 신호들(up, dn)에 응답하여 전하를 펌핑하여 전류(Ip)를 발생한다. 캐패시터(Cp)는 전류(Ip)에 해당하는 전하를 충방전하고 전압(Vp)을 발생한다. 제2전하 펌프(14)는 업 및 다운 신호들(up, dn)에 응답하여 전하를 펌핑하여 전류(Ic)를 발생한다. 증폭기(16)는 전압(Vp)과 전압(Vc)의 전압 차를 증폭하고 버퍼하여 전압(Vc)을 발생한다. 캐패시터(Cc)는 증폭기(16)의 출력신호를 필터링한다. 전압 제어 발진기(18)는 전압(Vc)에 응답하여 출력 클럭신호(VCLK)의 주파수를 변화한다.
도1에 나타낸 자기 바이어스 위상 동기 루프의 오픈 루프 전달 함수(T)를 구해보면 다음과 같다.
상기 식에서, Rp는 증폭기(16)의 출력 임피이던스를, K는 전압 제어 발진기(18)의 이득을 나타낸다.
상기 전달함수로부터 알 수 있듯이, 도1에 나타낸 자기 바이어스 위상 동기 루프는 2개의 극점(pole)과 1개의 영점(zero)을 가지며, 극점 주파수는 0이고, 영점 주파수는 -1/RpCp가 된다.
위상 동기 루프의 안정도(stability)를 위해서는 위상 마진(phase margin)이 커야 하는데, 도1에 나타낸 자기 바이어스 위상 동기 루프의 위상 마진은 영점 주파수를 적절하게 조절함으로써 위상 마진을 최대 90도까지 가져가는 것이 가능하다.
도1에 나타낸 자기 바이어스 위상 동기 루프는 제2전하 펌프((14)와 증폭기(16)를 가지고 입력단에 오프셋 전압을 만들어 영점을 생성한다. 그런데, 도1에 나타낸 위상 동기 루프는 제2전하 펌프(14)를 이용하여 전류(Ic)를 발생시켜 증폭기(16)의 입력단에 오프셋 전압을 발생시키도록 구성되어 있기 때문에 회로 구성이 복잡하여 집적화시에 레이아웃 면적을 많이 차지하게 된다는 문제가 있다.
또한, 위상 동기 루프의 록킹 타임은 전류(Ip)에 반비례하는데, 도1에 나타낸 자기 바이어스 위상 동기 루프는 제1전하 펌프(12)가 항상 동일한 양의 전류(Ip)를 펌핑하도록 구성되어 있었기 때문에 록킹 타임(locking time)을 일정한 타임이상으로 앞당길 수가 없다는 문제가 있다. 그런데, 위상 동기 루프의 록킹 타임을 앞당기기 위해서 전류(Ip)만을 크게 하면 루프의 안정도가 떨어지게 됨으로 록킹 타임을 앞당기는 것이 용이하지 않다.
본 발명의 목적은 안정된 동작을 수행할 수 있음은 물론 회로 구성을 간단하게 할 수 있는 자기 바이어스 위상 동기 루프를 제공하는데 있다.
본 발명의 다른 목적은 안정도를 떨어뜨리지 않으면서 록킹 타임을 앞당길 수 있는 자기 바이어스 위상 동기 루프를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 자기 바이어스 위상 동기 루프는 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기, 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전압을 발생하는 전하 펌핑기, 상기 제1전압에 해당하는 전하를 충방전하는 충방전기, 상기 업, 다운 신호들, 상기 제1 및 제2전압들에 응답하여 상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기, 및 상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 자기 바이어스 위상 동기 루프는 상기 제2전압을 수신하여 제3전압을 발생하는 버퍼를 더 구비하고, 상기 전압 제어 발진기가 상기 제3전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 것을 특징으로 한다.
또한, 상기 자기 바이어스 위상 동기 루프는 상기 증폭기의 출력신호를 필터링하는 필터를 더 구비하는 것을 특징으로 한다.
상기 증폭기는 차동 증폭기이며, 상기 업 신호에 응답하여 상기 제1전압과 상기 제2전압사이에 차 전압인 네거티브 오프셋 전압을 발생하고, 상기 다운 신호에 응답하여 상기 제1전압과 상기 제2전압사이의 차 전압인 포지티브 오프셋 전압을 발생하는 것을 특징으로 하고, 상기 증폭기는 상기 바이어스 전압에 응답하여 전류를 발생하는 바이어스 전류원, 제1출력단자의 전압에 응답하여 상기 제1출력단자 및 제2출력단자로 전류를 각각 흐르게 하는 제1 및 제2트랜지스터, 상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제1전압에 응답하여 전류를 흐르게 하는 제3트랜지스터, 상기 제1출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 업 신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제4 및 제5트랜지스터, 제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제2전압에 응답하여 전류를 흐르게 하는 제6트랜지스터, 및 상기 제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 다운 신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제7 및 제8트랜지스터를 구비하고, 상기 제2출력단자를 통하여 상기 제2전압을 발생하는 것을 특징으로 한다. 그리고, 상기 증폭기는 상기 제2전압에 응답하여 변화하는 상기 바이어스 전압을 발생하는 바이어스 전압 발생기를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 자기 바이어스 위상 동기 루프의 제1형태는 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기, 상기 업, 다운 신호들에 응답하여 제1 및 제2신호들을 발생하는 펄스폭 감지기, 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전류를 발생하고, 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제2전류를 발생하여 제3전류를 발생하는 전하 펌핑기, 상기 제3전류에 해당하는 전하를 충방전하여 제1전압을 발생하는 충방전기, 상기 업, 다운 신호들, 상기 제1전압 및 제2전압에 응답하여 상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기, 및 상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 자기 바이어스 위상 동기 루프의 제2형태는 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기, 상기 업, 다운 신호들의 펄스폭이 소정 값이상이면 활성화된 제1 및 제2신호들을 발생하는 펄스폭 감지기, 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전류를 발생하고, 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제2전류를 발생하여 제3전류를 발생하는 전하 펌핑기, 상기 제3전류에 해당하는 전하를 충방전하여 제1전압을 발생하는 충방전기, 상기 업, 다운 신호들, 상기 제1, 2신호들, 및 상기 제1전압 및 제2전압에 응답하여 상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기, 및 상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 자기 바이어스 위상 동기 루프의 제3형태는 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기, 상기 업, 다운 신호들의 펄스폭이 소정 값이상이면 활성화된 제1 및 제2신호들을 발생하는 펄스폭 감지기, 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전류를 발생하고, 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제2전류를 발생하여 제3전류를 발생하는 제1전하 펌핑기, 상기 제3전류에 해당하는 전하를 충방전하고 제1전압을 발생하는 충방전기, 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제4전류를 발생하고, 상기 업, 다운 신호들과 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제5전류를 발생하여 제6전류를 발생하고 상기 제6전류에 해당하는 제2전압을 발생하는 제2전하 펌핑기, 상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기, 및 상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 자기 바이어스 위상 동기 루프는 상기 제2전압을 수신하여 제3전압을 발생하는 버퍼를 더 구비하고, 상기 전압 제어 발진기가 상기 제3전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 것을 특징으로 한다.
또한, 상기 자기 바이어스 위상 동기 루프는 상기 증폭기의 출력신호를 필터링하는 필터를 더 구비하는 것을 특징으로 한다.
상기 펄스폭 감지기는 상기 업, 다운 신호의 펄스폭이 소정 값이상이면 활성화된 제1 및 제2신호들을 발생하고, 상기 업, 다운 신호의 펄스폭이 소정 값보다 작으면 비활성화된 상기 제1 및 제2신호들을 발생하는 것을 특징으로 하고, 상기 펄스폭 감지기는 상기 업 및 다운 신호들을 소정 시간 지연하여 지연된 업 및 다운 신호를 발생하는 지연기, 상기 업 및 다운 신호들에 응답하여 풀업하여 풀업신호를 발생하는 풀업 트랜지스터, 상기 업 및 다운 신호들 및 상기 지연된 업 및 다운 신호들에 응답하여 풀다운하여 풀다운신호를 발생하는 풀다운 트랜지스터, 및 상기 풀업 및 풀다운 트랜지스터로부터 출력되는 신호를 반전하여 상기 제1 및 제2신호들을 발생하는 인버터를 구비하는 것을 특징으로 한다.
상기 전하 펌핑기 및 제1전하 펌핑기는 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제1전류를 제1소정 전류만큼 증감하는 제1전하 펌프, 및 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 상기 제2전류를 제2소정 전류만큼 증감하는 제2전하 펌프를 구비하고, 상기 제1 및 제2전류들의 합에 의해 상기 제3전류가 결정됨에 있어서, 상기 업, 다운 신호들에 응답하여 발생되는 제1소정 전류에 의해 상기 제3전류가 결정되거나, 또는 상기 업, 다운 신호들 및 상기 제1 및 제2신호들에 응답하여 발생되는 상기 제1소정 전류와 상기 제2소정 전류의 합에 의해 상기 제3전류가 결정되는 것을 특징으로 한다. 그리고, 상기 제1소정 전류 및 상기 제2소정 전류의 합에 의해 결정되는 상기 제3전류의 값은 상기 제1소정 전류로만 결정되는 상기 제3전류의 값보다 크고, 상기 제1소정 전류와 상기 제2소정 전류의 비는 1:(n-1)이며, 상기 n은 2이상의 정수인 것을 특징으로 한다.
상기 제1전하 펌프는 전원전압에 연결되어 상기 제1소정 전류를 발생하는 제1전류원, 상기 업 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 증가하는 제1스위치, 접지전압에 연결되어 상기 제1소정 전류를 발생하는 제2전류원, 및 상기 다운 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 감소하는 제2스위치를 구비하는 것을 특징으로 하고, 상기 제2전하 펌프는 전원전압에 연결되어 상기 제2소정 전류를 발생하는 제3전류원, 상기 제1신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 증가하는 제3스위치, 접지전압에 연결되어 상기 제2소정 전류를 발생하는 제4전류원, 및 상기 제2신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 감소하는 제4스위치를 구비하는 것을 특징으로 한다.
상기 제1형태의 자기 바이어스 위상 동기 루프의 증폭기는 차동 증폭기이며, 상기 업 신호에 응답하여 상기 제1전압과 상기 제2전압사이에 차 전압인 네거티브 오프셋 전압을 발생하고, 상기 다운 신호에 응답하여 상기 제1전압과 상기 제2전압사이의 차 전압인 포지티브 오프셋 전압을 발생하는 것을 특징으로 하고, 상기 증폭기는 상기 바이어스 전압에 응답하여 전류를 발생하는 바이어스 전류원, 제1출력단자의 전압에 응답하여 상기 제1출력단자 및 제2출력단자로 전류를 각각 흐르게 하는 제1 및 제2트랜지스터, 상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제1전압에 응답하여 전류를 흐르게 하는 제3트랜지스터, 상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 업 신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제4 및 제5트랜지스터, 제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제2전압에 응답하여 전류를 흐르게 하는 제6트랜지스터, 및 상기 제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 다운 신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제7 및 제8트랜지스터를 구비하고, 상기 제2출력단자를 통하여 상기 제2전압을 발생하는 것을 특징으로 한다.
상기 제2형태의 자기 바이어스 위상 동기 루프의 증폭기는 상기 제1 및 제2신호들에 응답하여 동작 모드 제어신호를 발생하는 동작 모드 제어신호 발생기를 더 구비하는 것을 특징으로 한다. 그리고, 상기 증폭기는 차동 증폭기이며, 상기 업, 다운 신호들에 응답하여 상기 제1전압과 상기 제2전압사이에 차 전압인 오프셋 전압을 발생하고, 상기 동작 모드 제어신호에 응답하여 상기 오프셋 전압을 감소하는 것을 특징으로 하고, 상기 증폭기는 상기 바이어스 전압에 응답하여 전류를 발생하는 바이어스 전류원, 제1출력단자의 전압에 응답하여 상기 제1출력단자 및 제2출력단자로 전류를 각각 흐르게 하는 제1 및 제2트랜지스터, 상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제1전압에 응답하여 전류를 흐르게 하는 제3트랜지스터, 상기 제1출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 업 신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제4 및 제5트랜지스터, 상기 제1출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 동작 모드 제어신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제6 및 제7트랜지스터, 제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제2전압에 응답하여 전류를 흐르게 하는 제8트랜지스터, 상기 제2출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 다운 신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제9 및 제10트랜지스터, 및 상기 제2출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 동작 모드 제어신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제11 및 제12트랜지스터를 구비하고, 상기 제2출력단자를 통하여 상기 제2전압을 발생하는 것을 특징으로 한다.
그리고, 상기 증폭기는 상기 제2전압에 응답하여 변화하는 상기 바이어스 전압을 발생하는 바이어스 전압 발생기를 더 구비하는 것을 특징으로 한다.
상기 제2전하 펌핑기는 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제4전류를 제3소정 전류만큼 증감하는 제3전하 펌프, 및 상기 제1 및 제2신호 및 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제5전류를 제4소정 전류만큼 증감하는 제4전하 펌프를 구비하고, 상기 제4 및 제5전류들의 합에 의해 상기 제6전류가 결정됨에 있어서, 상기 업, 다운 신호들에 응답하여 발생되는 상기 제3소정 전류와 상기 제4소정 전류의 합에 의해 상기 제6전류가 결정되거나, 또는 상기 업, 다운 신호들과 상기 제1 및 제2신호들에 응답하여 발생되는 상기 제3소정 전류에 의해 상기 제6전류가 결정되는 것을 특징으로 하고, 상기 제3소정 전류와 상기 제4소정 전류의 합에 의해 결정되는 상기 제6전류의 값은 상기 제3소정 전류로만 결정되는 상기 제6전류의 값보다 크고, 상기 제3소정 전류와 상기 제4소정 전류의 비는 1/n:(n-1)/n이고, 상기 n은 2이상의 정수인 것을 특징으로 한다.
상기 제3전하 펌프는 전원전압에 연결되어 상기 제3소정 전류를 발생하는 제5전류원, 상기 업 신호에 응답하여 상기 제4전류를 상기 제3소정 전류만큼 증가하는 제5스위치, 접지전압에 연결되어 상기 제3소정 전류를 발생하는 제6전류원, 및 상기 다운 신호에 응답하여 상기 제4전류를 상기 제3소정 전류만큼 감소하는 제6스위치를 구비하는 것을 특징으로 하고, 상기 제4전하 펌프는 전원전압에 연결되어 상기 제4소정 전류를 발생하는 제7전류원, 상기 제1신호에 응답하여 상기 제5전류를 상기 제4소정 전류만큼 증가하는 제7스위치, 접지전압에 연결되어 상기 제4소정 전류를 발생하는 제8전류원, 및 상기 제2신호에 응답하여 상기 제5전류를 상기 제4소정 전류만큼 감소하는 제8스위치를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 자기 바이어스 위상 동기 루프를 설명하면 다음과 같다.
도2는 본 발명의 자기 바이어스 위상 동기 루프의 제1실시예의 구성을 나타내는 것으로, 위상 검출기(20), 전하 펌프(22), 차동 증폭기(24), 전압 제어 발진기(26), 및 캐패시터들(Cp, Cc)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 검출기(20)는 도1에 나타낸 위상 검출기(10)와 마찬가지로 기준 클럭신호(RCLK)와 출력 클럭신호(VCLK)의 위상 차를 검출하여 업 신호(up) 또는 다운 신호(dn)를 발생한다. 전하 펌프(22)는 업 신호(up) 또는 다운 신호(dn)에 응답하여 전하를 펌핑한다. 캐패시터(Cp)는 전하 펌프(22)에 의해서 펌핑된 전하를 충방전하고 전압(Vp)를 발생한다. 차동 증폭기(24)는 업 신호(up) 또는 다운 신호(dn)에 응답하여 전압(Vp)과 전압(Vc)사이에 전압 차가 발생하도록 한다. 예를 들면, 차동 증폭기(24)는 업 신호(up)에 응답하여 전압(Vp)과 전압(Vc)사이에 네거티브 오프셋 전압(Vos)이 발생하도록 하고, 다운 신호(dn)에 응답하여 전압(Vp)과 전압(Vc)사이에 포지티브 오프셋 전압(Vos)이 발생하도록 한다. 즉, 업 신호(up), 다운 신호(dn)에 응답하여 오프셋 전압(Vos)의 극성이 바뀌게 된다. 캐패시터(Cc)는 차동 증폭기(24)의 출력신호를 필터링한다. 전압 제어 발진기(26)는 전압(Vc)에 응답하여 출력 클럭신호(VCLK)의 주파수를 변경한다.
도2에 나타낸 위상 동기 루프는 별도의 전하 펌프를 사용하여 차동 증폭기(24)의 입력단에 오프셋 전압을 발생하는 것이 아니라, 차동 증폭기(24) 자체적으로 오프셋 전압을 발생한다.
따라서, 종래의 자기 바이어스 위상 동기 루프와 마찬가지로 2개의 극점과 1개의 영점을 가져 최대 90도까지의 위상 마아진을 가질 수 있음은 물론, 별도의 전하 펌프를 구성할 필요가 없으므로 회로 구성이 간단하게 된다.
도3은 도2에 나타낸 차동 증폭기의 실시예의 구성을 나타내는 것으로, PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1 ~ N7), 및 바이어스 전압 발생회로(28)로 구성되어 있다.
도3에 나타낸 차동 증폭기의 기능을 설명하면 다음과 같다.
바이어스 전압 발생회로(28)는 전압(Vc)에 따라 변화하는 바이어스 전압(Vb)을 발생한다. PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1 ~ N7)은 바이어스 전압(Vb)에 응답하여 바이어스 전류를 발생하고, 업, 다운 신호들(up, dn)에 응답하여 전압들(Vc, Vp)사이에 전압 차를 증폭하여 출력한다.
도4a, b는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도4a, b를 이용하여 도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
도4a에 나타낸 바와 같이, 기준 클럭신호(RCLK)가 출력 클럭신호(VCLK)의 위상보다 소정 시간만큼 앞서서 발생되면, "하이"레벨의 업 신호(up)와 "로우"레벨의 다운 신호(dn)가 발생된다.
그러면, NMOS트랜지스터(N1)가 온되고, NMOS트랜지스터(N2)가 오프되어, 노드(a)와 노드(c)사이에 연결된 NMOS트랜지스터들(N3, N5)에 의해서 형성되는 채널 폭이 노드(b)와 노드(c)사이에 연결된 NMOS트랜지스터(N4)의 채널 폭에 비해서 넓어지게 된다.
따라서, 업 신호(up)에 의해서 전하 펌프(22)가 동작하여 전압(Vp)의 레벨이 올라가게 되면 노드(a)의 레벨이 떨어지게 된다. 노드(a)의 레벨이 떨어지게 되면 노드(b)의 레벨이 상승하여 전압(Vc)의 레벨이 올라가게 된다. 이때, NMOS트랜지스터들(N3, N5)에 의해서 형성되는 채널 폭이 NMOS트랜지스터(N4)에 의한 채널 폭보다 커서 전압(Vp)의 레벨 상승보다 전압(Vc)의 레벨 상승이 크게 되며, 전압(Vp)과 전압(Vc)의 차 전압인 네거티브 오프셋 전압(-Vos)이 발생된다.
"하이"레벨의 업 신호(up)와 다운 신호(dn)가 발생되면, 전압(Vp)의 레벨이 유지되고, 전압(Vc)의 레벨은 서서히 감소한다. 따라서, 전압(Vc)의 레벨은 소정 전압 레벨로 떨어지게 된다.
도4b에 나타낸 바와 같이, 출력 클럭신호(VCLK)가 기준 클럭신호(RCLK)의 위상보다 소정 시간만큼 앞서서 발생되면, "로우"레벨의 업 신호(up)와 "하이"레벨의 다운 신호(dn)가 발생된다.
그러면, NMOS트랜지스터(N2)가 온되고, NMOS트랜지스터(N1)가 오프되어, 노드(a)와 노드(c)사이에 연결된 NMOS트랜지스터들(N4, N6)에 의해서 형성되는 채널 폭이 노드(b)와 노드(c)사이에 연결된 NMOS트랜지스터(N3)의 채널 폭에 비해서 넓어지게 된다.
따라서, 다운 신호(up)에 응답하여 전하 펌프(22)가 동작하여 전압(Vp)의 레벨이 떨어지게 되면 노드(a)의 레벨이 증가하게 된다. 노드(a)의 레벨이 증가하게 되면 노드(b)의 레벨이 감소하여 전압(Vc)의 레벨이 떨어지게 된다. 이때, NMOS트랜지스터들(N4, N6)에 의해서 형성되는 채널 폭이 NMOS트랜지스터(N3)에 의한 채널 폭보다 커서 전압(Vp)의 레벨 강하보다 전압(Vc)의 레벨 강하가 크게 되며, 이에 따라 전압(Vp)과 전압(Vc)의 차 전압인 포지티브 오프셋 전압(Vos)이 발생된다.
그리고, "하이"레벨의 업 신호(up)와 다운 신호(dn)가 발생되면, 전하 펌프(22)가 동작하여 전압(Vp)의 레벨이 유지되고, 전압(Vc)의 레벨은 서서히 증가한다. 따라서, 전압(Vc)의 레벨은 소정 전압 레벨로 상승하게 된다.
결과적으로, 도3에 나타낸 차동 증폭기(24)는 자체적으로 오프셋 전압을 발생하는 것이 가능하다.
도3에 나타낸 본 발명의 차동 증폭기(24)의 오프셋 전압(Vos)은 아래의 식으로 나타내어진다.
상기 식에서, gm은 차동 증폭기(24)의 상호 콘덕턴스를, Iop는 차동 증폭기(24)의 NMOS트랜지스터(N7)를 통하여 흐르는 전류를, W는 NMOS트랜지스터들(N3, N5) 및 NMOS트랜지스터들(N4, N6)에 의해서 형성되는 채널 폭을, △W는 NMOS트랜지스터들(N3, N5)로 인가되는 전압(Vp)에 따라 변화하는 채널 폭과 NMOS트랜지스터들(N4, N6)로 인가되는 전압(Vc)에 따라 변화하는 채널 폭의 차이를 나타낸다.
상기 식에서, gm, Iop, 및 W가 고정된 값이라고 하면, 본 발명의 차동 증폭기(24)의 오프셋 전압(Vos)은 △W에 의해서 결정된다. △W는 NMOS트랜지스터들(N1, N2)의 게이트로 인가되는 업, 다운 신호들(up, dn)에 응답하여 NMOS트랜지스터들(N3, N5) 및 NMOS트랜지스터들(N4, N6)에 의해서 형성되는 채널 폭이 달라지게 된다.
따라서, 도3에 나타낸 바와 같이 본 발명의 차동 증폭기(24)는 별도의 전하 펌프를 구비하지 않고, 자체적으로 오프셋 전압(Vos)을 발생하는 것이 가능하다. 따라서, 자기 바이어스 위상 동기 루프의 구성이 간단하게 된다.
도5는 본 발명의 자기 바이어스 위상 동기 루프의 다른 실시예의 구성을 나타내는 것으로, 도2의 차동 증폭기(24)와 전압 제어 발진기(26)사이에 증폭기(30)를 추가하여 구성되어 있다.
도5에서 추가된 증폭기의 기능을 설명하면 다음과 같다.
증폭기(30)는 전압(Vc)을 버퍼하여 버퍼된 전압(Vz)을 발생한다. 그러면, 전압 제어 발진기(26)는 전압(Vz)의 변화에 따라 출력 클럭신호(VCLK)의 주파수를 변화한다.
전압(Vz)의 변화를 도시하지는 않았지만, 전압(Vz)은 전압(Vc)와 거의 동일하게 변화한다.
상술한 실시예에 나타낸 바와 같이, 증폭기는 1단 또는 2단으로 구성될 수 있다.
도6은 본 발명의 자기 바이어스 위상 동기 루프의 제2실시예의 구성을 나타내는 것으로, 위상 검출기(40), 펄스폭 감지기(42), 제1 및 제2전하 펌프들(44, 46), 동작 모드 제어신호 발생회로(48), 차동 증폭기(50), 전압 제어 발진기(52), 및 캐패시터들(Cc, Cp)로 구성되어 있다.
도6에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
위상 검출기(40), 및 전압 제어 발진기(52)의 기능은 도2에 나타낸 구성들 각각의 기능과 동일하므로 설명을 생략하기로 한다. 펄스폭 감지기(42)는 업, 다운 신호들(up, dn)의 펄스폭을 조절하여 신호들(aup, adn)을 발생한다. 동작 모드 제어신호 발생회로(48)는 신호들(aup, adn)에 응답하여 동작 모드 제어신호(con)를 발생한다. 제1전하 펌프(44)는 업, 다운 신호들(up, dn)에 응답하여 전하를 펌핑하여 전류(I1)를 발생한다. 제2전하 펌프(46)는 신호들(aup, adn)에 응답하여 전하를 펌핑하여 전류(I2)를 발생한다. 그리고, 제1 및 제2전하 펌프들(44, 46)은 전류(Ia=I1+I2)를 발생하며, 제1동작 모드에서는 전하를 펌핑하여 전류(Ia=Ip)를 발생하고, 제2동작 모드에서는 전하를 펌핑하여 전류(Ia=nIp(여기에서, n은 2이상의 정수))를 발생한다. 즉, 제1 및 제2전하 펌프들(44, 46)은 제1동작 모드에서는 도2의 전하 펌프와 마찬가지로 전류(Ip)를 발생하고, 제2동작 모드에서는 전류(nIp)를 발생한다. 캐패시터(Cp)는 제1 및 제2전하 펌프들(44, 46)에 의해서 발생되는 전류(Ia)에 해당하는 전하를 충방전하고 전압(Vp)을 발생한다. 차동 증폭기(50)는 동작 모드 제어신호(con), 업, 다운 신호들(up, dn), 및 전압들(Vp, Vc)에 응답하여 전압(Vc)을 발생한다. 차동 증폭기(50)는 동작 모드 제어신호(con)가 비활성화되는 제1동작 모드에서 오프셋 전압이 도3에 나타낸 차동 증폭기의 오프셋 전압과 동일하게 되고, 동작 모드 제어신호(con)가 활성화되는 제2동작 모드에서는 오프셋 전압이 도3에 나타낸 차동 증폭기의 오프셋 전압에 비해서 작아지게 된다. 캐패시터(Cc)는 차동 증폭기(50)의 출력신호를 필터링한다.
도6에 나타낸 자기 바이어스 위상 동기 루프는 제2동작 모드에서 록킹 타임을 앞당기기 위해서 전류(Ia)를 Ip에서 nIp로 증가하여 차동 증폭기(50)로 인가한다. 그런데, 전류(Ia)가 증가에 따라 영점 주파수도 증가하여야만 위상 동기 루프의 위상 마진이 줄어들지 않아 안정도가 떨어지지 않게 되는데, 도6의 자기 바이어스 위상 동기 루프는 영점 주파수를 증가하기 위하여 차동 증폭기(50)의 오프셋 전압을 감소한다.
결과적으로, 도6에 나타낸 자기 바이어스 위상 동기 루프는 차동 증폭기(50)에 의해서 자체적으로 오프셋 전압을 발생하는 것이 가능하며, 위상 동기 루프의 안정도를 유지하면서 출력 클럭신호(VCLK)가 기준 클럭신호(RCLK)에 동기되는 록킹 타임 또한 빠르게 가져갈 수 있다.
도7은 도6에 나타낸 펄스폭 감지기의 실시예의 구성을 나타내는 것으로서, 인버터들(I1 ~ I6), PMOS트랜지스터(P3), 및 NMOS트랜지스터들(N8, N9)로 구성되어 있다. 도7에서, 인버터들(I1 ~ I4)은 지연기(DL)를 구성한다.
도7에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
지연기(DL)는 업 신호(up)를 소정 시간만큼 지연하여 신호(dup)를 발생한다. NMOS트랜지스터(N8)는 업 신호(up)에 응답하여 온되고, NMOS트랜지스터(N9)는 "하이"레벨의 지연기(DL)의 출력신호에 응답하여 온된다. PMOS트랜지스터(P3)는 "로우"레벨의 업 신호(up)에 응답하여 온된다. 인버터(I5)는 노드(d)의 신호를 반전하여 신호(aup)를 발생하고, 인버터(I6)는 인버터(I5)의 출력신호를 반전하여 신호(aupb)를 발생한다.
도8a, b는 도7에 나타낸 펄스폭 감지기의 동작을 설명하기 위한 동작 타이밍도이다.
도8a에 나타낸 바와 같이, 펄스폭이 큰 업 신호(up)가 인가되면 지연기(DL)가 업 신호(up)를 소정 시간만큼 지연하여 신호(upb)를 발생한다. 따라서, 업 신호(up)와 신호(dup)의 "하이"레벨이 중첩되는 부분이 있다.
NMOS트랜지스터들(N8, N9)은 "하이"레벨의 신호들(up, upb)에 응답하여 온되어 노드(d)를 "로우"레벨로 만든다. PMOS트랜지스터(P3)는 "로우"레벨의 업 신호(up)에 응답하여 온되어 노드(d)를 "하이"레벨로 만든다. 인버터(I5)는 노드(d)의 신호를 반전하여 신호(aup)를 발생하고, 인버터(I6)는 인버터(I5)의 출력신호를 반전하여 신호(aupb)를 발생한다.
도8b에 나타낸 바와 같이, 펄스폭이 작은 업 신호(up)가 인가되면 업 신호(up)와 신호(dup)의 "하이"레벨이 중첩되는 부분이 없다.
따라서, NMOS트랜지스터들(N8, N9)이 모두 온되는 기간이 없게 되고, PMOS트랜지스터(P3)는 "로우"레벨의 업 신호(up)에 응답하여 온되어 노드(d)를 "하이"레벨로 만든다. 인버터(I5)는 노드(d)의 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호(aup)를 발생하고, 인버터(I6)는 "로우"레벨의 신호(aup)를 반전하여 "하이"레벨의 신호(aupb)를 발생한다.
도8a 및 도8b에 나타낸 타이밍도로부터 알 수 있듯이, 펄스폭 감지기(42)는 업 신호(up)와 업 신호(up)를 지연한 신호(dup)를 논리곱하여 신호(aup)를 발생한다.
즉, 펄스폭 감지기(42)는 펄스폭이 큰 업 신호(up)가 입력되는 경우에는 업 신호(up)의 펄스폭을 작게하여 신호들(aup, aupb)을 발생하고, 펄스폭이 작은 업 신호(up)가 입력되는 경우에는 "로우"레벨의 신호(aup)와 "하이"레벨의 신호(aupb)를 발생한다.
도시하지는 않았지만, 다운 신호(dn)를 입력하여 신호들(adn, adnb)을 발생하는 펄스폭 감지기(42)는 도7의 구성과 동일한 구성을 가지며, 동일한 동작을 수행한다.
도9는 도6에 나타낸 제1전하 펌프의 실시예의 구성을 나타내는 것으로서, 전류원들, PMOS트랜지스터(P4), 및 NM0S트랜지스터(N10)로 구성되어 있다.
도9에 나타낸 회로의 동작을 설명하면 다음과 같다.
전류원들 각각은 전류(Ip)를 흐르게 한다. "로우"레벨의 반전된 업 신호(upb) 및 다운 신호(dn)가 인가되면 PMOS트랜지스터(P4)가 온되고 NMOS트랜지스터(N10)가 오프되어 전류(Ip)를 흐르게 한다. 이에 따라, 전류(I1)가 Ip가 된다. 반면에, "하이"레벨의 반전된 업 신호(upb) 및 다운 신호(dn)가 인가되면 PMOS트랜지스터(P4)가 오프되고 NMOS트랜지스터(N10)가 온되어 전류(Ip)를 흐르게 한다. 이에 따라, 전류(I1)가 -Ip가 된다. "로우"레벨의 반전된 업 신호(upb) 및 "하이"레벨의 다운 신호(dn)가 인가되면 PMOS트랜지스터(P4)와 NMOS트랜지스터(N10)가 모두 온되어 전류(I1)를 0으로 만든다.
즉, 도9에 나타낸 제1전하 펌프는 제1동작 모드 및 제2동작 모드에서 업 신호(up)에 응답하여 전류(Ip)를 발생하고, 다운 신호(dn)에 응답하여 전류(-Ip)를 발생한다.
도10은 도6에 나타낸 제2전하 펌프의 실시예의 회로도로서, 전류원들, PMOS트랜지스터(P5), 및 NMOS트랜지스터(N11)로 구성되어 있다.
도10에 나타낸 회로의 동작을 설명하면 다음과 같다.
전류원들 각각은 전류((n-1)Ip(여기에서, n은 2이상의 정수))를 흐르게 한다. "로우"레벨의 신호들(aupb, adn)이 인가되면 PMOS트랜지스터(P5)가 온되고 NMOS트랜지스터(N11)가 오프되어 전류(I2)를 (n-1)Ip로 만든다. "하이"레벨의 신호들(aupb, adn)이 인가되면 PMOS트랜지스터(P5)가 오프되고 NMOS트랜지스터(N11)가 온되어 전류(I2)를 -(n-1)Ip로 만든다. "로우"레벨의 신호(aupb) 및 "하이"레벨의 신호(adn)이 인가되면 PMOS트랜지스터(P5) 및 NMOS트랜지스터(N11)가 온되어 전류(I2)를 0으로 만든다.
그런데, 제1동작 모드에서 신호들(aupb, adn) 각각이 "하이"레벨, "로우"레벨로 고정되므로 제2전하 펌프의 동작이 디스에이블된다. 그리고, 제2동작 모드에서 제2전하 펌프는 신호(aupb)에 응답하여 전류(I2)를 (n-1)Ip로 만들고, 신호(adn)에 응답하여 전류(I2)를 -(n-1)Ip로 만든다.
결과적으로, 제1전하 펌프와 제2전하 펌프가 동작을 수행하여 제1동작 모드에서는 전류(Ip)를 발생하고, 제2동작 모드에서 전류(nIp)를 발생한다.
도11은 도6에 나타낸 차동 증폭기의 실시예의 구성을 나타내는 회로도로서, 도3에 나타낸 차동 증폭기의 구성에 NMOS트랜지스터들(N12 ~ N15)을 추가하여 구성되어 있다.
도11에 나타낸 차동 증폭기(50)는 노드(a)와 노드(c)사이에 제어신호(con) 및 전압(Vc) 각각에 응답하는 NMOS트랜지스터들(N12, N14)을 직렬로 연결하고, 노드(b)와 노드(c)사이에 제어신호(con) 및 전압(Vc) 각각에 응답하는 NMOS트랜지스터들(N13, N15)을 직렬로 연결하여 구성되어 있다.
도11에 나타낸 구성의 동작을 설명하면 다음과 같다.
동작 모드 제어신호(con)가 활성화되지 않으면, 차동 증폭기(50)는 NMOS트랜지스터들(N12, N13)이 오프되어 NMOS트랜지스터들(N14, N15)을 통하여 전류가 흐르지 않게 됨으로써 도3에 나타낸 차동 증폭기와 동일한 동작을 수행한다.
반면에, 동작 모드 제어신호(con)가 활성화되면, 차동 증폭기(50)는 NMOS트랜지스터들(N12, N13)이 모두 온되어 NMOS트랜지스터들(N14, N15)을 통하여 전류가 흐르게 된다. 결과적으로, NMOS트랜지스터들(N3, N5, N14) 및 NMOS트랜지스터들(N4, N6, N15)의 채널 폭이 결과적으로 넓어지는 효과를 가지게 된다. 따라서, 상기 오프셋 전압(Vos)을 나타내는 식에 나타낸 W가 커지게 되어 차동 증폭기(50)의 오프셋 전압(Vos)은 도3에 나타낸 차동 증폭기의 오프셋 전압(Vos)에 비해서 줄어들게 된다.
본 발명의 차동 증폭기(50)는 입력단의 오프셋 전압을 별도의 전하 펌프를 사용하여 발생하는 것이 아니라, 자체적으로 발생하는 것이 가능하다.
또한, 본 발명의 차동 증폭기(50)는 자기 바이어스 위상 동기 루프의 록킹 타임을 앞당기기 위하여 전류(Ia)가 Ip에서 nIp로 증가되더라도 차동 증폭기의 오프셋 전압을 줄임에 의해서 안정도가 나빠지는 것을 방지할 수 있다.
그리고, 도시하지는 않았지만, 다른 실시예로서, 도6의 자기 바이어스 위상 동기 루프의 구성에서 동작 모드 제어신호 발생회로(48)를 제거하고, 차동 증폭기(50)대신에 도2의 차동 증폭기(24)로 대체하여 구성하여도 된다.
도12는 본 발명의 자기 바이어스 위상 동기 루프의 제3실시예의 구성을 나타내는 블록도로서, 위상 검출기(60), 펄스폭 감지기(62), 제1 내지 제4전하 펌프들(64, 66, 68, 70), 차동 증폭기(72), 전압 제어 발진기(74), 및 캐패시터들(Cp, Cc)로 구성되어 있다.
도12에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 검출기(60), 펄스폭 감지기(62), 제1 및 제2전하 펌프(64, 68), 캐패시터(Cp), 및 전압 제어 발진기(74)의 기능은 도6의 구성들 각각의 기능과 동일하므로 설명을 생략하기로 한다. 제3전하 펌프(66)는 업 신호(up)와 다운 신호(dn)에 응답하여 전하를 펌핑하여 전류(I3)를 발생한다. 제4전하 펌프(70)는 업, 다운 신호들(up, dn)과 신호들(aup, adn)에 응답하여 전하를 펌핑하여 전류(I4)를 발생한다. 제3 및 제4전하 펌프들(66, 70)은 제1동작 모드에서는 전하를 펌핑하여 전류(I3+I4=Ib)를 만들고, 제2동작 모드에서는 전하를 펌핑하여 전류(I3+I4=Ib/n(여기에서, n은 2이상의 정수))를 발생한다. 차동 증폭기(72)는 전압(Vp)과 전류(Ib)를 수신하여 전압(Vc)을 발생한다. 캐패시터(Cc)는 차동 증폭기(72)의 출력신호를 필터링한다. 제1 및 제2전하 펌프들(64, 68)은 상술한 바와 같이 제1동작 모드에서, 전류(Ia)를 Ip로 만들고, 제2동작 모드에서 전류(Ia)를 nIp로 만든다.
도12에 나타낸 자기 바이어스 위상 동기 루프는 제1동작 모드에서는 도1에 나타낸 회로와 동일한 동작을 수행하고, 제2동작 모드에서는 전류(Ia)를 증가시키고, 전류(Ib)를 감소시킨다.
따라서, 도12에 나타낸 자기 바이어스 위상 동기 루프는 록킹 타임을 앞당기기 위하여 전류(Ia)를 증가하게 되면 전류(Ia)의 증가에 따라 영점 주파수가 증가되지 않아 안정도가 나빠질 수 있다. 그래서, 도12에 나타낸 자기 바이어스 위상 동기 루프는 전류(Ib)를 감소시켜 차동 증폭기의 출력 임피이던스(Rp)를 감소시킴으로써 영점 주파수를 증가하도록 동작한다.
도12에 나타낸 자기 바이어스 위상 동기 루프는 차동 증폭기(72)가 자체적으로 입력단에 오프셋 전압을 발생하는 구성은 아니지만, 업 신호(up)와 다운 신호(dn)의 펄스폭에 따라 제2동작 모드에서 전류(Ia)를 증가하고, 전류(Ib)를 감소하도록 동작함으로써 안정도를 유지하면서 록킹 타임을 개선할 수 있다.
도12에 나타낸 펄스폭 감지기(62), 제1 및 제2전하 펌프들(64, 68)의 실시예의 구성은 각각 도7, 9, 10에 나타나 있다.
도13은 도12에 나타낸 제3전하 펌프의 실시예의 회로도로서, 전류원들, PMOS트랜지스터(P6), 및 NMOS트랜지스터(N16)로 구성되어 있다.
도13에 나타낸 회로의 동작을 설명하면 다음과 같다.
전류원들 각각은 전류(Ic/n)를 흐르게 한다. "로우"레벨의 반전된 업 신호(upb) 및 다운 신호(dn)가 인가되면 PMOS트랜지스터(P6)가 온되고 NMOS트랜지스터(N16)가 오프되어 전류(I3)를 Ic/n로 만든다. "하이"레벨의 반전된 업 신호(upb) 및 다운 신호(dn)가 인가되면 PMOS트랜지스터(P6)가 오프되고 NMOS트랜지스터(N16)가 온되어 전류(I3)를 -Ic/n로 만든다. 그리고, "로우"레벨의 반전된 업 신호(upb) 및 "하이"레벨의 다운신호(dn)가 인가되면 PMOS트랜지스터(P6) 및 NMOS트랜지스터(N16)가 모두 온되어 전류(I3)를 0으로 만든다.
즉, 도13에 나타낸 제3전하 펌프는 제1동작 모드 및 제2동작 모드에서 업 신호(up)에 응답하여 전류(Ic/n)를 발생하고, 다운 신호(dn)에 응답하여 전류(-Ic/n)를 발생한다.
도14는 도12에 나타낸 제4전하 펌프의 실시예의 회로도로서, 전류원들, PMOS트랜지스터들(P7, P8), 및 NMOS트랜지스터들(N17, N18)로 구성되어 있다.
도14에 나타낸 회로의 동작을 설명하면 다음과 같다.
전류원들 각각은 전류((n-1)Ic/n)를 흐르게 한다. "로우"레벨의 반전된 업 신호(upb), 신호들(aup, adnb), 다운 신호(dn)가 인가되면 PMOS트랜지스터들(P7, P8)이 온되고 NMOS트랜지스터들(N17, N18)이 오프되어 전류(I4)를 (n-1)Ic/n로 만든다. "하이"레벨의 반전된 업 신호(upb), 신호들(aup, adnb), 다운 신호(dn)가 인가되면 PMOS트랜지스터들(P7, P8)이 오프되고 NMOS트랜지스터들(N17, N18)이 온되어 전류(I4)를 -(n-1)Ic/n로 만든다. 그리고, "로우"레벨의 반전된 업 신호(upb) 및 신호(aup)와 "하이"레벨의 신호(adnb) 및 다운 신호(dn)가 인가되면 PMOS트랜지스터들(P7, P8) 및 NMOS트랜지스터들(N17, N18)이 모두 온되어 전류(I4)를 0으로 만든다.
제4전하 펌프는 제1동작 모드에서 "로우"레벨의 신호(aup) 및 "하이"레벨의 신호(adnb)가 발생되기 때문에 PMOS트랜지스터(P8)과 NMOS트랜지스터(N17)가 온되고, "로우"레벨의 반전된 업 신호(upb)가 인가되면 PMOS트랜지스터(P7)가 온되어 전류((n-1)Ic/n)를 발생하고, 반면에 "하이"레벨의 다운 신호(dn)가 인가되면 NMOS트랜지스터(N18)가 온되어 전류(-(n-1)Ic/n)를 발생한다.
또한, 제4전하 펌프는 제2동작 모드에서 "하이"레벨의 신호(aup) 및 "로우"레벨의 신호(adnb)가 발생되기 때문에 PMOS트랜지스터(P8)와 NMOS트랜지스터(N17)가 오프되어 전류(I4)를 발생하지 않는다. 즉, 제2동작 모드에서 제4전하 펌프의 동작이 디스에이블된다.
결과적으로, 제3전하 펌프와 제4전하 펌프가 동작을 수행하여 제1동작 모드에서 전류(Ic)를 발생하고, 제2동작 모드에서 전류(Ic/n)를 발생한다.
도15a, b는 펄스폭이 작은 업, 다운신호가 인가되는 경우의 제1 내지 제4전하 펌프들의 동작을 설명하기 위한 동작 타이밍도이다.
도15a에 나타낸 바와 같이, 펄스폭이 작은 업 신호(up) 및 "로우"레벨의 다운 신호(dn)가 발생되면, "로우"레벨의 신호들(aup, adn) 및 "하이"레벨의 신호들(aupb, adnb)이 발생된다. 그러면, "하이"레벨의 업 신호(up)(즉, "로우"레벨의 반전된 업 신호(upb)) 및 "로우"레벨의 다운 신호(dn)에 응답하여 제1 및 제3전하 펌프들(64, 66)이 동작하여 전류(I1)를 Ip로 만들고 전류(I3)를 Ic/n로 만든다. 또한, "하이"레벨의 업 신호(up) 및 신호(adnb), "로우"레벨의 다운 신호(dn) 및 신호(aup)에 응답하여 제4전하 펌프(70)가 동작을 수행하여 전류(I4)를 ((n-1)Ic/n)로 만든다. 따라서, 전류(I1+I2=Ia)는 Ip가 되고, 전류(I3+I4=Ib)는 Ic가 된다.
도15b에 나타낸 바와 같이, 펄스폭이 작은 다운 신호(dn) 및 "로우"레벨의 업 신호(up)가 발생되면, "하이"레벨의 신호들(aupb, adnb) 및 "로우"레벨의 신호들(aup, adn)이 발생된다. 그러면, 제1, 3 및 제4전하 펌프들(64, 66, 70)이 펌핑 동작을 수행하여, 전류(Ia)를 -Ip로 만들고, 전류(Ib)를 -Ic로 만든다.
도16a, b는 펄스폭이 큰 업, 다운 신호가 인가되는 경우의 제1 내지 제4전하 펌프들의 동작을 설명하기 위한 동작 타이밍도이다.
도16a에 나타낸 바와 같이, 펄스폭이 큰 업 신호(up) 및 "로우"레벨의 다운 신호(dn)가 발생되면, 펄스폭이 작은 신호들(aup, aubp), "로우"레벨의 신호(adn) 및 "하이"레벨의 신호(adnb)가 발생된다. 그러면, "하이"레벨의 업 신호(up)(즉, "로우"레벨의 반전된 업 신호(upb)), 및 "로우"레벨의 다운 신호(dn)에 응답하여 제1 및 제3전하 펌프들(64, 66)이 동작을 수행하고, "하이"레벨의 업 신호(up), "로우"레벨의 다운 신호(dn), "로우"레벨의 신호(aup) 및 "하이"레벨의 신호(adnb)에 응답하여 제4전하 펌프(70)가 동작을 수행하여 전류(Ia)를 Ip로 만들고, 전류(Ib)를 Ic로 만든다. 그리고, "하이"레벨의 업 신호(up) 및 "로우"레벨의 다운 신호(dn)에 응답하여 제1 및 제3전하 펌프들(64, 66)이 동작을 수행하고, "로우"레벨의 신호들(aupb, adn)에 응답하여 제2전하 펌프(68)가 동작을 수행하여 전류(Ia)를 nIp로 만들고, 전류(Ib)를 Ic/n로 만든다.
도16b에 나타낸 바와 같이, "로우"레벨의 업 신호(up) 및 펄스폭이 큰 다운 신호(dn)가 발생되면, 펄스폭이 작은 신호들(adn, adnb), "로우"레벨의 신호(aup), 및 "하이"레벨의 신호(aupb)가 발생된다. 그러면, 제1, 2 및 제4전하 펌프들(64, 68, 70)이 펌핑 동작을 수행하여, 전류(Ia)를 -Ip로 만들고, 전류(Ib)를 -Ic로 만든다. 그리고, 제1, 3 및 제2전하 펌프들(64, 66, 68)이 펌핑 동작을 수행하여 전류(Ia)를 -nIp로 만들고, 전류(Ib)를 -Ic/n로 만든다.
도15a, b 및 도16a, b에 나타낸 바와 같이, 제1동작 모드인 제1기간(T1)에는 제1, 3, 및 4전하 펌프들(64, 66, 70)이 동작을 수행하여 전류(Ia)를 Ip 또는 -Ip로, 전류(Ib)를 Ic 또는 -Ic로 만들고, 제2동작 모드인 제2기간(T2)에는 제1, 3, 및 제2전하 펌프들(64, 66, 68)이 동작을 수행하여 전류(Ia)를 nIp, -nIp로, 전류(Ib)를 Ic/n, -Ic/n로 만든다.
도12에 나타낸 자기 바이어스 위상 동기 루프는 차동 증폭기가 오프셋 전압을 자체적으로 발생시키지는 않지만, 록킹 타임을 앞당기기 위하여 전류(Ia)를 증가하고, 전류(Ia)의 증가에 따라 안정도가 떨어지는 것을 개선하기 위하여 전류(Ib)를 줄여 차동 증폭기의 오프셋 전압을 줄인다. 따라서, 록킹 타임을 앞당기면서도 안정된 동작을 수행하는 것이 가능하다.
도17은 본 발명과 종래의 자기 바이어스 위상 동기 루프의 시간에 따른 전압(Vc)의 변화를 시뮬레이션한 그래프로서, A는 종래의 자기 바이어스 위상 동기 루프의 전압(Vc)의 변화를, B는 본 발명의 자기 바이어스 위상 동기 루프의 전압(Vc)의 변화를 나타내는 그래프이다.
도17로부터, 본 발명의 자기 바이어스 위상 동기 루프의 전압(Vc)이 종래의 자기 바이어스 위상 동기 루프의 전압(Vc)에 비해서 시간(Tr)만큼 앞서서 원하는 레벨에 도달하는 것을 알 수 있다.
따라서, 본 발명의 자기 바이어스 위상 동기 루프의 록킹 타임이 종래의 자기 바이어스 위상 동기 루프의 록킹 타임에 비해서 앞서게 된다.
그리고, 도6 및 도12에 나타낸 실시예의 본 발명의 자기 바이어스 위상 동기 루프는 도5에 나타낸 자기 바이어스 위상 동기 루프와 마찬가지로 차동 증폭기를 2단으로 연결하여 구성하여도 상관없다. 이 경우에, 앞단의 차동 증폭기는 전압 차를 증폭하기 위하여 사용되고, 뒷단의 증폭기는 전압(Vc)을 버퍼하기 위하여 사용된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 자기 바이어스 위상 동기 루프는 증폭기가 자체적으로 오프셋 전압을 발생시키므로 회로 구성을 간단하게 할 수 있다.
또한, 본 발명의 자기 바이어스 위상 동기 루프는 안정도를 떨어뜨리지 않으면서 록킹 타임을 앞당길 수 있다.
도1은 종래의 자기 바이어스 위상 동기 루프의 일예의 구성을 나타내는 것이다.
도2는 본 발명의 자기 바이어스 위상 동기 루프의 제1실시예의 구성을 나타내는 것이다.
도3은 도2에 나타낸 차동 증폭기의 실시예의 구성을 나타내는 것이다.
도4a, b는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 본 발명의 자기 바이어스 위상 동기 루프의 다른 실시예의 구성을 나타내는 것이다.
도6은 본 발명의 자기 바이어스 위상 동기 루프의 제2실시예의 구성을 나타내는 것이다.
도7은 도6에 나타낸 펄스폭 감지기의 실시예의 구성을 나타내는 것이다.
도8a, b는 도7에 나타낸 펄스폭 감지기의 동작을 설명하기 위한 동작 타이밍도이다.
도9는 도6에 나타낸 제1전하 펌프의 실시예의 구성을 나타내는 것이다.
도10은 도6에 나타낸 제3전하 펌프의 실시예의 회로도이다.
도11은 도6에 나타낸 차동 증폭기의 실시예의 구성을 나타내는 회로도이다.
도12는 본 발명의 자기 바이어스 위상 동기 루프의 제3실시예의 구성을 나타내는 블록도이다.
도13은 도12에 나타낸 제2전하 펌프의 실시예의 회로도이다.
도14는 도12에 나타낸 제4전하 펌프의 실시예의 회로도이다.
도15a, b는 펄스폭이 작은 업, 다운신호가 인가되는 경우의 제1 내지 제4전하 펌프들의 동작을 설명하기 위한 동작 타이밍도이다.
도16a, b는 펄스폭이 큰 업, 다운 신호가 인가되는 경우의 제1 내지 제4전하 펌프들의 동작을 설명하기 위한 동작 타이밍도이다.
도17은 본 발명과 종래의 자기 바이어스 위상 동기 루프의 시간에 따른 전압(Vc)의 변화를 시뮬레이션한 그래프이다.

Claims (44)

  1. 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기;
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전압을 발생하는 전하 펌핑기;
    상기 제1전압에 해당하는 전하를 충방전하는 충방전기;
    상기 업, 다운 신호들, 상기 제1 및 제2전압들에 응답하여 상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기; 및
    상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  2. 제1항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 제2전압을 수신하여 제3전압을 발생하는 버퍼를 더 구비하고,
    상기 전압 제어 발진기가 상기 제3전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  3. 제1항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 증폭기의 출력신호를 필터링하는 필터를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  4. 제1항에 있어서, 상기 증폭기는
    차동 증폭기이며,
    상기 업 신호에 응답하여 상기 제1전압과 상기 제2전압사이에 차 전압인 네거티브 오프셋 전압을 발생하고, 상기 다운 신호에 응답하여 상기 제1전압과 상기 제2전압사이의 차 전압인 포지티브 오프셋 전압을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  5. 제4항에 있어서, 상기 증폭기는
    상기 바이어스 전압에 응답하여 전류를 발생하는 바이어스 전류원;
    제1출력단자의 전압에 응답하여 상기 제1출력단자 및 제2출력단자로 전류를 각각 흐르게 하는 제1 및 제2트랜지스터;
    상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제1전압에 응답하여 전류를 흐르게 하는 제3트랜지스터;
    상기 제1출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 업 신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제4 및 제5트랜지스터;
    제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제2전압에 응답하여 전류를 흐르게 하는 제6트랜지스터; 및
    상기 제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 다운 신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제7 및 제8트랜지스터를 구비하고,
    상기 제2출력단자를 통하여 상기 제2전압을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  6. 제5항에 있어서, 상기 증폭기는
    상기 제2전압에 응답하여 변화하는 상기 바이어스 전압을 발생하는 바이어스 전압 발생기를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  7. 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기;
    상기 업, 다운 신호들에 응답하여 제1 및 제2신호들을 발생하는 펄스폭 감지기;
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전류를 발생하고, 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제2전류를 발생하여 제3전류를 발생하는 전하 펌핑기;
    상기 제3전류에 해당하는 전하를 충방전하여 제1전압을 발생하는 충방전기;
    상기 업, 다운 신호들, 상기 제1전압 및 제2전압에 응답하여 상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기; 및
    상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  8. 제7항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 제2전압을 수신하여 제3전압을 발생하는 버퍼를 더 구비하고,
    상기 전압 제어 발진기가 상기 제3전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  9. 제7항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 증폭기의 출력신호를 필터링하는 필터를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  10. 제7항에 있어서, 상기 펄스폭 감지기는
    상기 업, 다운 신호의 펄스폭이 소정 값이상이면 활성화된 제1 및 제2신호들을 발생하고,
    상기 업, 다운 신호의 펄스폭이 소정 값보다 작으면 비활성화된 상기 제1 및 제2신호들을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  11. 제10항에 있어서, 상기 펄스폭 감지기는
    상기 업 및 다운 신호들을 소정 시간 지연하여 지연된 업 및 다운 신호를 발생하는 지연기;
    상기 업 및 다운 신호들에 응답하여 풀업하여 풀업신호를 발생하는 풀업 트랜지스터;
    상기 업 및 다운 신호들 및 상기 지연된 업 및 다운 신호들에 응답하여 풀다운하여 풀다운신호를 발생하는 풀다운 트랜지스터; 및
    상기 풀업 및 풀다운 트랜지스터로부터 출력되는 신호를 반전하여 상기 제1 및 제2신호들을 발생하는 인버터를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  12. 제7항에 있어서, 상기 전하 펌핑기는
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제1전류를 제1소정 전류만큼 증감하는 제1전하 펌프; 및
    상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 상기 제2전류를 제2소정 전류만큼 증감하는 제2전하 펌프를 구비하고,
    상기 제1 및 제2전류들의 합에 의해 상기 제3전류가 결정됨에 있어서, 상기 업, 다운 신호들에 응답하여 발생되는 제1소정 전류에 의해 상기 제3전류가 결정되거나, 또는, 상기 업, 다운 신호들 및 상기 제1 및 제2신호들에 응답하여 발생되는 상기 제1소정 전류와 상기 제2소정 전류의 합에 의해 상기 제3전류가 결정되는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  13. 제12항에 있어서, 상기 제1소정 전류와 제2소정 전류의 합에 의해서 결정되는 제3전류의 값은 상기 제1소정 전류로만 결정되는 상기 제3전류의 값보다 크고, 상기 제1소정 전류와 제2소정 전류의 비는
    1:(n-1)이며,
    상기 n은 2이상의 정수인 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  14. 제12항에 있어서, 상기 제1전하 펌프는
    전원전압에 연결되어 상기 제1소정 전류를 발생하는 제1전류원;
    상기 업 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 증가하는 제1스위치;
    접지전압에 연결되어 상기 제1소정 전류를 발생하는 제2전류원; 및
    상기 다운 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 감소하는 제2스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  15. 제12항에 있어서, 상기 제2전하 펌프는
    전원전압에 연결되어 상기 제2소정 전류를 발생하는 제3전류원;
    상기 제1신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 증가하는 제3스위치;
    접지전압에 연결되어 상기 제2소정 전류를 발생하는 제4전류원; 및
    상기 제2신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 감소하는 제4스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  16. 제7항에 있어서, 상기 증폭기는
    차동 증폭기이며,
    상기 업 신호에 응답하여 상기 제1전압과 상기 제2전압사이에 차 전압인 네거티브 오프셋 전압을 발생하고, 상기 다운 신호에 응답하여 상기 제1전압과 상기 제2전압사이의 차 전압인 포지티브 오프셋 전압을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  17. 제16항에 있어서, 상기 증폭기는
    상기 바이어스 전압에 응답하여 전류를 발생하는 바이어스 전류원;
    제1출력단자의 전압에 응답하여 상기 제1출력단자 및 제2출력단자로 전류를 각각 흐르게 하는 제1 및 제2트랜지스터;
    상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제1전압에 응답하여 전류를 흐르게 하는 제3트랜지스터;
    상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 업 신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제4 및 제5트랜지스터;
    제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제2전압에 응답하여 전류를 흐르게 하는 제6트랜지스터; 및
    상기 제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 다운 신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제7 및 제8트랜지스터를 구비하고,
    상기 제2출력단자를 통하여 상기 제2전압을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  18. 제17항에 있어서, 상기 증폭기는
    상기 제2전압에 응답하여 변화하는 상기 바이어스 전압을 발생하는 바이어스 전압 발생기를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  19. 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기;
    상기 업, 다운 신호들의 펄스폭이 소정 값이상이면 활성화된 제1 및 제2신호들을 발생하는 펄스폭 감지기;
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전류를 발생하고, 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제2전류를 발생하여 제3전류를 발생하는 전하 펌핑기;
    상기 제3전류에 해당하는 전하를 충방전하여 제1전압을 발생하는 충방전기;
    상기 업, 다운 신호들, 상기 제1, 2신호들, 및 상기 제1전압 및 제2전압에 응답하여 상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기; 및
    상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  20. 제19항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 제2전압을 수신하여 제3전압을 발생하는 버퍼를 더 구비하고,
    상기 전압 제어 발진기가 상기 제3전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  21. 제19항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 증폭기의 출력신호를 필터링하는 필터 회로를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  22. 제19항에 있어서, 상기 펄스폭 감지기는
    상기 업, 다운 신호의 펄스폭이 소정 값이상이면 활성화된 제1신호 및 제2신호들을 발생하고,
    상기 업, 다운 신호의 펄스폭이 소정 값보다 작으면 비활성화된 상기 제1 및 제2신호들을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  23. 제22항에 있어서, 상기 펄스폭 감지기는
    상기 업 및 다운 신호들을 소정 시간 지연하여 지연된 업 및 다운 신호를 발생하는 지연기;
    상기 업 및 다운 신호들에 응답하여 풀업하여 풀업신호를 발생하는 풀업 트랜지스터;
    상기 업 및 다운 신호들 및 상기 지연된 업 및 다운 신호들에 응답하여 풀다운하여 풀다운신호를 발생하는 풀다운 트랜지스터; 및
    상기 풀업 및 풀다운 트랜지스터로부터 출력되는 신호를 반전하여 상기 제1 및 제2신호들을 발생하는 인버터를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  24. 제19항에 있어서, 상기 전하 펌핑기는
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제1전류를 제1소정 전류만큼 증감하는 제1전하 펌프; 및
    상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 상기 제2전류를 제2소정 전류만큼 증감하는 제2전하 펌프를 구비하고,
    상기 제1 및 제2전류들의 합에 의해 상기 제3전류가 결정됨에 있어서, 상기 업, 다운 신호들에 응답하여 발생되는 제1소정 전류에 의해 상기 제3전류가 결정되거나, 또는 상기 업, 다운 신호들 및 상기 제1 및 제2신호들에 응답하여 발생되는 상기 제1소정 전류와 상기 제2소정 전류의 합에 의해 상기 제3전류가 결정되는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  25. 제24항에 있어서, 상기 제1소정 전류 및 상기 제2소정 전류의 합에 의해 결정되는 상기 제3전류의 값은 상기 제1소정 전류로만 결정되는 상기 제3전류의 값보다 크고, 상기 제1소정 전류와 상기 제2소정 전류의 비는
    1:(n-1)이며,
    상기 n은 2이상의 정수인 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  26. 제24항에 있어서, 상기 제1전하 펌프는
    전원전압에 연결되어 상기 제1소정 전류를 발생하는 제1전류원;
    상기 업 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 증가하는 제1스위치;
    접지전압에 연결되어 상기 제1소정 전류를 발생하는 제2전류원; 및
    상기 다운 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 감소하는 제2스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  27. 제24항에 있어서, 상기 제2전하 펌프는
    전원전압에 연결되어 상기 제2소정 전류를 발생하는 제3전류원;
    상기 제1신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 증가하는 제3스위치;
    접지전압에 연결되어 상기 제2소정 전류를 발생하는 제4전류원; 및
    상기 제2신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 감소하는 제4스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  28. 제19항에 있어서, 상기 증폭기는
    상기 제1 및 제2신호들에 응답하여 동작 모드 제어신호를 발생하는 동작 모드 제어신호 발생기를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  29. 제28항에 있어서, 상기 증폭기는
    차동 증폭기이며,
    상기 업, 다운 신호들에 응답하여 상기 제1전압과 상기 제2전압사이에 차 전압인 오프셋 전압을 발생하고,
    상기 동작 모드 제어신호에 응답하여 상기 오프셋 전압을 감소하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  30. 제29항에 있어서, 상기 증폭기는
    상기 바이어스 전압에 응답하여 전류를 발생하는 바이어스 전류원;
    제1출력단자의 전압에 응답하여 상기 제1출력단자 및 제2출력단자로 전류를 각각 흐르게 하는 제1 및 제2트랜지스터;
    상기 제1출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제1전압에 응답하여 전류를 흐르게 하는 제3트랜지스터;
    상기 제1출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 업 신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제4 및 제5트랜지스터;
    상기 제1출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 동작 모드 제어신호 및 상기 제1전압에 각각 응답하여 전류를 흐르게 하는 제6 및 제7트랜지스터;
    제2출력단자와 상기 바이어스 전류원사이에 연결되고 상기 제2전압에 응답하여 전류를 흐르게 하는 제8트랜지스터;
    상기 제2출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 다운 신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제9 및 제10트랜지스터; 및
    상기 제2출력단자와 상기 바이어스 전류원사이에 직렬 연결되고 상기 동작 모드 제어신호 및 상기 제2전압에 각각 응답하여 전류를 흐르게 하는 제11 및 제12트랜지스터를 구비하고,
    상기 제2출력단자를 통하여 상기 제2전압을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  31. 제30항에 있어서, 상기 증폭기는
    상기 제2전압에 응답하여 변화하는 상기 바이어스 전압을 발생하는 바이어스 전압 발생기를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  32. 기준 클럭신호와 출력 클럭신호의 위상 차를 검출하여 업, 다운 신호들을 발생하는 위상 검출기;
    상기 업, 다운 신호들의 펄스폭이 소정 값이상이면 활성화된 제1 및 제2신호들을 발생하는 펄스폭 감지기;
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제1전류를 발생하고, 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제2전류를 발생하여 제3전류를 발생하는 제1전하 펌핑기;
    상기 제3전류에 해당하는 전하를 충방전하고 제1전압을 발생하는 충방전기;
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 제4전류를 발생하고, 상기 업, 다운 신호들과 상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 제5전류를 발생하여 제6전류를 발생하고 상기 제6전류에 해당하는 제2전압을 발생하는 제2전하 펌핑기;
    상기 제1전압과 상기 제2전압의 차를 증폭하여 상기 제2전압을 발생하는 증폭기; 및
    상기 제2전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  33. 제32항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 제2전압을 수신하여 제3전압을 발생하는 버퍼를 더 구비하고,
    상기 전압 제어 발진기가 상기 제3전압에 응답하여 상기 출력 클럭신호의 주파수를 변화하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  34. 제32항에 있어서, 상기 자기 바이어스 위상 동기 루프는
    상기 증폭기의 출력신호를 필터링하는 필터를 더 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  35. 제32항에 있어서, 상기 펄스폭 감지기는
    상기 업, 다운 신호들의 펄스폭이 소정 값이상이면 활성화된 상기 제1 및 제2신호들을 발생하고,
    상기 업, 다운 신호들의 펄스폭이 소정 값보다 작으면 비활성화된 상기 제1 및 제2신호들을 발생하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  36. 제35항에 있어서, 상기 펄스폭 감지기는
    상기 업 및 다운 신호들을 소정 시간 지연하여 지연된 업 및 다운 신호들을 발생하는 지연기;
    상기 업 및 다운 신호들에 응답하여 풀업하여 풀업신호를 발생하는 풀업 트랜지스터;
    상기 업 및 다운 신호들 및 상기 지연된 업 및 다운 신호들에 응답하여 풀다운하여 풀다운신호를 발생하는 풀다운 트랜지스터; 및
    상기 풀업 및 풀다운 트랜지스터로부터 출력되는 신호를 반전하여 상기 제1 및 제2신호들을 발생하는 인버터를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  37. 제32항에 있어서, 상기 제1전하 펌핑기는
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제1전류를 제1소정 전류만큼 증감하는 제1전하 펌프; 및
    상기 제1 및 제2신호들에 응답하여 전하를 펌핑하여 상기 제2전류를 제2소정 전류만큼 증감하는 제2전하 펌프를 구비하고,
    상기 제1 및 제2전류들의 합에 의해 상기 제3전류가 결정됨에 있어서, 상기 업, 다운 신호들에 응답하여 발생되는 제1소정 전류에 의해 상기 제3전류가 결정되거나, 또는 상기 업, 다운 신호들 및 상기 제1 및 제2신호들에 응답하여 발생되는 상기 제1소정 전류와 상기 제2소정 전류의 합에 의해 상기 제3전류가 결정되는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  38. 제37항에 있어서, 상기 제1소정 전류와 제2소정 전류의 합에 의해 결정되는 상기 제3전류의 값은 상기 제1소정 전류로만 결정되는 상기 제3전류의 값보다 크고, 상기 제1소정 전류와 상기 제2소정 전류의 비는
    1:(n-1)이며,
    상기 n은 2이상의 정수인 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  39. 제37항에 있어서, 상기 제1전하 펌프는
    전원전압에 연결되어 상기 제1소정 전류를 발생하는 제1전류원;
    상기 업 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 증가하는 제1스위치;
    접지전압에 연결되어 상기 제1소정 전류를 발생하는 제2전류원; 및
    상기 다운 신호에 응답하여 상기 제1전류를 상기 제1소정 전류만큼 감소하는 제2스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  40. 제37항에 있어서, 상기 제2전하 펌프는
    전원전압에 연결되어 상기 제2소정 전류를 발생하는 제3전류원;
    상기 제1신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 증가하는 제3스위치;
    접지전압에 연결되어 상기 제2소정 전류를 발생하는 제4전류원; 및
    상기 제2신호에 응답하여 상기 제2전류를 상기 제2소정 전류만큼 감소하는 제4스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  41. 제32항에 있어서, 상기 제2전하 펌핑기는
    상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제4전류를 제3소정 전류만큼 증감하는 제3전하 펌프; 및
    상기 제1 및 제2신호 및 상기 업, 다운 신호들에 응답하여 전하를 펌핑하여 상기 제5전류를 제4소정 전류만큼 증감하는 제4전하 펌프를 구비하고,
    상기 제4 및 제5전류들의 합에 의해 상기 제6전류가 결정됨에 있어서, 상기 업, 다운 신호들에 응답하여 발생되는 상기 제3소정 전류와 상기 제4소정 전류의 합에 의해 상기 제6전류가 결정되거나, 또는 상기 업, 다운 신호들과 상기 제1 및 제2신호들에 응답하여 발생되는 상기 제3소정 전류에 의해 상기 제6전류가 결정되는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  42. 제41항에 있어서, 상기 제3소정 전류와 상기 제4소정 전류의 합에 의해 결정되는 상기 제6전류의 값은 상기 제3소정 전류로만 결정되는 상기 제6전류의 값보다 크고, 상기 제3소정 전류와 상기 제4소정 전류의 비는
    1/n:(n-1)/n이며,
    상기 n은 2이상의 정수인 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  43. 제41항에 있어서, 상기 제3전하 펌프는
    전원전압에 연결되어 상기 제3소정 전류를 발생하는 제5전류원;
    상기 업 신호에 응답하여 상기 제4전류를 상기 제3소정 전류만큼 증가하는 제5스위치;
    접지전압에 연결되어 상기 제3소정 전류를 발생하는 제6전류원; 및
    상기 다운 신호에 응답하여 상기 제4전류를 상기 제3소정 전류만큼 감소하는 제6스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
  44. 제41항에 있어서, 상기 제4전하 펌프는
    전원전압에 연결되어 상기 제4소정 전류를 발생하는 제7전류원;
    상기 제1신호에 응답하여 상기 제5전류를 상기 제4소정 전류만큼 증가하는 제7스위치;
    접지전압에 연결되어 상기 제4소정 전류를 발생하는 제8전류원; 및
    상기 제2신호에 응답하여 상기 제5전류를 상기 제4소정 전류만큼 감소하는 제8스위치를 구비하는 것을 특징으로 하는 자기 바이어스 위상 동기 루프.
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