JP2009303276A - 適応ループ帯域を有する位相同期ループ - Google Patents
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Abstract
【解決手段】本発明の実施形態では、ループの安定度のために第2電荷ポンプを用いない方法として具現されていて、結果的に、本発明の位相同期ループはより小さいチップダイ(chip die)面積を占める。本発明の他の実施形態では、複数の電荷ポンプが用いられて、従来技術に比べてより向上されたロッキング(locking)応答時間を得ることができる。
【選択図】図2
Description
発振器18の出力周波数を決めるために電圧制御発振器18に供給される。
図11で、位相同期ループ61は位相周波数検出器60、第1電荷ポンプ64、演算増幅器72、及び電圧制御発振器74を含む。本発明の第1実施形態の図2と第2実施形態の図5及び第3実施形態の図6でと同じく、位相検出器60は受信された基準クロック信号(RCLK)と帰還される帰還クロック信号(VCLK)の位相差を検出して、このクロック信号間の位相差に対応してアップ制御信号(up)とダウン制御信号(dn)を発生させて第1電荷ポンプ64に供給する。第1電荷ポンプ64は、ループフィルタの第1キャパシタ(Cp)を充・放電するためにアップ制御信号(up)とダウン制御信号(dn)に応答して第1キャパシタ(Cp)に供給される第1電流(I1)を発生させる。第1電荷ポンプ電圧(Vp)、またはキャパシタ(Cp)電圧は、増幅器72(2入力増幅器)のポジティブ入力端子に供給される。また、本発明の第1実施形態、第2実施形態及び第3実施形態と同じく増幅器の負帰還ループは、演算増幅器72の出力と演算増幅器72のネガティブ入力端子との間に形成される。
)はIc/nになる。
図14を参照すると、本発明91が従来技術93よりさらに早い割合でロッキング(locking)になることが分かる。またロッキング(locking)になった以後に本発明91が従来技術93よりさらに早く正常状態に到逹することが分かる。
図15で、メモリシステムは、命令信号(COM)とアドレス信号(BA(バンクアドレス)、ADD)を発生するメモリ制御器100及びメモリモジュール300を含む。メモリモジュール300は、複数のメモリ装置(300−1ないし300−n)を含み、命令信号(COM)とアドレス信号(BA、ADD)を受信し、これに応答してメモリ装置(300−1ないし300−n)に保存したり、またはメモリ装置から抽出するためにデータを送信、または受信する。本発明の実施形態による位相同期ループはチップ外部のソースからデータを受信するためにメモリ装置に提供される。
11,21、41、61:位相同期ループ(PLL)
12、22、44、64:第1電荷ポンプ(CP)
14、46、68:第2電荷ポンプ(CP)
16、24、50、72:演算増幅器
18、26、52、74:電圧制御発振器(VCO)
28:バイアス電圧発生回路
30:第2演算増幅器
42、62:パルス幅フィルタ(PWF)
48:制御信号発生器
66:第3電荷ポンプ(CP)
70:第4電荷ポンプ(CP)
100:メモリ制御器
300:メモリモジュール
300−1ないし300−n:メモリ装置
Claims (15)
- 基準クロック信号と帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差を比較して、前記比較に応答して第1及び第2制御信号を発生する位相検出器と、
前記第1及び第2制御信号を受信し、前記第1及び第2制御信号に応答して第1電荷ポンプ信号を発生する第1電荷ポンプと、
前記第1及び第2制御信号を受信し、前記第1制御信号が第1所定時間よりも長い時間の間に活性化されれば第1補助制御信号を発生し、前記第2制御信号が第2所定時間よりも長い時間の間に活性化されれば第2補助制御信号を発生するパルス幅フィルタと、
前記第1及び第2補助制御信号を受信し、補助電荷ポンプ信号を発生する第2電荷ポンプと、
前記第1電荷ポンプ信号を受信し、制御電圧を発生して、前記第1電荷ポンプ信号と前記補助電荷ポンプ信号との組合を受信する第1入力、前記第1及び第2制御信号をそれぞれ受信する第2及び第3入力、前記制御電圧を受信する第4入力、及び前記第1、第2、第3、及び第4入力に供給される信号に応答して前記制御電圧を発生する出力を備える演算増幅器を備えるループフィルタと、
前記制御電圧を受信し、前記帰還クロック信号を発生する電圧制御発振器と、
を備えることを特徴とする位相同期ループ。 - 前記第1及び第2補助制御信号を受信し、もし前記第1及び第2補助制御信号が活性化されたら第3制御信号を発生する制御信号発生器をさらに備え、前記演算増幅器は前記第3制御信号を受信する第5入力を備えて、前記第3制御信号に応答して前記制御電圧をさらに発生することを特徴とする請求項1に記載の位相同期ループ。
- 前記制御信号発生器は、
前記第1補助制御信号を受信する第1入力、前記第2補助制御信号を受信する第2入力、及び前記第3制御信号を発生する出力を有するORゲートを備えることを特徴とする請求項2に記載の位相同期ループ。 - 前記第1制御信号はアップ制御信号であり、前記第2制御信号はダウン制御信号であることを特徴とする請求項1に記載の位相同期ループ。
- 前記第1制御信号は前記基準クロック信号の上昇エッジに応答して活性化され、前記第2制御信号は前記帰還クロック信号の上昇エッジに応答して活性化されることを特徴とする請求項4に記載の位相同期ループ。
- 前記位相同期ループは第1モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が小さく、前記位相同期ループは第2モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が大きく、前記位相同期ループが前記第1モード動作で動作する際、前記第1電荷ポンプは活性化され前記第2電荷ポンプは非活性化されて、前記位相同期ループが前記第2モード動作で動作する際、前記第1電荷ポンプは活性化され、前記第2電荷ポンプは非活性化されることを特徴とする請求項1に記載の位相同期ループ。
- 基準クロック信号と帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第1及び第2制御信号を発生する位相検出器と、
前記第1及び第2制御信号を受信し、前記第1及び第2制御信号に応答して第1電荷ポンプ信号を発生する第1電荷ポンプと、
前記第1及び第2制御信号を受信し、前記第1制御信号が第1所定時間よりも長い時間の間にアクティブされる際、第1補助制御信号を発生し、前記第2制御信号が第2所定時間よりも長い時間の間にアクティブされる際、第2補助制御信号を発生するパルス幅フィルタと、
前記第1及び第2補助制御信号を受信し、第2電荷ポンプ信号を発生する第2電荷ポンプと、
前記第1及び第2制御信号を受信し、第3電荷ポンプ信号を発生する第3電荷ポンプと、
前記第1及び第2制御信号及び前記第1及び第2補助制御信号を受信し、第4電荷ポンプ信号を発生する第4電荷ポンプと、
前記第1電荷ポンプ信号と前記第2電荷ポンプ信号との組合を受信する第1入力、前記第3電荷ポンプ信号、前記第4電荷ポンプ信号及び制御電圧信号の組合を受信する第2入力、前記第1及び第2入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、
前記制御電圧信号を受信し、前記帰還クロック信号を発生する電圧制御発振器と、
を備えることを特徴とする位相同期ループ。 - 前記位相同期ループは、
第1モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が小さく、前記位相同期ループは第2モード動作で動作する際、前記基準クロック信号と前記帰還クロック信号は相対的に周波数の差が大きく、前記位相同期ループが前記第1モード動作で動作する際、前記第1電荷ポンプ、前記第3電荷ポンプ、及び前記第4電荷ポンプは活性化され、前記第2電荷ポンプは非活性化され、前記位相同期ループが前記第2モード動作で動作する際、前記第1電荷ポンプ、前記第2電荷ポンプ、及び前記第3電荷ポンプは活性化され、前記第4電荷ポンプは非活性化されることを特徴とする請求項7に記載の位相同期ループ。 - 前記第1電荷ポンプは、
第1電圧源と第1ノードとの間に直列で接続された第1電流源及び第1電荷ポンプトランジスタ、前記第1ノードと接地基準電圧との間に直列で接続された第2電荷ポンプトランジスタ及び第2電流源を備え、
前記第1電荷ポンプトランジスタは前記第1制御信号に応答して活性化され、前記第2電荷ポンプトランジスタは前記第2制御信号に応答して活性化され、前記第1電荷ポンプは前記第1ノードに前記第1電荷ポンプ信号を供給することを特徴とする請求項7に記載の位相同期ループ。 - 前記第2電荷ポンプは、
第1電圧源と第2ノードとの間に直列で接続された第3電流源及び第3電荷ポンプトランジスタ、及び前記第2ノードと接地基準電圧との間に直列で接続された第4電荷ポンプトランジスタと第4電流源を備え、
前記第3電荷ポンプトランジスタは前記第1補助制御信号に応答して活性化され、前記第4電荷ポンプトランジスタは前記第2補助制御信号に応答して活性化され、前記第2電荷ポンプは前記第2ノードに前記第2電荷ポンプ信号を供給することを特徴とする請求項7に記載の位相同期ループ。 - 前記第3電荷ポンプは、
第1電圧源と第3ノードとの間に直列接続された第5電流源及び第5電荷ポンプトランジスタ、
前記第3ノードと接地基準電圧との間に直列接続された第6電流源及び第6電荷ポンプトランジスタを備え、前記第5電荷ポンプトランジスタは前記第1制御信号に応答して活性化され、前記第6電荷ポンプトランジスタは前記第2制御信号に応答して活性化され、前記第3電荷ポンプは前記第3ノードに前記第3電荷ポンプ信号を供給することを特徴とする請求項7に記載の位相同期ループ。 - 前記第4電荷ポンプは、
第1電圧源と第4ノードとの間に直列接続された第7電流源及び第7及び第8電荷ポンプトランジスタ、前記第4ノードと接地基準電圧との間に直列接続された第9及び第10電荷ポンプトランジスタ及び第8電流源を備え、前記第7電荷ポンプトランジスタは前記第1制御信号に応答して活性化され、前記第8電荷ポンプトランジスタは前記第1補助制御信号に応答して活性化され、前記第9電荷ポンプトランジスタは前記第2補助制御信号に応答して活性化され、前記第10電荷ポンプトランジスタは前記第2制御信号に応答して活性化され、前記第4電荷ポンプは前記第4ノードに前記第2電荷ポンプ信号を供給することを特徴とする請求項7に記載の位相同期ループ。 - それぞれがデータ保存要素を備える複数のアドレス可能なメモリセルと、
外部ソースからアドレスを受信して前記アドレス可能な少なくとも一つのメモリセルにアクセスするためのロー信号及びコラム信号を発生するデコーダと、
基準クロック信号と帰還クロック信号を受信して前記基準クロック信号と前記帰還クロック信号の位相差を比較して、前記比較に応答して第1及び第2制御信号を発生する位相検出器と、
前記第1及び第2制御信号を受信して第1電荷ポンプ信号を発生する第1電荷ポンプと、
前記第1及び第2制御信号を受信して、前記第1制御信号が第1所定時間よりも長い時間の間に活性化される際、第1補助制御信号を発生し、前記第2制御信号が第2所定時間よりも長い時間の間に活性化される際、第2補助制御信号を発生するパルス幅フィルタと、
前記第1及び第2補助制御信号を受信して第2電荷ポンプ信号を発生する第2電荷ポンプと、
前記第1及び第2制御信号を受信して第3電荷ポンプ信号を発生する第3電荷ポンプと、
前記第1及び第2制御信号及び前記第1及び第2補助制御信号を受信して、第4電荷ポンプ信号を発生する第4電荷ポンプと、
前記第1電荷ポンプ信号と前記第2電荷ポンプ信号の組合を受信する第1入力、前記第3電荷ポンプ信号、前記第4電荷ポンプ信号及び制御電圧信号の組合を受信する第2入力、前記第1及び第2入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、
前記制御電圧信号を受信して、前記帰還クロック信号を発生する電圧制御発振器を備える位相同期ループと、
を備えることを特徴とするメモリ装置。 - 命令及びアドレス信号を発生するメモリ制御器と、
複数のメモリ装置を備えて、前記命令及びアドレス信号を受信して、前記メモリ装置にデータを保存し、または、前記メモリ装置からデータを読出すメモリモジュールとを備えて、
各メモリ装置は、
それぞれがデータ保存要素を備える複数のアドレス可能なメモリセルと、
前記アドレスを受信して前記アドレス可能なメモリセルの少なくとも一つをアクセスするためにロー信号及びコラム信号を発生するデコーダと、
基準クロック信号と帰還クロック信号を受信して、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第1及び第2制御信号を発生する位相検出器と、
前記第1及び第2制御信号を受信して、前記第1及び第2制御信号に応答して第1電荷ポンプ信号を発生する第1電荷ポンプと、
前記第1及び第2制御信号を受信して、前記第1制御信号が第1所定時間よりも長い時間の間にアクティブされる際、第1補助制御信号を発生し、前記第2制御信号が第2所定時間よりも長い時間の間にアクティブされる際、第2補助制御信号を発生するパルス幅フィルタと、
前記第1及び第2補助制御信号を受信して、第2電荷ポンプ信号を発生する第2電荷ポンプと、
前記第1及び第2制御信号を受信して第3電荷ポンプ信号を発生する第3電荷ポンプと、
前記第1及び第2制御信号及び前記第1及び第2補助制御信号を受信して、第4電荷ポンプ信号を発生する第4電荷ポンプと、
前記第1電荷ポンプ信号と前記第2電荷ポンプ信号の組合を受信する第1入力、前記第3電荷ポンプ信号、前記第4電荷ポンプ信号及び制御電圧信号の組合を受信する第2入力、前記第1及び第2入力に供給される信号に応答して前記制御電圧信号を発生する出力を有する演算増幅器を備えるループフィルタと、
前記制御電圧信号を受信して、前記帰還クロック信号を発生する電圧制御発振器を備える位相同期ループと、
を備えることを特徴とするメモリシステム。 - 基準クロック信号と帰還クロック信号を位相検出器で受信して、前記基準クロック信号と前記帰還クロック信号との間の位相を比較して、前記比較に応答して第1及び第2制御信号を前記位相検出器から発生する段階と、
前記第1及び第2制御信号を第1電荷ポンプで受信して、前記第1及び第2制御信号に応答して第1電荷ポンプ信号を発生する段階と、
前記第1及び第2制御信号をパルス幅フィルタで受信して、前記第1制御信号が第1所定時間よりも長い時間の間にアクティブされる際、第1補助制御信号を前記パルス幅フィルタから発生し、前記第2制御信号が第2所定時間よりも長い時間の間にアクティブされる際、第2補助制御信号を前記パルス幅フィルタから発生する段階と、
前記第1及び第2補助制御信号を第2電荷ポンプで受信して、第2電荷ポンプ信号を発生する段階と、
前記第1及び第2制御信号を第3電荷ポンプで受信して第3電荷ポンプ信号を発生する段階と、
前記第1及び第2制御信号及び前記第1及び第2補助制御信号を第4電荷ポンプで受信して、第4電荷ポンプ信号を発生する段階と、
前記第1電荷ポンプ信号と前記第2電荷ポンプ信号との組合をループフィルタの第1入力で受信して、前記第3電荷ポンプ信号、前記第4電荷ポンプ信号及び制御電圧信号の組合を受信する前記ループフィルタの第2入力で受信して、前記第1及び第2入力に供給される信号に応答して前記制御電圧信号を前記ループフィルタから発生する段階と、
前記制御電圧信号を電圧制御発振器で受信して、前記帰還クロック信号を発生する段階と、
を備えることを特徴とする位相ロッキング方法。
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