KR20020001124A - 안정적인 클럭 신호를 발생하기 위한 위상 고정 루프 - Google Patents

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Abstract

본 발명은 클럭이 락된 이후에 잡음 등으로 인한 기준 클럭 신호의 변화에 관계없이 안정적으로 클럭 신호를 발생할 수 있는 위상 고정 루프를 제공하기 위한 것으로, 이를 위해 본 발명은 외부로부터 인가되는 기준 클럭 신호와 피드백 입력되는 출력 클럭 신호의 위상 및 주파수 차이를 검출하는 위상·주파수 디텍팅 수단; 상기 위상·주파수 디텍팅 수단으로부터 출력되는 제1 및 제2 오차 신호와 바이어스 전압에 응답하여 충방전 동작을 수행하는 차지 펌핑 수단; 상기 차지 펌핑 수단으로부터 출력되는 신호의 고주파 성분을 제거하는 필터링 수단; 상기 위상·주파수 디텍팅 수단으로부터의 제1 및 제2 오차 신호에 응답하여 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 및 주파수가 락이 되었는 지를 디텍팅하는 락 디텍팅 수단; 상기 필터링 수단으로부터 출력되는 신호의 전압 레벨을 디텍팅하는 전압레벨 디텍팅 수단; 상기 전압레벨 디텍팅 수단에 연결되어 디텍팅된 상기 필터링 수단의 출력 전압 레벨을 저장하는 저장 수단; 인가되는 입력 전압에 비례하는 주파수의 상기 출력 클럭 신호를 생성하는 전압제어발진수단; 및 상기 락 디텍팅 수단으로부터 출력되는 락 디텍팅 신호에 응답하여 락 이전에는 상기 필터링 수단의 출력 전압을 상기 전압제어발진수단의 입력 전압으로 스위칭하고, 락이 된 이후에는 상기 저장 수단에 저장된 전압 레벨을 상기 전압제어발진수단의 입력 전압으로 스위칭하는 스위칭 수단을 포함한다.

Description

안정적인 클럭 신호를 발생하기 위한 위상 고정 루프{Phase Locked Loop for generating stable clock signal}
본 발명은 위상 고정 루프(PLL, Phase Locked Loop)에 관한 것으로서, 특히 클럭이 락된(locked) 이후에 잡음 등으로 인한 기준 클럭 신호의 변화에 관계없이안정적으로 클럭 신호를 발생할 수 있는 위상 고정 루프에 관한 것이다.
잘 알려진 바와 같이, 위상 고정 루프(이하, PLL이라 함)는 외부로부터의 기준 클럭 신호에 응답하여 임의의 주파수를 갖는 클럭 신호를 발생시키는 궤환형 회로로서, 위상·주파수 디텍터, 차지 펌프, 저역 필터 및 전압제어발진기(Voltage controlled Oscillator)로 구성된다.
도 1은 일반적인 PLL에 대한 블록도이다.
도 1을 참조하면, 종래의 PLL은 외부로부터의 기준 클럭 신호(Ref_Clock)와 피드백되는 출력 클럭 신호(Fout)의 위상 및 주파수 차이를 검출하기 위한 위상·주파수 디텍터(100)와, 위상·주파수 디텍터(100)로부터의 오차 신호를 입력받아 저역 필터부(120)를 충방전하는 차지 펌프부(110)와, 차지 펌프부(110)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 저역 필터부(120)와, 저역 필터부(120)의 출력 전압에 비례하는 주파수의 출력 클럭 신호(Fout)를 생성시키기 위한 전압제어발진기(130)로 이루어진다.
이러한 종래의 PLL은 전압제어발진기(130)의 입력 전압, 즉 저역 필터부(120)의 출력 전압에 따라 전압제어발진기(130)에서 출력 클럭 신호(Fout)의 주파수를 결정하게 된다. 이를 위해, 위상·주파수 디텍터(100)와 차지 펌프부(110)는 기준 클럭 신호(Ref_Clock)와 피드백되는 출력 클럭 신호(Fout)의 위상과 주파수를 비교하여 비교 결과에 따라 전압제어발진기(130)의 입력 전압을 조절한 후 출력 클럭 신호의 주파수가 락되면 전압제어발진기(130)의 입력 전압을 일정하게 유지한다.
그러나, 칩 외부의 보드 상에서 발생하는 잡음 등으로 인해 기준 클럭 신호(Ref_Clock)의 위상 및 주파수가 흔들려 변화가 생기게 되면, 락이 풀려 변화된 기준 클럭 신호(Ref_Clock)에 대해 다시 락이 될 때까지 수 사이클 동안에 출력 클럭 신호(Fout)의 위상 및 주파수가 흔들리게 된다.
결국, 종래의 PLL은 락이 된 이후 잡음 등으로 인한 기준 클럭 신호의 흔들림에 따라 변화되는 출력 클럭 신호를 출력함으로써 잘못된 출력 클럭 신호에 의해 칩의 오동작을 유발할 수 있으며, 변화된 기준 클럭 신호에 다시 락이 된 출력 클럭 신호를 발생하기 위해서는 수 사이클의 시간이 필요하게 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 클럭이 락된 이후에 잡음 등으로 인한 기준 클럭 신호의 변화에 관계없이 안정적으로 클럭 신호를 발생할 수 있는 위상 고정 루프를 제공하는데 그 목적이 있다.
도 1은 일반적인 PLL에 대한 블록도.
도 2는 본 발명의 일실시예에 따른 PLL의 블록도.
* 도면의 주요 부분에 대한 설명
200 : 위상·주파수 디텍터 210 : 차지 펌프부
220 : 저역 필터부 230 : 전압제어발진기
240 : 락 디텍터 250 : 전압레벨 디텍터
260 : 레지스터
상기 목적을 달성하기 위한 본 발명은, 외부로부터 인가되는 기준 클럭 신호와 피드백으로 입력되는 출력 클럭 신호의 위상 및 주파수 차이를 검출하는 위상·주파수 디텍팅 수단; 상기 위상·주파수 디텍팅 수단으로부터 출력되는 제1 및 제2 오차 신호와 바이어스 전압에 응답하여 충방전 동작을 수행하는 차지 펌핑 수단; 상기 차지 펌핑 수단으로부터 출력되는 신호의 고주파 성분을 제거하는 필터링 수단; 상기 위상·주파수 디텍팅 수단으로부터의 제1 및 제2 오차 신호에 응답하여 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 및 주파수가 락이 되었는 지를 디텍팅하는 락 디텍팅 수단; 상기 필터링 수단으로부터 출력되는 신호의 전압 레벨을 디텍팅하는 전압레벨 디텍팅 수단; 상기 전압레벨 디텍팅 수단에 연결되어 디텍팅된 상기 필터링 수단의 출력 전압 레벨을 저장하는 저장 수단; 인가되는 입력 전압에 비례하는 주파수의 상기 출력 클럭 신호를 생성하는 전압제어발진수단; 및 상기 락 디텍팅 수단으로부터 출력되는 락 디텍팅 신호에 응답하여 락 이전에는 상기 필터링 수단의 출력 전압을 상기 전압제어발진수단의 입력 전압으로 스위칭하고, 락이 된 이후에는 상기 저장 수단에 저장된 전압 레벨을 상기 전압제어발진수단의 입력 전압으로 스위칭하는 스위칭 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 PLL의 블록도이다.
도 2를 참조하면, 본 발명의 PLL은 종래와 동일하게 위상·주파수 디텍터(200), 차지 펌프부(210), 저역 필터부(220), 전압제어발진기(130)를 구비하되, 위상·주파수 디텍터(200)로부터의 오차 신호(Up, Down)에 응답하여 기준 클럭 신호(Ref_Clock)와 출력 클럭 신호(Fout)의 위상 및 주파수가 락이 되었는 지를 디텍팅하는 락 디텍터(240), 저역 필터부(220)로부터 출력되는 전압의 레벨을 디텍팅하는 전압레벨 디텍터(250), 전압레벨 디텍터(250)에 연결되어 디텍팅된 저역 필터부(220)의 출력 전압 레벨을 저장하는 레지스터(260) 및 락 디텍터(240)로부터 출력되는 락 디텍팅 신호(lockedb)에 응답하여 락 이전에는 저역 필터부(220)의 출력 전압을 전압제어발진기(230)의 입력 전압으로 스위칭하고, 락이 되면 레지스터(260)에 저장된 전압 레벨을 전압제어발진기(230)의 입력 전압으로 스위칭하는 스위칭부(270)를 더 구비한다. 여기서, 위상·주파수 디텍터(200)로부터의 오차 신호(Up, Down)는 하이(high) 엑티브(active) 신호로서, 락이 되는 순간 로우(low)로 떨어지며, 락 디텍터(240)는 논리합 게이트로 구성된다.
상기와 같이 구성되는 본 발명의 PLL 동작을 살펴보면, 다음과 같다.
먼저, 위상·주파수 디텍터(200)에서 기준 클럭 신호(Ref_Clock)와 출력 클럭 신호(Fout)의 위상 및 주파수를 비교하여 오차 신호(Up, Down)와 차지 펌프부(210)의 바이어스 전압을 결정하는 출력 전압(bias)을 출력한다. 이때, 위상·주파수 디텍터(200)는 락이 되기 전까지 서로 상반된 레벨의 오차 신호(Up, Down)를 출력한다. 이후, 출력된 오차 신호(Up, Down)와 출력 전압(bias)에 따라서 차지 펌프부(210)가 충, 방전 동작을 수행하고, 저역 필터부(220)에서 차지 펌프부(210)로부터 출력되는 신호의 고주파 성분을 제거한다.
한편, 락 디텍터(240)는 위상·주파수 디텍터(200)로부터 출력되는 서로 상반된 레벨의 오차 신호(Up, Down)에 응답하여 락이 되지 않았음을 나타내는 하이 레벨의 락 디텍팅 신호(lockedb)를 출력하고, 전압레벨 디텍터(250)는 저역 필터부(220)의 출력에 대한 전압 레벨을 디텍팅하여, 그 전압 레벨값을 레지스터(160)에 저장한다.
그리고, 스위칭부(270)는 하이 레벨의 락 디텍팅 신호(lockedb)에 따라 저역 필터부(220)의 출력 전압을 전압제어발진기(230)의 입력 전압을 스위칭하고, 전압제어발진기(230)는 저역 필터부(220)의 출력 전압에 비례하는 주파수의 출력 클럭 신호(Fout)를 생성한다.
이후, 상기한 바와 같은 반복적인 동작을 통해 기준 클럭 신호(Ref_Clock)와 출력 클럭 신호(Fout)가 락이 되면, 위상·주파수 디텍터(200)에서 로우 레벨의 오차 신호(Up, Down)를 출력하고, 락 디텍터(240)는 락이 되었음을 나타내는 로우 레벨의 락 디텍팅 신호(lockedb)를 출력하게 된다. 출력된 로우 레벨의 락 디텍팅 신호(lockedb)에 따라 스위칭부(270)는 레지스터(260)에 저장되어 있던 락 상태에서의 저역 필터부(220)의 출력 전압 레벨을 전압제어발진기(230)의 입력 전압으로 스위칭하고, 전압제어발진기(230)는 레지스터(260)에 저장된 전압 레벨에 비례하는 일정한 주파수의 출력 클럭 신호(Fout)를 생성하게 된다.
따라서, 락이 된 이후에는 저역 필터부(220)의 출력 전압이 전압제어발진기(230)의 입력 전압으로 인가되지 않고, 레지스터(260)에 저장되어 있는 락 상태에서의 저역 필터부(220)의 출력 전압 레벨이 항상 전압제어발진기(230)의 입력 전압으로 인가됨으로써 락이 된 이후 잡음 등으로 인해 기준 클럭 신호(Ref_Clock)가 흔들려 저역 필터부(220)의 출력 전압이 변할 때에도 레지스터(260)에 저장된 전압 레벨이 전압제어발진기(230)의 입력 전압으로 인가되어 락된 상태의 출력 클럭 신호(Fout)를 안정적으로 발생할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 저역 필터부의 출력 전압 레벨을 저장하여 락된 이후에는 락되었을 때 저장된 저역 필터부의 출력 전압 레벨을 전압제어발진기의 입력 전압으로 사용함으로써 잡음 등으로 인해 기준 클럭 신호가 흔들릴 때에도 락된 상태의 안정적인 출력 클럭 신호를 생성할 수 있다.

Claims (3)

  1. 외부로부터 인가되는 기준 클럭 신호와 피드백으로 입력되는 출력 클럭 신호의 위상 및 주파수 차이를 검출하는 위상·주파수 디텍팅 수단;
    상기 위상·주파수 디텍팅 수단으로부터 출력되는 제1 및 제2 오차 신호와 바이어스 전압에 응답하여 충방전 동작을 수행하는 차지 펌핑 수단;
    상기 차지 펌핑 수단으로부터 출력되는 신호의 고주파 성분을 제거하는 필터링 수단;
    상기 위상·주파수 디텍팅 수단으로부터의 제1 및 제2 오차 신호에 응답하여 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 및 주파수가 락이 되었는 지를 디텍팅하는 락 디텍팅 수단;
    상기 필터링 수단으로부터 출력되는 신호의 전압 레벨을 디텍팅하는 전압레벨 디텍팅 수단;
    상기 전압레벨 디텍팅 수단에 연결되어 디텍팅된 상기 필터링 수단의 출력 전압 레벨을 저장하는 저장 수단;
    인가되는 입력 전압에 비례하는 주파수의 상기 출력 클럭 신호를 생성하는 전압제어발진수단; 및
    상기 락 디텍팅 수단으로부터 출력되는 락 디텍팅 신호에 응답하여 락 이전에는 상기 필터링 수단의 출력 전압을 상기 전압제어발진수단의 입력 전압으로 스위칭하고, 락이 된 이후에는 상기 저장 수단에 저장된 전압 레벨을 상기 전압제어발진수단의 입력 전압으로 스위칭하는 스위칭 수단
    을 포함하여 이루어지는 위상 고정 루프.
  2. 제 1 항에 있어서, 상기 제1 및 제2 오차 신호는,
    하이 엑티브 신호이고, 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 및 주파수가 서로 일치할 때 로우로 천이되는 신호인 것을 특징으로 하는 위상 고정 루프.
  3. 제 2 항에 있어서, 상기 락 디텍팅 수단은,
    상기 제1 및 제2 오차 신호를 입력받아 논리합하는 논리합 수단
    을 포함하는 것을 특징으로 하는 위상 고정 루프.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100948248B1 (ko) * 2008-01-11 2010-03-19 (주) 에이앤티에스 클럭 동기검출 장치 및 이를 이용한 동기화 방법

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