JP3068587B1 - Ｐｌｌ回路 - Google Patents
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Abstract
【要約】
【課題】 動作中に電流制御型発振回路の発振が停止す
るという不具合を解消したＰＬＬ回路を提供する。 【解決手段】 電圧−電流変換回路４は、Ｐｃｈ型ＭＯ
ＳトランジスタＭＰ８，ＭＰ９から構成される差動アン
プ形式に構成したものであり、Ｐｃｈ型ＭＯＳトランジ
スタＭＰ８，ＭＰ９から構成される差動アンプは、定電
流回路Ｉ３を介して電源電圧に接続されている。電流制
御型発振回路５に供給する電流の最大値は、定電流回路
Ｉ３の値で決定されるため、定電流回路Ｉ３の電流値を
設定しておけば、発振が停止することはない。
るという不具合を解消したＰＬＬ回路を提供する。 【解決手段】 電圧−電流変換回路４は、Ｐｃｈ型ＭＯ
ＳトランジスタＭＰ８，ＭＰ９から構成される差動アン
プ形式に構成したものであり、Ｐｃｈ型ＭＯＳトランジ
スタＭＰ８，ＭＰ９から構成される差動アンプは、定電
流回路Ｉ３を介して電源電圧に接続されている。電流制
御型発振回路５に供給する電流の最大値は、定電流回路
Ｉ３の値で決定されるため、定電流回路Ｉ３の電流値を
設定しておけば、発振が停止することはない。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関す
るものである。
るものである。
【０００２】
【従来の技術】図２は、従来例に係るＰＬＬ回路を示す
構成図である。図２において、１は位相比較器、２はチ
ャージポンプ回路、３はフィルター、４は電圧−電流変
換回路、５は電流制御型発振回路、６はバッファ、７は
分周回路、８は基準信号入力端子、９は帰還信号入力端
子、１０はＰＬＬ回路の出力端子、１１は制御電圧発生
端子、１２，１３は位相誤差検出出力、１２はＵＰＢ
（アップバー）、１３はＤＯＷＮ（ダウン）である。５
ａ〜５ｄは電流制御型発振回路５のセルを示すものであ
り、セルは、トランジスタＭＰ４，ＭＰ５，ＭＰ６，Ｍ
Ｎ４，ＭＮ５と、容量Ｃ３，Ｃ４とからなり、各セル
は、同一回路構成になっている。
構成図である。図２において、１は位相比較器、２はチ
ャージポンプ回路、３はフィルター、４は電圧−電流変
換回路、５は電流制御型発振回路、６はバッファ、７は
分周回路、８は基準信号入力端子、９は帰還信号入力端
子、１０はＰＬＬ回路の出力端子、１１は制御電圧発生
端子、１２，１３は位相誤差検出出力、１２はＵＰＢ
（アップバー）、１３はＤＯＷＮ（ダウン）である。５
ａ〜５ｄは電流制御型発振回路５のセルを示すものであ
り、セルは、トランジスタＭＰ４，ＭＰ５，ＭＰ６，Ｍ
Ｎ４，ＭＮ５と、容量Ｃ３，Ｃ４とからなり、各セル
は、同一回路構成になっている。
【０００３】また、Ｉ１〜Ｉ２は定電流回路、ＭＰ１〜
ＭＰ６はＰｃｈ型ＭＯＳトランジスタ、ＭＮ１〜ＭＮ５
はＮｃｈ型ＭＯＳトランジスタ、Ｃ１〜Ｃ４は容量、Ｒ
１〜Ｒ２は抵抗である。
ＭＰ６はＰｃｈ型ＭＯＳトランジスタ、ＭＮ１〜ＭＮ５
はＮｃｈ型ＭＯＳトランジスタ、Ｃ１〜Ｃ４は容量、Ｒ
１〜Ｒ２は抵抗である。
【０００４】電流制御型発振回路５ａ〜５ｄはカスケー
ド接続され、最終段の電流制御型発振回路５ｄから初段
の電流制御型発振回路５ａには、正帰還がかけられてい
る。
ド接続され、最終段の電流制御型発振回路５ｄから初段
の電流制御型発振回路５ａには、正帰還がかけられてい
る。
【０００５】発振出力端子１０から出力された信号は、
分周回路７により１／Ｎの周波数に分周され、位相比較
器１の帰還入力端子９に帰還され、基準信号入力端子８
への基準信号と帰還入力端子９への帰還信号との位相差
に比例した時間の期間、チャージポンプ回路２の出力端
子１１に電流が出され、フィルター３を充放電すること
により、一定の周波数に落ち着く。
分周回路７により１／Ｎの周波数に分周され、位相比較
器１の帰還入力端子９に帰還され、基準信号入力端子８
への基準信号と帰還入力端子９への帰還信号との位相差
に比例した時間の期間、チャージポンプ回路２の出力端
子１１に電流が出され、フィルター３を充放電すること
により、一定の周波数に落ち着く。
【０００６】このときの出力端子１１の電圧値をＶＣ、
トランジスタＭＮ２のゲート・ソース間電圧をＶＧＳｎ
２、抵抗Ｒ２の抵抗値をＲ２とすると、電流制御型発振
回路５ａに入力される電流値Ｉｏｓｃ１は、 Ｉｏｓｃ１＝（ＶＣ−ＶＧＳｎ２）／Ｒ２ （１） であらわされる。
トランジスタＭＮ２のゲート・ソース間電圧をＶＧＳｎ
２、抵抗Ｒ２の抵抗値をＲ２とすると、電流制御型発振
回路５ａに入力される電流値Ｉｏｓｃ１は、 Ｉｏｓｃ１＝（ＶＣ−ＶＧＳｎ２）／Ｒ２ （１） であらわされる。
【０００７】このときの、発振器セルとしての電流制御
型発振回路発振器５ａの伝達特性Ｈａ(ｓ)は、容量Ｃ
３，Ｃ４の値をＣＬと置くと、 Ｈａ(ｓ)＝ｇｍ×Ｚｏｕｔ／（１＋ｓＣＬ×Ｚｏｕｔ） （２） であらわされる。
型発振回路発振器５ａの伝達特性Ｈａ(ｓ)は、容量Ｃ
３，Ｃ４の値をＣＬと置くと、 Ｈａ(ｓ)＝ｇｍ×Ｚｏｕｔ／（１＋ｓＣＬ×Ｚｏｕｔ） （２） であらわされる。
【０００８】ここで、ｇｍは、Ｐｃｈ型ＭＯＳトランジ
スタＭＰ５、ＭＰ６で構成する差動アンプのコンダクタ
ンス、Ｚｏｕｔは出力インピーダンスである。
スタＭＰ５、ＭＰ６で構成する差動アンプのコンダクタ
ンス、Ｚｏｕｔは出力インピーダンスである。
【０００９】ｇｍは、Ｐｃｈ型ＭＯＳトランジスタＭＰ
５，ＭＰ６のディメンジョンを（Ｗ／Ｌ）とおくと ｇｍ＝√（（Ｗ／Ｌ）βｐ×Ｉｏｓｃ１） （３） βｐは、プロセスで固有の値である。
５，ＭＰ６のディメンジョンを（Ｗ／Ｌ）とおくと ｇｍ＝√（（Ｗ／Ｌ）βｐ×Ｉｏｓｃ１） （３） βｐは、プロセスで固有の値である。
【００１０】また、Ｚｏｕｔは、 Ｚｏｕｔ＝１／（（λｐ＋λｎ）×Ｉｏｓｃ１） （４） となる。λｐ、λｎもプロセス固有の値をとる。
【００１１】伝達関数Ｈａ(ｓ)から求まるオープンゲイ
ンをＧａ、遮断周波数をｆｃとする と、Ｇａ＝√（（Ｗ／Ｌ）βｐ／Ｉｏｓｃ１）／（λｐ＋λｎ） （５） ｆｃ＝（λｐ＋λｎ）Ｉｏｓｃ１／２πＣＬ （６） となる。
ンをＧａ、遮断周波数をｆｃとする と、Ｇａ＝√（（Ｗ／Ｌ）βｐ／Ｉｏｓｃ１）／（λｐ＋λｎ） （５） ｆｃ＝（λｐ＋λｎ）Ｉｏｓｃ１／２πＣＬ （６） となる。
【００１２】このように、発振器セルとしての電流制御
型発振回路発振器５ａのオープンゲインは、電流値Ｉｏ
ｓｃ１のルートに反比例し、遮断周波数は、電流値Ｉｏ
ｓｃ１に比例する関係にある。
型発振回路発振器５ａのオープンゲインは、電流値Ｉｏ
ｓｃ１のルートに反比例し、遮断周波数は、電流値Ｉｏ
ｓｃ１に比例する関係にある。
【００１３】図２のように、発振器セルとしての電流制
御型発振回路発振器５ａ，５ｂ，５ｃ，５ｄを４段カス
ケード接続した場合は、電流制御型発振回路発振器の１
段あたりの位相回りが４５度すなわち、電流制御型発振
回路発振器の４段合計の位相回りが１８０度の場合が発
振条件となるから、電流制御型発振回路発振器５の発振
周波数ｆｏｓｃは（図４参照）、 ｆｏｓｃ＝（λｐ＋λｎ）×（ＶＣ−ＶＧＳｎ２）／（２πＣＬ×Ｒ２） （７ ） となる。
御型発振回路発振器５ａ，５ｂ，５ｃ，５ｄを４段カス
ケード接続した場合は、電流制御型発振回路発振器の１
段あたりの位相回りが４５度すなわち、電流制御型発振
回路発振器の４段合計の位相回りが１８０度の場合が発
振条件となるから、電流制御型発振回路発振器５の発振
周波数ｆｏｓｃは（図４参照）、 ｆｏｓｃ＝（λｐ＋λｎ）×（ＶＣ−ＶＧＳｎ２）／（２πＣＬ×Ｒ２） （７ ） となる。
【００１４】この場合の電流制御型発振回路発振器５の
利得が１以上でないと発振を持続できないため、 Ｇａ＞１．４ （８） すなわち、Ｉｏｓｃ１＜（Ｗ／Ｌ）βｐ／（（λｐ＋λｎ）＾２×１．９６） （９） が発振が持続できる条件で、出力端子１１の電圧値ＶＣ
が上昇し、（９）式を満たさなくなると、発振が停止す
る。
利得が１以上でないと発振を持続できないため、 Ｇａ＞１．４ （８） すなわち、Ｉｏｓｃ１＜（Ｗ／Ｌ）βｐ／（（λｐ＋λｎ）＾２×１．９６） （９） が発振が持続できる条件で、出力端子１１の電圧値ＶＣ
が上昇し、（９）式を満たさなくなると、発振が停止す
る。
【００１５】
【発明が解決しようとする課題】以上ように図２に示す
従来例に係るＰＬＬ回路では、出力端子１１の電圧値Ｖ
Ｃが上昇することにより発振が停止すると、更に出力端
子１１の電圧値ＶＣを上昇させるように制御されるた
め、出力端子１１の電圧値ＶＣは、電源電圧で決定する
限界値まで上昇し、停止したままとなる、いわゆるデッ
ドロック状態となり、外部より強制的に出力端子１１の
電圧値ＶＣを下げない限り、再び発振を開始しないとい
う問題がある。
従来例に係るＰＬＬ回路では、出力端子１１の電圧値Ｖ
Ｃが上昇することにより発振が停止すると、更に出力端
子１１の電圧値ＶＣを上昇させるように制御されるた
め、出力端子１１の電圧値ＶＣは、電源電圧で決定する
限界値まで上昇し、停止したままとなる、いわゆるデッ
ドロック状態となり、外部より強制的に出力端子１１の
電圧値ＶＣを下げない限り、再び発振を開始しないとい
う問題がある。
【００１６】また、図２に示す従来例に係るＰＬＬ回路
は、使用する周波数により出力端子１１の電圧値ＶＣが
大きく変動するため、基準信号の周波数により、基準信
号端子８と帰還信号入力端子９に入力する信号間の位相
誤差が大きく変動し、位相調整用ＰＬＬ回路として使用
する際に問題となっている。
は、使用する周波数により出力端子１１の電圧値ＶＣが
大きく変動するため、基準信号の周波数により、基準信
号端子８と帰還信号入力端子９に入力する信号間の位相
誤差が大きく変動し、位相調整用ＰＬＬ回路として使用
する際に問題となっている。
【００１７】次に、位相誤差が発生する原因を説明す
る。
る。
【００１８】図３は、図２より位相比較器およびチャー
ジポンプ回路を抜き出し、Ｆｒ、Ｆｂ、ＵＰＢ、ＶＣの
各点の動作波形と、チャージ電流Ｉｃｈａの波形を示し
ている。
ジポンプ回路を抜き出し、Ｆｒ、Ｆｂ、ＵＰＢ、ＶＣの
各点の動作波形と、チャージ電流Ｉｃｈａの波形を示し
ている。
【００１９】図３に示すように、Ｆｒに対しＦｂが遅れ
ると、位相誤差がＵＰＢに出力され、制御電圧端子１１
（ＶＣ）にチャージ電流Ｉｃｈａが出力される。
ると、位相誤差がＵＰＢに出力され、制御電圧端子１１
（ＶＣ）にチャージ電流Ｉｃｈａが出力される。
【００２０】チャージ電流Ｉｃｈａは、トランジスタＭ
Ｐ１のゲート容量の充放電により、ＯＮ／ＯＦＦ時に位
相誤差とは無関係な電流を出力する。この充放電電流
が、定電流回路Ｉ１の電流値に比べて無視できないと、
位相誤差が発生する原因となる。
Ｐ１のゲート容量の充放電により、ＯＮ／ＯＦＦ時に位
相誤差とは無関係な電流を出力する。この充放電電流
が、定電流回路Ｉ１の電流値に比べて無視できないと、
位相誤差が発生する原因となる。
【００２１】この充放電電流は、制御電圧ＶＣと電源電
圧により決定されるため、使用周波数を変更したり、電
源電圧が変動すると、位相誤差が大きく変動してしま
う。
圧により決定されるため、使用周波数を変更したり、電
源電圧が変動すると、位相誤差が大きく変動してしま
う。
【００２２】本発明の目的は、動作中に電流制御型発振
回路の発振が停止するという不具合を解消したＰＬＬ回
路を提供することにある。
回路の発振が停止するという不具合を解消したＰＬＬ回
路を提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＰＬＬ回路は、位相比較器と、チャー
ジポンプ回路と、フィルターと、電圧−電流変換回路
と、電流制御型発振回路と、バッファと、分周回路とか
ら構成され、前記電流制御型発振回路の発振出力端子か
ら出力された信号を前記分周回路により分周し、その分
周された周波数信号を前記位相比較器の帰還入力端子に
帰還し、基準信号と前記帰還入力端子への帰還信号との
位相差に比例した時間の期間中に前記チャージポンプ回
路の出力端子に電流が出力されて前記フィルターを充放
電することにより一定の周波数に落ち着く機能をもつＰ
ＬＬ回路であって、前記電圧−電流変換回路は、第１及
び第２のＰｃｈ型ＭＯＳトランジスタからなる差動アン
プ形式に構成したものであり、前記Ｐｃｈ型ＭＯＳトラ
ンジスタからなる差動アンプは、定電流回路を介して電
源電圧に接続され、前記第１のＰｃｈ型ＭＯＳトランジ
スタは、前記基準信号に対し前記帰還信号が遅れた場合
に前記チャージポンプ回路から前記フィルターに出力さ
れるチャージ電流を入力とするものであり、前記第２の
Ｐｃｈ型ＭＯＳトランジスタの基準電圧は、前記電源電
圧を分圧することにより決定されるものであり、前記電
流制御型発振回路は、前記第２のＰｃｈ型ＭＯＳトタン
ジスタに流れる電流が供給されるものであり、さらに前
記電圧−電流変換回路は、前記電流制御型発振回路に供
給する電流を前記定電流回路の値で決定して、前記電流
制御型発振回路の発振を調整するものである。
め、本発明に係るＰＬＬ回路は、位相比較器と、チャー
ジポンプ回路と、フィルターと、電圧−電流変換回路
と、電流制御型発振回路と、バッファと、分周回路とか
ら構成され、前記電流制御型発振回路の発振出力端子か
ら出力された信号を前記分周回路により分周し、その分
周された周波数信号を前記位相比較器の帰還入力端子に
帰還し、基準信号と前記帰還入力端子への帰還信号との
位相差に比例した時間の期間中に前記チャージポンプ回
路の出力端子に電流が出力されて前記フィルターを充放
電することにより一定の周波数に落ち着く機能をもつＰ
ＬＬ回路であって、前記電圧−電流変換回路は、第１及
び第２のＰｃｈ型ＭＯＳトランジスタからなる差動アン
プ形式に構成したものであり、前記Ｐｃｈ型ＭＯＳトラ
ンジスタからなる差動アンプは、定電流回路を介して電
源電圧に接続され、前記第１のＰｃｈ型ＭＯＳトランジ
スタは、前記基準信号に対し前記帰還信号が遅れた場合
に前記チャージポンプ回路から前記フィルターに出力さ
れるチャージ電流を入力とするものであり、前記第２の
Ｐｃｈ型ＭＯＳトランジスタの基準電圧は、前記電源電
圧を分圧することにより決定されるものであり、前記電
流制御型発振回路は、前記第２のＰｃｈ型ＭＯＳトタン
ジスタに流れる電流が供給されるものであり、さらに前
記電圧−電流変換回路は、前記電流制御型発振回路に供
給する電流を前記定電流回路の値で決定して、前記電流
制御型発振回路の発振を調整するものである。
【００２４】また前記電流制御型発振回路に供給する電
流の最大値は、前記電流制御型発振回路の発振が停止す
る電流値よりも小さい値に前記定電流回路の値で決定す
るようにしたものである。
流の最大値は、前記電流制御型発振回路の発振が停止す
る電流値よりも小さい値に前記定電流回路の値で決定す
るようにしたものである。
【００２５】また前記Ｐｃｈ型ＭＯＳトランジスタから
なる差動アンプの基準電圧は、前記電源電位の変動に応
じて、抵抗と、ゲートを基準電位設定端子に接続された
ＭＯＳトランジスタとから設定されるものである。
なる差動アンプの基準電圧は、前記電源電位の変動に応
じて、抵抗と、ゲートを基準電位設定端子に接続された
ＭＯＳトランジスタとから設定されるものである。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
により説明する。
により説明する。
【００２７】図１は、本発明の一実施形態に係るＰＬＬ
回路を示す構成図である。
回路を示す構成図である。
【００２８】図１において、１は位相比較器、２はチャ
ージポンプ回路、３はフィルター、４は電圧−電流変換
回路、５は電流制御型発振回路、６はバッファ、７は分
周回路、８は基準信号入力端子、９は帰還信号入力端
子、１０は出力端子、１１は制御電圧発生端子、１２，
１３は位相誤差検出出力である。
ージポンプ回路、３はフィルター、４は電圧−電流変換
回路、５は電流制御型発振回路、６はバッファ、７は分
周回路、８は基準信号入力端子、９は帰還信号入力端
子、１０は出力端子、１１は制御電圧発生端子、１２，
１３は位相誤差検出出力である。
【００２９】また１２はＵＰＢ（アップバー）、１３は
ＤＯＷＮ（ダウン）、１４，１５は基準電圧設定端子で
ある。また５ａ〜５ｄは電流制御型発振回路５のセルを
示すものであり、セルは、トランジスタＭＰ４，ＭＰ
５，ＭＰ６，ＭＮ４，ＭＮ５，容量Ｃ３，Ｃ４からな
り、各セルは、同一回路構成になっている。
ＤＯＷＮ（ダウン）、１４，１５は基準電圧設定端子で
ある。また５ａ〜５ｄは電流制御型発振回路５のセルを
示すものであり、セルは、トランジスタＭＰ４，ＭＰ
５，ＭＰ６，ＭＮ４，ＭＮ５，容量Ｃ３，Ｃ４からな
り、各セルは、同一回路構成になっている。
【００３０】電流制御型発振回路５ａ〜５ｄはカスケー
ド接続され、最終段の電流制御型発振回路５ｄから初段
の電流制御型発振回路５ａには、正帰還がかけられてい
る。発振出力端子１０から出力された信号は、分周回路
７により１／Ｎの周波数に分周され、位相比較器１の帰
還入力端子９に帰還されるようになっている。
ド接続され、最終段の電流制御型発振回路５ｄから初段
の電流制御型発振回路５ａには、正帰還がかけられてい
る。発振出力端子１０から出力された信号は、分周回路
７により１／Ｎの周波数に分周され、位相比較器１の帰
還入力端子９に帰還されるようになっている。
【００３１】Ｉ１〜Ｉ３は定電流回路、ＭＰ４〜ＭＰ９
はＰｃｈ型ＭＯＳトランジスタ、ＭＮ４〜ＭＮ９はＮｃ
ｈ型ＭＯＳトランジスタ、Ｃ１〜Ｃ４は容量、Ｒ１，Ｒ
３〜Ｒ６は抵抗である。
はＰｃｈ型ＭＯＳトランジスタ、ＭＮ４〜ＭＮ９はＮｃ
ｈ型ＭＯＳトランジスタ、Ｃ１〜Ｃ４は容量、Ｒ１，Ｒ
３〜Ｒ６は抵抗である。
【００３２】本発明の一実施形態に係るＰＬＬ回路にお
ける電圧−電流変換回路４は、図２に示す電圧−電流変
換回路４に代えて、Ｐｃｈ型ＭＯＳトランジスタＭＰ
８，ＭＰ９から構成される差動アンプ形式に構成したも
のであり、Ｐｃｈ型ＭＯＳトランジスタＭＰ８，ＭＰ９
から構成される差動アンプは、定電流回路Ｉ３を介して
電源電圧に接続されている。
ける電圧−電流変換回路４は、図２に示す電圧−電流変
換回路４に代えて、Ｐｃｈ型ＭＯＳトランジスタＭＰ
８，ＭＰ９から構成される差動アンプ形式に構成したも
のであり、Ｐｃｈ型ＭＯＳトランジスタＭＰ８，ＭＰ９
から構成される差動アンプは、定電流回路Ｉ３を介して
電源電圧に接続されている。
【００３３】またＰｃｈ型ＭＯＳトランジスタＭＰ９の
ドレイン側にＮｃｈ型ＭＯＳトランジスタＭＮ６を設
け、かつＰｃｈ型ＭＯＳトランジスタＭＰ９のゲート側
に分圧抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６を設けるとともに、
Ｎｃｈ型ＭＯＳトランジスタＭＮ７，８を並列に設けて
いる。
ドレイン側にＮｃｈ型ＭＯＳトランジスタＭＮ６を設
け、かつＰｃｈ型ＭＯＳトランジスタＭＰ９のゲート側
に分圧抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６を設けるとともに、
Ｎｃｈ型ＭＯＳトランジスタＭＮ７，８を並列に設けて
いる。
【００３４】また電圧−電流変換回路４の出力側には、
直列接続のＰｃｈ型ＭＯＳトランジスタＭＰ７とＮｃｈ
型ＭＯＳトランジスタＭＮ９とを設けている。
直列接続のＰｃｈ型ＭＯＳトランジスタＭＰ７とＮｃｈ
型ＭＯＳトランジスタＭＮ９とを設けている。
【００３５】したがって、図１に示す本発明の一実施形
態に係るＰＬＬ回路の電圧−電流変換回路４において
は、電流制御型発振回路５に供給する電流の最大値は、
定電流回路Ｉ３の値で決定されるため、定電流回路Ｉ３
の電流値を（９）式を満足する値に設定しておけば、発
振が停止することはない。
態に係るＰＬＬ回路の電圧−電流変換回路４において
は、電流制御型発振回路５に供給する電流の最大値は、
定電流回路Ｉ３の値で決定されるため、定電流回路Ｉ３
の電流値を（９）式を満足する値に設定しておけば、発
振が停止することはない。
【００３６】またＰｃｈ型ＭＯＳトランジスタＭＰ８，
ＭＰ９から構成される差動アンプの基準側１６の電圧Ｖ
refは、電源電圧を分圧抵抗Ｒ３〜Ｒ６にて分圧するこ
とにより決定するため、電源電圧が変動した場合でも電
源電圧の変動に応じて設定され、制御電圧ＶＣは一定に
保たれる。さらに基準信号（図３のＦｒ）と帰還信号
（図３のＦｂ）の位相誤差は制御電圧ＶＣと電源電圧に
より決定されるため、基準電圧設定端子１４、１５の信
号でＮｃｈＭＯＳトランジスタＭＮ７，８をＯＮ／ＯＦ
ＦすることでＰｃｈＭＯＳトランジスタＭＰ８，ＭＰ９
から構成される作動アンプの基準電圧Ｖrefを決める抵
抗Ｒ３〜Ｒ６の値を決定することにより、チャージポン
プ回路２の出力端子１１に出力される基準信号（図３の
Ｆｒ）と帰還信号（図３のＦｂ）の間の位相誤差を軽減
する。
ＭＰ９から構成される差動アンプの基準側１６の電圧Ｖ
refは、電源電圧を分圧抵抗Ｒ３〜Ｒ６にて分圧するこ
とにより決定するため、電源電圧が変動した場合でも電
源電圧の変動に応じて設定され、制御電圧ＶＣは一定に
保たれる。さらに基準信号（図３のＦｒ）と帰還信号
（図３のＦｂ）の位相誤差は制御電圧ＶＣと電源電圧に
より決定されるため、基準電圧設定端子１４、１５の信
号でＮｃｈＭＯＳトランジスタＭＮ７，８をＯＮ／ＯＦ
ＦすることでＰｃｈＭＯＳトランジスタＭＰ８，ＭＰ９
から構成される作動アンプの基準電圧Ｖrefを決める抵
抗Ｒ３〜Ｒ６の値を決定することにより、チャージポン
プ回路２の出力端子１１に出力される基準信号（図３の
Ｆｒ）と帰還信号（図３のＦｂ）の間の位相誤差を軽減
する。
【００３７】
【発明の効果】以上説明したように本発明によれば、動
作中の電流制御型発振回路の発振が停止するという不具
合を改善することができ、かつ外部調整を必要としな
い。
作中の電流制御型発振回路の発振が停止するという不具
合を改善することができ、かつ外部調整を必要としな
い。
【００３８】さらに、従来回路よりも位相誤差の変動が
小さく、位相調整用ＰＬＬ回路として使用する際も問題
が生じない。これは、従来は、電源電圧変動や使用する
周波数により、電圧−電流変換回路に供給される制御電
圧の変動が生じていたが、本発明の電圧−電流変換回路
の構成により、電源電圧変動の影響を受けず、また、使
用する周波数に応じた制御電圧を一定に保てるように設
定端子を設けるためである。
小さく、位相調整用ＰＬＬ回路として使用する際も問題
が生じない。これは、従来は、電源電圧変動や使用する
周波数により、電圧−電流変換回路に供給される制御電
圧の変動が生じていたが、本発明の電圧−電流変換回路
の構成により、電源電圧変動の影響を受けず、また、使
用する周波数に応じた制御電圧を一定に保てるように設
定端子を設けるためである。
【図１】本発明の一実施形態に係るＰＬＬ回路を示す構
成図である。
成図である。
【図２】従来例に係るＰＬＬ回路を示す構成図である。
【図３】各点の動作波形とチャージ電流の波形との関係
を示す特性図である。
を示す特性図である。
【図４】従来例に係るＰＬＬ回路において、発振が停止
する状態を説明する図である。
する状態を説明する図である。
１ 位相比較器 ２ チャージポンプ回路 ３ フィルター ４ 電圧電流変換器 ５ 電流制御型発振回路 ＭＰ７，ＭＰ８，ＭＰ９ Ｐｃｈ型ＭＯＳトランジスタ ＭＮ６，ＭＮ７，ＭＮ８，ＭＮ９ Ｎｃｈ型ＭＯＳトラ
ンジスタ Ｉ３ 定電流回路 Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗
ンジスタ Ｉ３ 定電流回路 Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−28019（ＪＰ，Ａ) 特開 平９−312532（ＪＰ，Ａ) 特開 平６−152401（ＪＰ，Ａ) 特開 平６−152394（ＪＰ，Ａ) 特開 平６−6145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14 H03F 3/34
Claims (3)
- 【請求項１】 位相比較器と、チャージポンプ回路と、
フィルターと、電圧−電流変換回路と、電流制御型発振
回路と、バッファと、分周回路とから構成され、前記電
流制御型発振回路の発振出力端子から出力された信号を
前記分周回路により分周し、その分周された周波数信号
を前記位相比較器の帰還入力端子に帰還し、基準信号と
前記帰還入力端子への帰還信号との位相差に比例した時
間の期間中に前記チャージポンプ回路の出力端子に電流
が出力されて前記フィルターを充放電することにより一
定の周波数に落ち着く機能をもつＰＬＬ回路であって、 前記電圧−電流変換回路は、第１及び第２のＰｃｈ型Ｍ
ＯＳトランジスタからなる差動アンプ形式に構成したも
のであり、 前記Ｐｃｈ型ＭＯＳトランジスタからなる差動アンプ
は、定電流回路を介して電源電圧に接続され、 前記第１のＰｃｈ型ＭＯＳトランジスタは、前記基準信
号に対し前記帰還信号が遅れた場合に前記チャージポン
プ回路から前記フィルターに出力されるチャージ電流を
入力とするものであり、 前記第２のＰｃｈ型ＭＯＳトランジスタの基準電圧は、
前記電源電圧を分圧することにより決定されるものであ
り、 前記電流制御型発振回路は、前記第２のＰｃｈ型ＭＯＳ
トタンジスタに流れる電流が供給されるものであり、 さらに前記電圧−電流変換回路は、前記電流制御型発振
回路に供給する電流を前記定電流回路の値で決定して、
前記電流制御型発振回路の発振を調整するものであるこ
とを特徴とするＰＬＬ回路。 - 【請求項２】 前記電流制御型発振回路に供給する電流
の最大値は、前記電流制御型発振回路の発振が停止する
電流値よりも小さい値に前記定電流回路の値で決定する
ようにしたものであることを特徴とする請求項１に記載
のＰＬＬ回路。 - 【請求項３】 前記Ｐｃｈ型ＭＯＳトランジスタからな
る差動アンプの基準電圧は、前記電源電位の変動に応じ
て、抵抗と、ゲートを基準電位設定端子に接続されたＭ
ＯＳトランジスタとから設定されることを特徴とする請
求項１又は２に記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11021598A JP3068587B1 (ja) | 1999-01-29 | 1999-01-29 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11021598A JP3068587B1 (ja) | 1999-01-29 | 1999-01-29 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3068587B1 true JP3068587B1 (ja) | 2000-07-24 |
| JP2000224032A JP2000224032A (ja) | 2000-08-11 |
Family
ID=12059484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11021598A Expired - Lifetime JP3068587B1 (ja) | 1999-01-29 | 1999-01-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068587B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6012059B1 (ja) * | 2015-12-25 | 2016-10-25 | 株式会社シャルレ | 前開きロンパース |
| CN112953521A (zh) * | 2019-12-11 | 2021-06-11 | 精工爱普生株式会社 | 电荷泵电路、pll电路和振荡器 |
| KR102528363B1 (ko) * | 2020-07-30 | 2023-05-03 | 최수경 | 유아용 의복 |
-
1999
- 1999-01-29 JP JP11021598A patent/JP3068587B1/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6012059B1 (ja) * | 2015-12-25 | 2016-10-25 | 株式会社シャルレ | 前開きロンパース |
| CN112953521A (zh) * | 2019-12-11 | 2021-06-11 | 精工爱普生株式会社 | 电荷泵电路、pll电路和振荡器 |
| CN112953521B (zh) * | 2019-12-11 | 2023-06-13 | 精工爱普生株式会社 | 电荷泵电路、pll电路和振荡器 |
| KR102528363B1 (ko) * | 2020-07-30 | 2023-05-03 | 최수경 | 유아용 의복 |
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| Publication number | Publication date |
|---|---|
| JP2000224032A (ja) | 2000-08-11 |
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