JP4167747B2 - 周波数可変発振回路及びそれを用いた位相同期回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 title claims description 81
- 230000000295 complement effect Effects 0.000 claims description 62
- 238000006243 chemical reaction Methods 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 23
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000010076 replication Effects 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 101000910089 Candida albicans (strain SC5314 / ATCC MYA-2876) Candidapepsin-5 Proteins 0.000 description 9
- 101000620880 Homo sapiens Tartrate-resistant acid phosphatase type 5 Proteins 0.000 description 6
- 102100022919 Tartrate-resistant acid phosphatase type 5 Human genes 0.000 description 6
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
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Description
【発明の属する技術分野】
本発明は、周波数可変発振回路を用いた位相同期回路(PLL:Phase Locked Loop)に係り、特に低い電源電圧で動作する半導体集積回路装置に適用して好適な周波数可変発振回路及びそれを用いた位相同期回路に関する。
【0002】
【従来の技術】
マイクロプロセッサを組み込んだ大規模半導体集積回路装置(以下「LSI」という)の開発が盛んであり、その大規模化、高速化、低消費電力化が進められている。マイクロプロセッサは、プログラムなどにより指示された演算を実行する演算装置で、全体がクロックに同期して動作する。クロックを発生する回路として、PLLを用いた周波数シンセサイザが良く知られている〔例えば米国文献「IEEE・ジャーナル・オブ・ソリッド・ステート・サーキッツ(IEEE Journal of Solid-State Circuits)」第SC−29巻(1994年3月発行)第271頁〜第279頁(D. Mijuskovic他“Cell Based Fully Integrated CMOS Frequency Synthesizer”)参照〕。LSIで一般的に用いられる周波数シンセサイザの構成を図11に示す。
【0003】
同図において、位相比較器1、ループフィルタ3及び電流制御発振器7によって帰還ループが形成され、電流制御発振器7(以下「ICO」と略称する)は、外部からの基準信号frに同期したクロック信号fvcoを出力する。ICO7は、入力電流に応じて発振周波数を変える周波数可変発振回路である。また、分周器9は、外部の水晶発振子などから入力された低い周波数の入力信号fiを分周する基準信号発生用分周器、分周器8は、帰還ループに挿入した帰還用分周器であり、両者のそれぞれの分周数を適当に設定することにより、所定の周波数のクロック信号fvcoを得ることができる。なお、位相比較器1への比較信号fpは、分周器8から取り出される。
【0004】
ここで、図11に示した構成の基本機能は、帰還ループによって入力信号に位相同期した信号を生成するPLL、即ち位相同期回路である。分周器8、9の設置は任意であり、位相同期回路は、これらを設けることによって特に周波数シンセサイザとして機能する。また、位相同期回路は、出力信号がクロック信号となる場合にクロック発生回路となる。
【0005】
このような周波数シンセサイザをLSIによって形成する場合、半導体集積回路の特質を考慮した構成が採用される。即ち、半導体集積回路では、静電容量は得やすいが、抵抗は得にくい場合があり、インダクタンスの形成は非常に困難である。そこで、ループフィルタ3を静電容量で形成し、同静電容量への電流の充放電をチャージポンプ2で行ない、補助チャージポンプ(以下「ACP」と略称する)5を設けてループフィルタ3をバイパスすることが行なわれる。ACP5は、抵抗と等価なはたらきをし、帰還ループの伝達関数に零点を形成する。零点を設けることによって帰還ループが安定化する。
【0006】
位相比較器1は、基準信号frと分周器8の出力信号fpとの位相差を検出し、ICO7を制御するためのUP信号(周波数を上昇させる制御信号)とDN信号(周波数を低下させる信号)を出力する。また、UP信号、DN信号のそれぞれの反転信号であるUPB信号、DNB信号も同時に出力する。このUP信号及びDN信号は、基準信号frと比較信号fpとの位相差に相当するパルス幅変調信号である。
【0007】
また、ICO7は、半導体集積回路で構成する場合、発振周波数と電流との関係を電圧との関係よりも直線性を良好にすることが容易となる傾向があることから、電圧制御発振器(VCO)よりも好んで採用され、電圧電流変換器(以下「VIC」と略称する)4がループフィルタ3の静電容量の端子間電圧を電流に変換する。なお、ACP5は電流を出力するように構成されるので、上記バイパスを形成するため、加算回路6でVIC4とACP5の出力電流が加算される。
【0008】
次に、このような位相同期回路の主要な回路について説明する。チャージポンプ2とループフィルタ3の構成を図12に示す。チャージポンプ2は、2組のトランジスタによるスイッチ12,13と電流源10,11から構成され、位相比較器1からのUP信号とDNB信号を入力する。ここでは、UP信号及びDN信号は、0のときに有効である。また、ループフィルタ3は、チャージポンプ2の出力に接続され、静電容量Cpで構成される。
【0009】
チャージポンプ2は、ループフィルタ3の静電容量Cpに貯えられている電荷から、入力されたUP信号とDNB信号に対応した電荷を充放電する。ここで、充放電される電荷量はチャージポンプ2を構成する電流源10,11の電流値Iup,IdnにUP信号とDNB信号とのパルス幅の差分を乗じた値となる。
【0010】
静電容量の端子間電圧を電流に変換するVIC4の例を図13に示す〔例えば米国文献「IEEE・アイエスエスシーシー’95・ダイジェスト・テクニカルペーパーズ(IEEE ISSCC '95 Digest Technical Papers)」(1995年2月発行)第112頁〜第113頁(Ilya Novof著“Fully Integrated CMOS Phase-Locked Loop with 15 to 240 MHz Locking Range and ±50 ps Jitter”参照〕。
【0011】
同VICは、飽和領域で動作するトランジスタを3段以上縦続接続させる回路構成であり、電源電圧は3V以上が必要である。
【0012】
続いて、ICO7は、上記の半導体集積回路の特質と高速動作の要求から、利得を持った複数の電流制御型の遅延回路を環状に縦続接続したリングオシレータとするのが普通である(例えば1996年米国IEEE Press社発行 B. Razavi著「Design of Monolithic Phase-Locked Loops and Clock Recovery Circuits」第1頁〜第39頁参照)。
【0013】
遅延回路の例を図14に示す。相互に極性が反転している差動信号Vinを入力し差動信号Voutを出力するトランジスタM21,M22が差動増幅回路を形成し、トランジスタM23,M24がそれらの負荷抵抗となる。差動増幅回路のそれぞれの出力端子に接続したトランジスタM25,M26が正帰還回路をなし、正帰還によって形成される負性抵抗が前記負荷抵抗をキャンセルする。それによって見掛け上負荷抵抗が高くなる。なお、トランジスタM25,M26のそれぞれは、ゲート電極を入力端子、ドレイン電極を出力端子とする増幅回路であり、正帰還回路は、その入出力端子を互いに交叉して接続することによって形成される。
【0014】
周波数制御信号Vcontを入力するトランジスタM27,M28は、トランジスタM23,M24の共通ソース電流とトランジスタM25,M26の共通ソース電流をそれぞれ変化させ、上記の見掛けの負荷抵抗を変化させる。増幅回路の出力端子には、図示していないが、浮遊容量があり、同浮遊容量と見掛けの負荷抵抗とで時定数を形成するが、見掛けの負荷抵抗が変化することによって時定数が変化する。即ち、電流によって遅延回路の遅延量が変化し、そのような遅延回路を巡回縦続接続したリングオシレータであるICO7の発振周波数が変化する。
【0015】
図14の遅延回路は、また、トランジスタM27,M28がトランジスタM21,M22と縦続接続にならない構成とすることによって電源電圧を低く抑えるようにしている。しかし、増幅回路及び定電流源のトランジスタを飽和領域で使用すること及び増幅回路の出力端子が後段の遅延回路の増幅回路の入力端子に接続されること等から、電源電圧は、トランジスタのゲート・ソース間電圧の約3倍、具体的には最低で2.5Vが必要となっている。
【0016】
【発明が解決しようとする課題】
マイクロプロセッサを組み込んだLSIでは、大規模化に伴って半導体素子の寸法が微小になり、そのため素子の耐圧が低下しており、電源の低電圧化が進んでいる。5Vであった電圧が3Vになり、最近は、1V程度に下げる動きが出てきている。なお、電源の低電圧化は、LSIの消費電力の低減に直接寄与する。また、LSIの大規模化のほか、応用の拡大に伴って動作速度の向上と周波数可変範囲の拡大の要求が高まっている。
【0017】
前記した従来の各回路は、3V内外を対象にしておりこれを1V程度に下げると、次のような問題が生じる。
【0018】
ICO7については、トランジスタの動作電流が下がって遅延回路の利得が減少し、発振周波数付近の遅延回路の利得が1を下回る可能性がある。この場合、周波数の可変範囲が狭くなり、場合によっては発振が停止することも起こる。この対策として、遅延回路の縦続接続段数を多くする手法が考えられるが、発振周波数の上限が低くなるとともに、消費電力が増加するので、適切な改善策とはいえない。
【0019】
VIC4については、飽和領域で動作していたトランジスタが抵抗領域(非飽和領域)に移るようになり、その過程で線形性の良い電圧電流変換が行なえなくなる。
【0020】
次に、発振周波数の可変範囲に関しては、図11に示したACP5によってバイパスする回路構成では可変範囲を広くすることが困難という次に述べる問題点がある。
【0021】
UP信号やDN信号が発生すると瞬間的にその電流が加算されるので、発振周波数は、短時間飛んだような状態になる。ここで、正規の周波数をfo、その周期をTとして、瞬間的な周波数飛び量及び周期の飛び量をそれぞれΔf,ΔTとした場合、次の式(1)が成立する。
【0022】
【数1】
ΔT/T≒Δf/fo ・・・・・(1)
従って、従来のACP5を用いる場合のように、UP信号やDN信号をそのまま関連付けて加減算すると、Δfが一定のため、foが低くなるに従って周期の誤差ΔT/Tが大きくなる。すなわち、ジッタ(時間のゆらぎ)が大きくなる。ジッタの大きさに許容される限界があるので、foをある程度以下に下げることができず、発振周波数の可変範囲が狭くなる。
【0023】
本発明の目的は、従来技術の前記問題点を解決し、低い電源電圧のもとで動作し、かつ、高い周波数で発振することができる新規の周波数可変発振回路並びにそれを用いた広い発振周波数範囲を有する位相同期回路及びクロック同期回路を提供することにある。
【0024】
【課題を解決するための手段】
本発明の最大の特徴は、pMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタのゲート電極を相互に接続して入力端子としかつドレイン電極を相互に接続して出力端子とした相補型増幅回路を増幅回路要素として採用し、差動増幅回路と入出力端子を互いに交叉して接続した正帰還回路とを当該相補型増幅回路を用いて構成し、差動増幅回路の出力端子間に正帰還回路を接続し、前記相補型増幅回路のソース電流を制御するための制御用MOSトランジスタと前記相補型増幅回路とを電源端子と接地端子の間に直列に接続して構成した遅延回路を周波数可変発振回路に採用した点にある。
【0025】
このような遅延回路の構成では、差動増幅回路及び正帰還回路に用いた前記相補型増幅回路のpMOSトランジスタのソース電極が相互に接続され、更に、nMOSトランジスタのソース電極が相互に接続される。また、制御用MOSトランジスタのゲート電極に周波数制御信号が供給され、当該制御用トランジスタのドレイン電流が制御電流になって、相補型増幅回路のソース電流を制御する。
【0026】
相補型増幅回路は、一方のトランンジスタがオン状態(抵抗領域)のときに他方のトランンジスタがオフ状態になるインバータとして用いることができる。本発明では、相補型増幅回路をそのようなインバータとして用いることにより、差動増幅回路を互いに状態を反転したインバータの差動回路とし、正帰還回路をラッチ回路としている。そのため、差動増幅回路及び正帰還回路を動作させる電圧は、一方のトランンジスタをオン状態にする電圧、即ちトランジスタの閾値電圧程度とすることができる(オフ状態のトランジスタには電圧の印加は必要としない)。具体的には、0.7V程度となる。
【0027】
一方、前記相補型増幅回路のソース電流を制御する制御用MOSトランジスタは、飽和領域を維持する必要があるが、そのためのドレイン・ソース間電圧は、0.3V程度になる。従って、本発明の遅延回路は、上記の閾値電圧0.7Vにこの0.3Vを加えた1Vの電源電圧で動作可能になる。
【0028】
次に、正帰還回路は、差動増幅回路の出力の微小電圧差を検出し、出力端子を電源電位から接地電位の方向に又はその逆の方向に変化するように加速させるので、遅延回路は、見掛け上大きな利得を有することができるとともに、高速動作が可能となる。また、遅延回路の縦続段数を少なくすることができる。
【0029】
このようにして、本発明の遅延回路を用いて構成した周波数可変発振回路は、低電源電圧のもとで利得低下が起こらず、安定に発振する。
【0030】
本発明の別の特徴は、ゲート電極をドレイン電極よりも高い電圧にバイアスした第1のMOSトランジスタと、ループフィルタの出力電圧をゲート電極に入力して出力電流をドレイン電極から取り出すようにし、第1のMOSトランジスタのドレイン電極にソース電極を接続した第2のMOSトランジスタとからなる回路を電圧電流変換回路の電流電圧変換部とした点にある。上記のバイアスは、例えばゲート電極を電源に接続することにより実現することができる。
【0031】
上記のようにバイアスされたトランジスタは、抵抗領域で動作し、電源電圧が1V程度の低電圧では抵抗とほぼ同じ振舞をする。そのような抵抗をソース抵抗とすることにより、第2のMOSトランジスタは、低い電源電圧のもとで線形な電圧電流変換を行なうことができる。それによって、線形範囲が広い変換電流が得られ、それに伴って位相同期回路の広い動作範囲が確保される。
【0032】
本発明の更に別の特徴は、第1の定電流源及び第2の定電流源と、UP信号とUPB信号を入力して第1の定電流源の電流を切り換える第1の差動回路と、DN信号とDNB信号を入力して第2の定電流源の電流を切り換える第2の差動回路と、DN信号が有効とのときに第2の差動回路が出力する電流を複製するカレントミラー回路とで補助チャージポンプを構成し、UP信号が有効のときに第2の差動回路が電流を出力する端子とカレントミラー回路が複製電流を出力する端子とを結んだ端子を補助チャージポンプの出力端子とした点にあり、更に好ましくは、第1の定電流源及び第2の定電流源の電流を前記ループフィルタの出力信号に比例した変化させる点にある。
【0033】
そのような比例関係を設定することにより、本提案の補助チャージポンプを有する位相同期回路において、前記式(1)のΔfがfoに比例するようになり、周波数に係らず周期誤差ΔT/Tが一定になる。従って、発振周波数を下げてもジッタが大きくならず、位相同期回路は広い発振周波数範囲を得ることができる。
【0034】
【発明の実施の形態】
以下、本発明に係る周波数可変発振回路及びそれを用いた位相同期回路を幾つかの図面に示した発明の実施の形態を参照して更に詳細に説明する。なお、図1〜図14における同一の記号は、同一物又は類似物を表示するものとする。
【0035】
<発明の実施の形態1>
本発明の実施の形態の周波数可変発振回路は、図2に示す遅延回路を環状に縦続接続したもので、その回路構成を図1に示す。図1において、28-1〜28-4は、差動の入出力端子を有する遅延回路、29は、遅延回路28-4の差動の2出力信号を単一の信号にするディジタル信号変換回路である。
【0036】
遅延回路28は、差動信号Vin1,Vin2を入力して差動信号Vout1,Vout2を出力する。図2において、30〜33は、pMOSトランジスタ、34〜38は、nMOSトランジスタであり、トランジスタの30と34、31と35、32と36及び33と37のそれぞれは、ゲート電極を相互に接続して入力端子としかつドレイン電極を相互に接続して出力端子とした相補型増幅回路である。相補型増幅回路は、一方のトランジスタが他方のトランジスタの負荷となるように動作するため高い利得を有する。
【0037】
各相補型増幅回路のpMOSトランジスタ30〜33のソース電極を相互に接続し、nMOSトランジスタ34〜37のソース電極を相互に接続することによって、信号Vin1,Vin2を入力する相補型増幅回路で差動増幅回路を構成し、入出力端子を互いに交叉して接続しそこに差動増幅回路の出力端子を接続する2個の相補型増幅回路で正帰還回路を構成した。このように、相補型増幅回路を増幅回路要素として使用した。そして、電源端子(電源電圧VDD)と接地端子の間にこれらの相補型増幅回路とnMOSトランジスタ38を直列に接続した。
【0038】
ここで、差動増幅回路の出力端子には相補型増幅回路の出力容量、配線容量、次段の入力容量などによる浮遊容量Cs1,Cs2が付加される。
【0039】
この遅延回路に差動信号Vin1,Vin2が入力されると、差動増幅回路が容量Cs1,Cs2に対して充放電を行ない、差動出力を生成する。放電電流と容量Cs1,Cs2とで遅延回路の遅延量が定まるので、放電電流がトランジスタ38によってのみ決定づけられるようにして可変遅延回路の動作を行わせる。そのために、トランジスタ34,37が持つ電流供給能力よりもトランジスタ38が持つ電流供給能力の方が上回るようにした。
【0040】
トランジスタ38は、周波数制御信号Vcontを入力して放電電流となる制御電流を出力する。そして、トランジスタ38は、後述するが、カレントミラー回路の後段となるもので、同カレントミラー回路において、入力電流を複製するための前段のトランジスタのゲート・ソース間電圧が周波数制御信号Vcontとして生成される。なお、電流制御用のトランジスタ38は、図2に示した接地側に限らず、電源側に配置することが可能である。その場合のトランジスタは、pMOSトランジスタとなり、入力する周波数制御信号は、前記信号と極性が反転したものとなる。
【0041】
本発明においては、電源を低電圧とするために、相補型の増幅回路のいずれか一方のトランジスタがオン状態のときに他方のトランジスタがオフ状態となるようにした。トランジスタ38は、電流制御を行なわせるために飽和領域で動作させる。オン状態(抵抗領域)のトランジスタには、そのゲート・ソース間に閾値電圧(約0.7V)を与えればよく、オフ状態のトランジスタは、電圧を必要としない。一方、トランジスタ38のドレイン・ソース間には、飽和領域に移行するために必要な電圧(約0.3V)を与える。そこで、電源電圧VDDを閾値電圧の0.7Vにこの飽和電圧の0.3Vを加えた1Vを下限として設定した。
【0042】
オンオフ状態で動作する相補型増幅回路は、インバータとなり、上記差動増幅回路は、互いに状態を反転したインバータの差動回路として動作し、正帰還回路は、ラッチ回路として動作する。相補型の増幅回路が高利得を有することから、そのような動作を高速のものとすることができ、更に、周波数可変発振回路における遅延回路の縦続段数を減らすことができる。
【0043】
差動増幅回路に信号Vin1,Vin2が入力されて出力信号Vout1,Vout2に微小電圧差が発生すると、ラッチ回路動作の正帰還回路は、その電圧差を検出して、差動出力信号Vout1,Vout2が電源電圧又は接地電位の方向に変化するように加速させ、かつ、差動出力が十分な振幅を確保するように動作する。そのため、見掛け上遅延回路は、大きな利得を持つことができる。
【0044】
なお、安定動作のために、差動増幅回路の各トランジスタの電圧電流変換利得を正帰還回路の各トランジスタの電圧電流変換利得よりも大きくすることが必要になる。そのため、差動増幅回路の各トランジスタのゲート幅を正帰還回路の各トランジスタのゲート幅よりも大きくした。逆の設定の場合は、発振停止を招くこととなる。
【0045】
図1に示したように、周波数可変発振回路は、このような遅延回路28を環状に縦続接続することによって構成される。制御信号Vcontは、各遅延回路に同時に供給される。発振周波数は、遅延回路28の遅延量によって定まるので、各遅延回路のトランジスタ38の制御電流によって発振周波数が制御される周波数可変発振回路、即ちICOを得ることができる。
【0046】
ところで、遅延回路28が入出力で位相を反転する回路であるので、最終段の遅延回路28-4の初段の遅延回路28-1への接続を他の接続と逆にしている。なお、周波数可変発振回路は、遅延回路の4段の縦続接続で構成したが、段数は、これに限らず、他の偶数段数とすることが可能である。
【0047】
次に、図1に示したディジタル信号変換回路(以下「DSC」と略称する」29の構成例を図3に示す。DSC29は、定電流源45、差動増幅回路を構成する4個のトランジスタ41,42,43,44からなる。差動入力信号Vin1,Vin2(遅延回路28-4の差動出力信号Vout1,Vout2)は、トランジスタ43,44から構成されるソース結合型の差動増幅回路によって増幅され、そのドレイン電極に接続された2個のトランジスタ41,42により、ディジタル信号に必要な振幅を有する単一のディジタル信号fvcoに変換される。
【0048】
続いて、以上の周波数可変発振回路を採用した位相同期回路(PLL)の構成を図4に示す。全体の構成は、VIC4の出力信号をACP5が受ける配線がある他は、図11に示した構成と基本的に同じであり、本発明の実施の形態の周波数可変発振回路がICO7で示される。この位相同期回路に採用した本発明の実施の形態のVIC4、ACP5及び加算回路6を図5に示す。ICO7を除くその他の回路は、先に説明した従来回路と同じであるので説明を省略する。図5において、左側の点線がVIC4、右側を広く囲んだ点線がACP5、トランジスタ27とその周囲が加算回路6である。加算回路6は、ICO7に供給する制御信号Vcontを出力する。
【0049】
VIC4は、2個のトランジスタ15,16によって構成されるカレントミラー回路、ループフィルタ3の出力の制御電圧信号Vlpfを電流信号に変換するトランジスタ19、トランジスタ19のソース端子に接続し、ゲート端子を電源端子に接続したトランジスタ20から構成される。
【0050】
このようなゲート端子を電源端子に接続する構成を採用することにより、電源電圧を低くし、トランジスタ20を線形領域にバイアスして使用することが可能になる。この場合のトランジスタ20は、抵抗と同じ動作をする。従って、トランジスタ19は、ゲート端子の信号Vlpfを線形な電圧-電流変換特性のもとで電流に変化し、その複製電流である電流信号Ivicがトランジスタ16からVIC4の出力信号として出力される。
【0051】
次に、ACP5は、トランジスタ21,22による第1の差動回路、トランジスタ23,24による第2の差動回路、トランジスタ22,23に接続されたトランジスタ25,26による負荷回路及び第1と第2の差動回路に電流を供給する2個のトランジスタ17,18から構成される。トランジスタ25,26は、カレントミラー回路を構成して上記負荷回路となる。
【0052】
第1の差動回路の入力端子に位相比較器1の出力のUP信号とその反転信号であるUPB信号が与えられ、第2の差動回路の入力端子に位相比較器1の出力のDN信号とその反転信号であるDNB信号が与えらる。また、トランジスタ17はトランジスタ15と、トランジスタ18も同様にトランジスタ15とカレントミラー回路を形成し、それぞれ電流信号Itailを出力する。従って、電流Itailは、電流Ivicと比例関係を持ち、信号Vlpfに対応するものとなる。即ち、図5に示したVIC4からACP5への接続は、トランジスタ15からトランジスタ17,18へのカレントミラー回路を形成するための接続によってなされる。
【0053】
ACP5は、上記UP信号及びDN信号の1又は0の状態により、上記2個の差動回路のオン・オフを決定し、その結果、ループフィルタ3を経ない帰還電流信号Iauxを出力する。なお、ここでは、UP信号及びDN信号は、0のときに有効とした。
【0054】
以下、UP信号とDN信号が取り得る4つの場合に分けて、電流Iauxを出力するACP5の動作を説明する。ここで、電流の向きを正負(+,−)の記号を用いて表す。
【0055】
(1)UP信号が0でDN信号が1の場合
トランジスタ17,18から与えられる電流Itailがトランジスタ22及びトランジスタ24へ流れる。その結果、電流Itailがトランジスタ22を介して出力電流Iauxになる。即ち、Iaux=Itailとなる。電流Iauxは、電流Ivicに加算される。
【0056】
(2)UP信号が1でDN信号が0の場合
電流Itailは、トランジスタ21及びトランジスタ23へ流れる。その結果、トランジスタ25,26のカレントミラー回路の動作により、電流Itailがトランジスタ25に向けて流れる。即ち、Iaux=−Itailとなる。
【0057】
(3)UP信号が1でしかもDN信号が1の場合
電流Itailは、トランジスタ21及びトランジスタ24へ流れる。その結果、トランジスタ22及びトランジスタ23には電流が流れず、Iaux=0となる。
【0058】
(4)UP信号が0でしかもDN信号も0の場合
電流Itailは、トランジスタ22とトランジスタ23に流れるが、トランジスタ22に流れる電流値とトランジスタ25に流れる電流値が等しいので、同様にIaux=0となる。
【0059】
さて、トランジスタ27は、前述の遅延回路28の制御用トランジスタ38と共にカレントミラー回路を構成する。電流Ivicと電流Iauxは加算されて、カレントミラー回路の前段となるトランジスタ27に入力される。トランジスタ27に電流Iico=Ivic+Iauxが流れ、同トランジスタは、制御用トランジスタ38が電流Iicoに対応する制御電流を出力するための周波数制御信号Vcontを生成する。
【0060】
以上の4つの条件と電流Iicoとの対応を表1に纏めて示す。
【0061】
【表1】
【0062】
ここで、ACP5による帰還電流信号Iauxは、ループフィルタ3の出力の制御信号Vlpfに応じて、即ち、発振周波数に応じて変化するものとなるので、先に述べたように、PLLが発生するジッタを抑えることができ、発振周波数の範囲を広げることができる。なお、発振周波数の範囲を広くとらない等の別の使用目的によっては、信号Iauxを固定のものとすることが可能である。その場合は、トランジスタ17,18のゲート端子に任意の固定のバイアス電圧を与え、電流Itailを固定電流にする。この電流Itailによっても、帰還ループの伝達関数に零点を生成することができる。
【0063】
電流Itailに関して重要な点は、VIC4が与える電流IvicとACP5が与える電流Iauxとの関係を、PLLの帰還ループが安定になるように決定することである。本実施の形態では、トランジスタ15とトランジスタ17,18のカレントミラー比によって、その関係を決定できるように構成した。カレントミラー比は、概ね、トランジスタ17,18のサイズをトランジスタ15に対して1/2より小さい範囲になるようにして設定した。なお、本発明は、この比率に制限されるものではなく、帰還ループの安定性を確保できる値であれば他の比率を採用することが可能である。
【0064】
ここで、本発明の実施の形態の周波数可変発振回路の発振周波数のシミュレーション結果を図6に示す。図の横軸は、本発明の実施の形態の電圧電流変換回路に入力する制御信号Vlpfで、縦軸は発振周波数Foscである。シミュレーションは、電源電圧が異なる3つの条件で行った。図6に示すように、電源電圧が1.05Vの条件で400MHz以上の発振周波数が得られ、1.2Vでは、800MHzを越える。また、発振周波数の下限は、10MHz前後と低く、広い発振周波数範囲が得られた。このような特性を4段と少ない遅延回路段数で実現することができ、消費電力は、凡そ2mW程度と低くすることができた。
【0065】
本発明の位相同期回路は、このように規模小であり、電源を低電圧化すると共に低消費電力とするとができるので、LSIへの内蔵が容易となる。本発明の実施の形態では、マイクロプロセッサを搭載したLSIに位相同期回路を含め、同位相同期回路をマイクロプロセッサのクロック発生回路として使用した。
【0066】
<発明の実施の形態2>
遅延回路の縦続段数を奇数とした周波数可変発振回路の発明の実施の形態を図7に示す。ここでは3段の例を用いて説明するが、奇数段であれば5段、7段、9段というように他の段数であっても動作は同様である。なお、最終段の遅延回路28-3から初段の遅延回路28-1への接続は、段数が偶数の周波数可変発振回路の場合と異なり、他の段間の接続と同じである。
【0067】
遅延回路は、発明の実施の形態1のものを採用することが可能であるが、本発明の実施の形態では、特に電源側にも制御用のトランジスタを設けた図8に示す遅延回路を用いた。
【0068】
図8において、46は、電源と図2に示した差動増幅回路及び正帰還回路の共通ソース電極との間に接続したpMOSトランジスタである。トランジスタ46のゲート電極には、制御信号Vcontと位相が反転した制御信号Vcont2が与えられる。
【0069】
この制御信号Vcont2を生成する回路を図9に示す。トランジスタ47は、制御信号Vcontを入力してトランジスタ38と同様の制御電流を出力する。トランジスタ48は、トランジスタ46と共にカレントミラー回路を形成し、この制御電流の複製電流をトランジスタ46に出力させるための制御信号Vcont2を生成する。
【0070】
トランジスタ46は、制御信号Vcont2を受けてトランジスタ38と連動し、電流制御を行なう。トランジスタ46の電流供給能力をトランジスタ30,33の電流供給能力よりも大きくし、容量Cs1,Cs2への充電電流がトランジスタ46によってのみ決定づけられるようにした。
【0071】
以上の構成を用いることにより、トランジスタ38,46の両者によって制御電流即ち遅延量を制御可能となるので、図2に示した遅延回路を用いるときよりも広範囲に発振周波数を制御可能となる。なお、電源電圧は、トランジスタ46を飽和領域に移行させるために必要な電圧(約0.3V)だけ増加させる。
【0072】
<発明の実施の形態3>
上記発明の実施の形態では、本発明による位相同期回路(PLL)をマイクロプロセッサのクロック発生回路として使用したが、そのような使い方に限らず、例えば、図10に示すLSI内部の半導体内部回路と外部の半導体集積回路(以下「IC」と略称する)との位相同期を確保するためのクロック同期回路におけるクロック供給回路として適用することができる。
【0073】
図10に、半導体内部回路(点線内)からデータDxoを出力し、外部のIC54においてそのデータDxoを処理し、その結果のデータDxiを再び半導体内部回路に取り込むようにした構成を示す。この場合、半導体内部回路、外部IC54とも同一位相のクロックで動作する必要がある。そのためのクロック同期回路が本発明のPLL(位相同期回路)51、2個の出力回路50-1,50-2、データ発生回路49、入力回路53及び取り込み回路52から構成される。ただし、入力回路53と出力回路50-1,50-2の数は、合計3個と限定することはなく、外部IC54とのデータを遣り取りするために必要な数を用意する。ここでは、簡単のため、3個として説明する。
【0074】
半導体内部回路の所定のブロックから外部IC54へのデータDoは、データ発生回路49と出力回路50-1を経てデータDxoとなる。また、外部IC54を動作させるためのクロックCKは、基準信号frに同期して発振するPLL51に接続した出力回路50-2から取り出される。更に、出力回路50-2から取り出される信号は、クロックCKと分岐してPLL51の比較信号fpとなる。
【0075】
また、外部IC54の出力のデータDxiは、入力回路53を介して、取り込み回路52に入力されてデータDiとなり、半導体内部回路の所定の他のブロックへ送出される。データ発生回路49と取り込み回路52への制御クロックは、PLL51から取り出される。
【0076】
一般に、半導体内部回路から外部のICを駆動する場合、負荷容量が数pF以上というように大きくなることが多い。その場合、出力回路50-1,50-2の遅延量が大きくなることが避けられず、全体の動作速度が大きく損なわれる問題がある。図10に示すように、PLL51の比較信号fpに出力回路50-2の出力信号を用い、データ発生回路49と取り込み回路52の制御クロックにはPLL51の出力信号を用いることにより、出力回路50-1及び出力回路50-2による遅延量を補正することが可能となる。図10に示す構成によって半導体内部回路と外部ICとのクロック位相を一致させることができ、全体を高速動作させることが可能になる。
【0077】
【発明の効果】
本発明によれば、抵抗領域で動作するトランジスタの採用を可能にする回路構成の遅延回路を用いることにより、低電源電圧で高周波発振動作が可能な周波数可変発振回路を実現することができる。更に、同周波数可変発振回路と、ゲート電極をドレイン電極よりも高い電圧にバイアスしたトランジスタを用いた電圧電流変換器と、帰還電流を発振周波数に応じて変化するようにした補助チャージポンプとを用いることにより、低電源電圧で動作し、かつ、発振周波数範囲が広い位相同期回路を実現することができる。
【0078】
位相同期回路は、低電源電圧で動作するためLSIへの内蔵が容易となり、大規模、高性能のLSI化マイクロプロセッサのためのクロック生成回路とすることができる。
【図面の簡単な説明】
【図1】本発明に係る周波数可変発振回路の第1の発明の実施の形態を説明するための構成図。
【図2】本発明の周波数可変発振回路に用いる遅延回路の第1の発明の実施の形態を説明するための回路図。
【図3】本発明の周波数可変発振回路に用いるディタル信号変換器の例を説明するための回路図。
【図4】本発明の周波数可変発振回路を用いた位相同期回路の第1の発明の実施の形態を説明するための構成図。
【図5】本発明の位相同期回路に用いる電圧電流変換回路及び補助チャージポンプの第1の発明の実施の形態を説明するための回路図。
【図6】本発明の周波数可変発振回路の制御電圧に対する発振周波数の関係を説明するための曲線図。
【図7】本発明の周波数可変発振回路の第2の発明の実施の形態を説明するための構成図。
【図8】本発明の周波数可変発振回路に用いる遅延回路の第2の発明の実施の形態を説明するための回路図。
【図9】第2の発明の実施の形態の遅延回路に用いる制御信号変換回路の例を説明するための回路図。
【図10】本発明の第3の発明の実施の形態を説明するための構成図。
【図11】従来の位相同期回路を説明するための構成図。
【図12】従来のチャージポンプ及びループフィルタを説明するための回路図。
【図13】従来の電圧電流変換回路を説明するための回路図。
【図14】従来の遅延回路を説明するための回路図。
【符号の説明】
1…位相比較器、2…チャージポンプ、3…ループフィルタ、4…電圧電流変換回路、5…補助チャージポンプ、6…加算回路、7…周波数可変発振回路、8,9…分周器、15〜27,30〜38,41〜44,46〜48…トランジスタ、28…遅延回路、29…ディジタル信号変換回路。
Claims (21)
- 縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1及び第2の増幅回路要素の各々はpMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、
上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、かつ上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される制御用MOSトランジスタを有し、
上記制御用MOSトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットと上記制御用MOSトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用MOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれの電圧電流変換利得よりも大きく、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする周波数可変発振回路。 - 入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第1の電流に置き換えるチャージポンプと、
上記位相差を別の第2の電流に置き換えて出力信号とする補助チャージポンプと、
上記第1の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路と、
上記電圧電流変換回路の出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ、上記電圧電流変換回路及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1及び第2の増幅回路要素の各々はpMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される制御用MOSトランジスタを有し、
上記制御用MOSトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットと上記制御用MOSトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用MOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記電圧電流変換回路は、ループフィルタの出力信号をゲート電極に入力してドレイン電極から電流を出力する第1のMOSトランジスタと、ドレイン電極を上記第1のMOSトランジスタのソース電極に接続しかつゲート・ソース間電圧をドレイン・ソース間電圧よりも高くした第2のMOSトランジスタとを備え、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする位相同期回路。 - 請求項2において、
上記第2のMOSトランジスタのゲート電極が電源供給端子に接続され、ソース電極が接地端子に接続されていることを特徴とする位相同期回路。 - 入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第1の電流に置き換えるチャージポンプと、
上記位相差を別の第2の電流に置き換えて出力信号とする補助チャージポンプと、
上記第1の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路と、
上記電圧電流変換回路の出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ、上記電圧電流変換回路及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1及び第2の増幅回路要素の各々はpMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、接続された上記差動増幅回路と上記正帰還回路とからなる回路ユニットを流れる電流を制御するための制御用MOSトランジスタを有し、上記回路ユニットと上記制御用MOSトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用MOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記位相比較器は、上記周波数可変発振回路の発振周波数を上昇させるための制御信号(以下「UP信号」という)と下降させるための制御信号(以下「DN信号」という)とそれぞれの反転信号(以下、上記順に「UPB信号、DNB信号」という)とを前記位相差として出力するものであり、
上記補助チャージポンプは、
第1の定電流源と、
第2の定電流源と、
UP信号とUPB信号を入力して第1の定電流源の電流を切り換える第1の差動回路と、
DN信号とDNB信号を入力して第2の定電流源の電流を切り換える第2の差動回路と、
DN信号が有効のときに第2の差動回路が出力する電流を複製するカレントミラー回路とからなり、
UP信号が有効のときに第1の差動回路が電流を出力する端子とカレントミラー回路が複製電流を出力する端子とを結んでなる端子が補助チャージポンプの前記出力信号を出力する端子であることを特徴とする位相同期回路。 - 請求項4において、
上記補助チャージポンプは、上記第1の定電流源及び上記第2の定電流源の電流を上記ループフィルタの出力信号に比例して変化させる手段を有することを特徴とする位相同期回路。 - 縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1及び第2の増幅回路要素の各々はpMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される電源側の制御用pMOSトランジスタと接地側の制御用nMOSトランジスタとを有し、
上記制御用pMOSトランジスタおよび上記制御用nMOSトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットを挟んで上記制御用pMOSトランジスタと上記制御用nMOSトランジスタとが直列に接続され、直列に接続された上記制御用pMOSトランジスタと上記回路ユニットと上記制御用nMOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記差動増幅回路の上記相補型増幅回路の上記制御用pMOSトランジスタ及び上記制御用nMOSトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記p制御用MOSトランジスタ及びn上記制御用MOSトランジスタのそれぞれの電圧電流変換利得よりも大きく、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする周波数可変発振回路。 - 請求項6において、
上記差動増幅回路の上記相補型増幅回路の上記上記pMOSトランジスタ及び上記制御用nMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記制御用pMOSトランジスタ及び上記制御用nMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする周波数可変発振回路。 - 入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第1の電流に置き換えるチャージポンプと、
上記位相差を別の第2の電流に置き換えて出力信号とする補助チャージポンプと、
上記第1の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路と
上記電圧電流変換回路の出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ、上記電圧電流変換回路及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1及び第2の増幅回路要素の各々はpMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される電源側の制御用pMOSトランジスタと接地側の制御用nMOSトランジスタとを有し、
上記制御用pMOSトランジスタおよび上記制御用nMOSトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットを挟んで上記制御用pMOSトランジスタと上記制御用nMOSトランジスタとが直列に接続され、直列に接続された上記制御用pMOSトランジスタと上記回路ユニットと上記制御用nMOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記電圧電流変換回路は、ループフィルタの出力信号をゲート電極に入力してドレイン電極から電流を出力する第1のMOSトランジスタと、ドレイン電極を上記第1のMOSトランジスタのソース電極に接続しかつゲート・ソース間電圧をドレイン・ソース間電圧よりも高くした第2のMOSトランジスタとを備え、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする位相同期回路。 - 請求項8において、
上記第2のMOSトランジスタのゲート電極が電源供給端子に接続され、ソース電極が接地端子に接続されていることを特徴とする位相同期回路。 - 入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第1の電流に置き換えるチャージポンプと、
上記位相差を別の第2の電流に置き換えて出力信号とする補助チャージポンプと、
上記第1の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路と
上記電圧電流変換回路の出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ、上記電圧電流変換回路及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1及び第2の増幅回路要素の各々はpMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、接続された上記差動増幅回路と上記正帰還回路とからなる回路ユニットを流れる電流を制御するための電源側の制御用pMOSトランジスタと接地側の制御用nMOSトランジスタとを有し、
上記回路ユニットを挟んで上記制御用pMOSトランジスタと上記制御用nMOSトランジスタとが直列に接続され、直列に接続された上記制御用pMOSトランジスタと上記回路ユニットと上記制御用nMOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記位相比較器は、上記周波数可変発振回路の発振周波数を上昇させるための制御信号(以下「UP信号」という)と下降させるための制御信号(以下「DN信号」という)とそれぞれの反転信号(以下、上記順に「UPB信号、DNB信号」という)とを前記位相差として出力するものであり、
上記補助チャージポンプは、
第1の定電流源と、
第2の定電流源と、
UP信号とUPB信号を入力して第1の定電流源の電流を切り換える第1の差動回路と、
DN信号とDNB信号を入力して第2の定電流源の電流を切り換える第2の差動回路と、
DN信号が有効のときに第2の差動回路が出力する電流を複製するカレントミラー回路とからなり、
UP信号が有効のときに第1の差動回路が電流を出力する端子とカレントミラー回路が複製電流を出力する端子とを結んでなる端子が補助チャージポンプの前記出力信号を出力する端子であることを特徴とする位相同期回路。 - 請求項10において、
上記補助チャージポンプは、上記第1の定電流源及び上記第2の定電流源の電流を上記ループフィルタの出力信号に比例して変化させる手段を有することを特徴とする位相同期回路。 - 縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1及び第2の増幅回路要素の各々はpMOS(Metal Oxide Semiconductor)トランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路および上記正帰還回路を構成する上記相補型増幅器に共通に接続される制御用MOSトランジスタを有し、
上記制御用MOSトランジスタは上記差動増幅回路および上記正帰還回路を構成する上記相補型増幅器に流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットと上記制御用MOSトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用MOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする周波数可変発振回路。 - 縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1の増幅回路要素及び第2の増幅回路要素の各々は、pMOSトランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される制御用MOSトランジスタを有し、
上記制御用MOSトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットと上記制御用MOSトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用MOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記正帰還回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのいずれか一方がオン状態である時に、上記pMOSトランジスタ及びnMOSトランジスタの他方がオフ状態であり、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする周波数可変発振回路。 - 請求項13において、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれの電圧電流変換利得よりも大きいことを特徴とする周波数可変発振回路。 - 請求項13において、
上記制御用MOSトランジスタは、上記相補型増幅回路の出力の状態に応じてその電流が変動することを特徴とする周波数可変発振回路。 - 請求項13において、
上記制御用MOSトランジスタを流れる電流は、上記相補型増幅回路の出力が過渡状態にあるか安定状態にあるかに従って変化することを特徴とする周波数可変発振回路。 - 請求項13において、
上記制御用MOSトランジスタは、上記相補型増幅回路の出力が安定状態にあるとき電流が最小になることを特徴とする周波数可変発振回路。 - 入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第1の電流に置き換えるチャージポンプと、
上記位相差を別の第2の電流に置き換えて出力信号とする補助チャージポンプと、
上記第1の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路と、
上記ループフィルタの出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変え、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ、上記電圧電流変換回路及び上記周波数可変発振回路を用いて帰還ループを形成し、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1の増幅回路要素及び第2の増幅回路要素の各々は、pMOSトランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される制御用MOSトランジスタを有し、
上記制御用MOSトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットと上記制御用MOSトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用MOSトランジスタとが電源供給端子と接地端子の間に接続され、
上記電圧電流変換回路は、ループフィルタの出力信号をゲート電極に入力してドレイン電極から電流を出力する第1のMOSトランジスタと、ドレイン電極を上記第1のMOSトランジスタのソース電極に接続しかつゲート・ソース間電圧をドレイン・ソース間電圧よりも高くした第2のMOSトランジスタとを備え、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする位相同期回路。 - 請求項18において、
上記第2のMOSトランジスタのゲート電極が電源供給端子に接続され、ソース電極が接地端子に接続されていることを特徴とする位相同期回路。 - 縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路を有してなり、
上記差動増幅回路は2個の第1の増幅回路要素によって構成され、極性が相互に反転している差動信号を入力して増幅し、
上記正帰還回路を構成する2個の増幅回路がそれぞれ第2の増幅回路要素によって構成され、
上記第1の増幅回路要素及び第2の増幅回路要素の各々は、pMOSトランジスタとnMOSトランジスタとを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記pMOSトランジスタ及びnMOSトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記pMOSトランジスタ及びnMOSトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記正帰還回路の2個の増幅回路の一方の増幅回路の第1の入力端子が他方の増幅回路の第1の出力端子に接続され、他方の増幅回路の第1の入力端子が一方の増幅回路の第1の出力端子に接続され、
上記差動増幅回路の差動信号の一方を出力する第2の出力端子が上記一方の増幅回路の第1の出力端子に接続され、上記差動増幅回路の差動信号の他方を出力する第2の出力端子が上記他方の増幅回路の第1の出力端子に接続されることによって上記差動増幅回路と上記正帰還回路とが接続され、
上記複数の遅延回路の各々は、上記差動増幅回路と上記正帰還回路とに共通に接続される制御用MOSトランジスタを有し、
上記制御用MOSトランジスタは上記差動増幅回路と上記正帰還回路とに流れる電流を共通に制御し、
上記差動増幅回路と上記正帰還回路とを含んで成る回路ユニットと上記制御用MOSトランジスタとが直列に接続され、直列に接続された上記回路ユニットと上記制御用MOSトランジスタとが第1の動作点と第2の動作点の間に接続され、
上記正帰還回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのいずれか一方がオン状態である時に、上記pMOSトランジスタ及びnMOSトランジスタの他方がオフ状態であり、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅が上記正帰還回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれのゲート幅よりも大きいことを特徴とする周波数可変発振回路。 - 請求項20において、
上記差動増幅回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記pMOSトランジスタ及びnMOSトランジスタのそれぞれの電圧電流変換利得よりも大きいことを特徴とする周波数可変発振回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10142398A JP4167747B2 (ja) | 1998-04-13 | 1998-04-13 | 周波数可変発振回路及びそれを用いた位相同期回路 |
US09/288,689 US6215364B1 (en) | 1998-04-13 | 1999-04-09 | Variable frequency oscillator, and phase locked loop and clock synchronizer using thereof |
KR1019990012834A KR100616066B1 (ko) | 1998-04-13 | 1999-04-12 | 주파수 가변발진회로와, 그것을 이용한 위상동기회로 및 클럭동기회로 |
TW088105786A TW419899B (en) | 1998-04-13 | 1999-04-12 | Variable frequency oscillator, and phase locked loop and clock synchronizer using thereof |
US09/754,382 US6535070B2 (en) | 1998-04-13 | 2001-01-05 | Variable frequency oscillator, and phase locked loop and clock synchronizer using thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10142398A JP4167747B2 (ja) | 1998-04-13 | 1998-04-13 | 周波数可変発振回路及びそれを用いた位相同期回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005199602A Division JP4195702B2 (ja) | 2005-07-08 | 2005-07-08 | クロック同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11298302A JPH11298302A (ja) | 1999-10-29 |
JP4167747B2 true JP4167747B2 (ja) | 2008-10-22 |
Family
ID=14300311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10142398A Expired - Fee Related JP4167747B2 (ja) | 1998-04-13 | 1998-04-13 | 周波数可変発振回路及びそれを用いた位相同期回路 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6215364B1 (ja) |
JP (1) | JP4167747B2 (ja) |
KR (1) | KR100616066B1 (ja) |
TW (1) | TW419899B (ja) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4167747B2 (ja) * | 1998-04-13 | 2008-10-22 | 株式会社ルネサステクノロジ | 周波数可変発振回路及びそれを用いた位相同期回路 |
US8132105B1 (en) | 2000-10-10 | 2012-03-06 | Koninklijke Philips Electronics, N.V. | Control codes for programmable remote supplied in XML format |
JP2002176340A (ja) * | 2000-12-06 | 2002-06-21 | Toshiba Corp | 遅延回路及び電圧制御発振回路 |
US20020184577A1 (en) * | 2001-05-29 | 2002-12-05 | James Chow | Precision closed loop delay line for wide frequency data recovery |
WO2003017487A1 (en) * | 2001-08-16 | 2003-02-27 | Koninklijke Philips Electronics N.V. | Ring oscillator stage |
JP3808338B2 (ja) * | 2001-08-30 | 2006-08-09 | 株式会社ルネサステクノロジ | 位相同期回路 |
US7260657B2 (en) * | 2001-10-02 | 2007-08-21 | Hitachi, Ltd. | Serial data transferring apparatus |
DE10149769A1 (de) * | 2001-10-09 | 2003-04-17 | Philips Corp Intellectual Pty | Digital schaltbare Stromquelle |
US6690242B2 (en) * | 2001-12-21 | 2004-02-10 | Texas Instruments Incorporated | Delay circuit with current steering output symmetry and supply voltage insensitivity |
KR100399585B1 (ko) * | 2002-09-12 | 2003-09-26 | (주) 가인테크 | 상보성 트랜지스터를 이용한 전압 제어 발진기 |
KR100975990B1 (ko) | 2003-03-17 | 2010-08-13 | 매그나칩 반도체 유한회사 | 가변주파수 발진기 |
US6794918B1 (en) * | 2003-03-27 | 2004-09-21 | Applied Micro Circuits Corporation | Loop-back clock phase generator |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4167747B2 (ja) * | 1998-04-13 | 2008-10-22 | 株式会社ルネサステクノロジ | 周波数可変発振回路及びそれを用いた位相同期回路 |
-
1998
- 1998-04-13 JP JP10142398A patent/JP4167747B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-09 US US09/288,689 patent/US6215364B1/en not_active Expired - Lifetime
- 1999-04-12 KR KR1019990012834A patent/KR100616066B1/ko not_active IP Right Cessation
- 1999-04-12 TW TW088105786A patent/TW419899B/zh not_active IP Right Cessation
-
2001
- 2001-01-05 US US09/754,382 patent/US6535070B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6215364B1 (en) | 2001-04-10 |
KR100616066B1 (ko) | 2006-08-28 |
KR19990083138A (ko) | 1999-11-25 |
US6535070B2 (en) | 2003-03-18 |
TW419899B (en) | 2001-01-21 |
US20010002115A1 (en) | 2001-05-31 |
JPH11298302A (ja) | 1999-10-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031209 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050322 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050708 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050708 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050816 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051014 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051028 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051202 |
|
A521 | Written amendment |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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