KR100646245B1 - 디지털로 제어되는 주파수 발생기. - Google Patents

디지털로 제어되는 주파수 발생기. Download PDF

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Abstract

본 발명은 주파수 발진기에 관한 것으로, 더욱 상세하게는 디지털로 제어할 수 있는 주파수 발진기에 관한 것이다.
본 발명에 따른 디지털로 제어되는 주파수 발생기는 m(m은 2 이상의 정수)개의 지연수단이 캐스케이드(cascade) 된 지연부 및 m개의 지연수단 중 어느 하나의 지연수단을 선택하는 선택부를 포함하되, m번째 지연수단의 출력신호는 각각의 지연수단에 궤환입력되며, 선택부에 의하여 선택된 지연수단의 출력신호는 m번째 지연수단을 통하여 선택된 지연수단에 궤환되어 선택된 지연수단의 출력신호가 반전되는 것을 특징으로 이루어진다.
디지털 주파수 발생기, 발진기, 플립플롭, 지연소자

Description

디지털로 제어되는 주파수 발생기.{DIGITALLY CONTROLLED OSCILLATOR}
도 1은 종래의 디지털로 제어되는 주파수 발생기이다.
도 2는 본 발명에 따른 디지털로 제어되는 주파수 발생기이다.
도 3은 본 발명에 따른 디지털로 제어되는 주파수 발생기에서 이상전류(glitch)를 방지하기 위한 타이밍 다이어그램이다.
** 도면의 주요 부분에 관한 부호의 설명 **
210: 선택부 220: 지연부
221: 제1 지연수단(221) 222: 제2 지연수단(222)
221a: AND소자 221b: NAND소자
221c: D-FF 230: 지연소자
240: 인버터
본 발명은 주파수 발진기에 관한 것으로, 더욱 상세하게는 디지털로 제어할 수 있는 주파수 발진기에 관한 것이다.
도 1은 종래의 디지털로 제어되는 주파수 발생기이다.
도시된 바와 같이, 종래의 디지털로 제어되는 주파수 발생기는 인버터 체인부(110) 및 버퍼부(120)를 포함한다.
인버터 체인부(110)는 저속으로 인버팅 되는 다수의 인버터(111 내지 116)가 직렬로 연결된다.
즉, 인버터 체인(110)의 속도가 종래의 디지털로 제어되는 주파수 발생기 회로의 최저 주파수를 결정하게 된다.
버퍼부(120)는 3-상태(TRI-STATE) 버퍼(121a 내지 122f)이 직렬 및 병렬로 연결되며, 3-상태(TRI-STATE) 버퍼(121a 내지 122f)를 턴-온 또는 턴-오프하는 경우에 따라 각 스테이트(STATE 0 내지 STATE 6)의 구동 능력이 달라진다.
결국, 디지털 입력값(C[0] 내지 C[127])에 따라 해당 3-상태(TRI-STATE) 버퍼(121a 내지 122f)가 턴-온 또는 턴-오프되는 것에 따라 스테이트(STATE 0 내지 STATE 6)의 구동 능력이 높아지면, 해당 스테이트(STATE 0 내지 STATE 6)는 인버팅 속도가 빨라지게 되어 전체 출력 주파수가 빨라진다.
그러나, 종래의 디지털로 제어되는 주파수 발생기 회로는 디지털 입력값(C[0] 내지 C[127])이 커질수록 출력 주파수가 증가하지 않는다.
즉, 각 스테이트(STATE 0 내지 STATE 6)에 있는 tri-state 버퍼를 켤수록 그 전 스테이트에서 구동해야 하는 3-상태(TRI-STATE) 버퍼(121a 내지 122f) 또한 증가하여 부하가 커지게 되어 출력 주파수가 잘 올라가지 않게 된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 높은 주파수 출력이 가능한 디지털 제어 주파수 발생기를 제공하는 데 있다.
본 발명의 다른 목적은, 출력 주파수에 이상전류(glitch)가 생성되지 않는 디지털 제어 주파수 발생기를 제공하는 데 있다.
본 발명의 또 다른 목적은, 크기가 소형이며 소비전력이 적은 디지털 제어 주파수 발생기를 제공하는 데 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 디지털로 제어되는 주파수 발생기는 m(m은 2 이상의 정수)개의 지연수단이 캐스케이드(cascade) 된 지연부; 및 상기 m개의 지연수단 중 어느 하나의 지연수단을 선택하는 선택부;를 포함하되, 상기 m번째 지연수단의 출력신호는 상기 각각의 지연수단에 궤환입력되며, 상기 선택부에 의하여 선택된 지연수단의 출력신호는 상기 m번째 지연수단을 통하여 상기 선택된 지연수단에 궤환되어 상기 선택된 지연수단의 출력신호가 반전되는 것을 특징으로 하는 것을 특징으로 한다.
여기서, 상술한 선택부는 다음 식을 만족하는 if, C[n:0] = m then, C_OUT[m-1:0] = 0, C_OUT[m] = 1, C_OUT[a:m+1] = 0 여기서, C[n:0]는 n-비트의 제어신호이고, 여기서, n는 '1'이상의 제어 입력 비트이고, 여기서, m는 '0' 이상의 정수이고, 여기서, a는 n-비트에 의해서 제어할 수 있는 최대 상태의 개수이고, 여기서, 'C_OUT[m-1:0] = 0'는 '0'비트에서 'm-1'비트까지의 상태는 '0'의 값으로 치환하며, 여기서, 'C_OUT[m] = 1'는 'm'번째 해당하는 비트의 상태값은 '1'로 치환하며, 여기서, 'C_OUT[a:m+1] = 0'는 'm+1'비트에서 'a'비트까지의 상태는 '0'의 값으로 치환하는 것을 특징으로 하는 것이 바람직하다.
여기서, 상술한 m번째 지연수단의 출력신호를 소정의 시간만큼 지연시키는 지연소자; 및 상기 지연소자에서 지연된 신호의 위상을 반전시키는 인버터;를 더 포함하되, 상기 인버터의 출력 신호가 상기 각각의 지연소자로 클록을 인가하는 것을 특징으로 하는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다.
도 2는 본 발명에 따른 디지털로 제어되는 주파수 발생기이다.
도시된 바와 같이, 본 발명에 따른 디지털로 제어되는 주파수 발생기는 선택부(210), 지연부(220), 지연소자(230) 및 인버터(240)를 포함한다.
여기서, 지연부(220)는 제1 지연수단(221) 및 제2 지연수단(222)을 포함한다.
여기서, 제1 지연수단(221)은 AND소자(221a), NAND소자(221b) 및 D-FF(221c)를 포함한다.
여기서, 제2 지연수단(222)은 제1 지연수단(223)과 구조가 같고 캐스케이드(cascade)되어 있으며, 상세한 설명은 제1 지연수단(221)만 설명하는 것으로 제2 지연수단(222)의 구조를 충분히 이해할 수 있을 것이다.
<연결>
1. 제1 지연수단(221)의 내부 연결
D-FF(221c)의 반전 클록단(미도시)는 제1 지연수단(221)의 클록단자(CLK)에 연결된다.
D-FF(221c)의 데이터단(D; data)은 제1 지연수단(221)의 선택단(C; chip select)에 연결된다.
D-FF(221c)의 출력단(Q)은 NAND소자(221b)의 제1 입력단에 연결된다.
NAND소자(221b)의 제2 입력단은 제1 지연수단(221)의 궤환입력단자(FB_IN)에 연결된다.
NAND소자(221b)의 출력단은 AND소자(221a)의 제1 입력단에 연결된다.
AND소자(221a)의 제2 입력단은 제1 지연수단(221)의 입력단자(IN)에 연결된다.
AND소자(221a)의 출력단 제1 지연수단(221)의 출력단자(OUT)에 연결된다.
2. 제1 지연수단(221)을 포함한 디지털로 제어되는 주파수 발생기의 연결
선택부(210)의 입력단(IN)에는 7-비트의 디지털 제어 신호(C[6:0])가 인가된다.
선택부(210)의 제1 출력단자(C_OUT[0])은 제1 지연수단(221)의 선택(C)단자에, 제2 출력단자(C_OUT[1])은 제2 지연수단(222)의 선택(C)단자에 접속된다.
제1 지연수단(221)의 입력단(IN)에는 실행 제어신호(RUN)이 인가된다.
제1 지연수단(221)의 궤환입력단자(FB_IN)는 지연소자(230)의 입력단자(IN)에 연결된다.
제1 지연수단(221)의 출력단(OUT)은 제2 지연수단(222)의 입력단(IN)에 연결된다.
제2 지연수단(222)의 궤환입력단자(FB_IN)는 지연소자(230)의 입력단자(IN)에 연결된다.
제2 지연수단(222)의 출력단자(OUT)는 지연소자(230)의 입력단자(IN)에 연결된다.
지연소자(230)의 출력단자(OUT)는 출력단(VOUT)과 인버터(240)의 입력단에 연결된다.
인버터(240)의 출력단은 제1 및 제2 지연수단(221, 222)의 클록단자(CLK)의 각각 공통으로 연결된다.
<동작>
선택부(210)의 입력단자(IN)에 디지털 제어신호(C[6:0])가 인가되면, 다음 수학식 1에서와 같은 방법으로 인코딩되어 출력단을 통하여 제어신호(C_OUT[127:0])가 출력된다.
if, C[a:0] = k,
then, C_OUT[b:k+1] = 0, C_OUT[k] = 1, C_OUT[k-1:0] = 0
여기서, a는 '1'이상의 제어 입력 비트이다.
여기서, k는 '0' 이상의 정수이다.
여기서, b는 a-비트에 의해서 제어할 수 있는 최대 상태의 개수이다.
상술한 바와 같이, 7-비트의 제어신호(C[6:0])에 의하여 표현될 수 있는 128개의 상태(state) 중 어느 하나를 'k'라 하면, 선택부(210)에 의하여 128-비트의 제어신호(C_OUT[127:0])로 변환된다.
128-비트로 변환된 제어신호(C_OUT[127:0])로 표현될 수 있는 무수히 많은 상태 중 상술한 C_OUT[k]인 경우만 출력값이 '1'이 되고 나머지는 '0'으로 치환된다.
이러한 구조에 의하여 결국, 128개의 상태를 선택할 수 있게 되며, 각 상태에 따라 선택부(210)의 제1 출력(C_OUT[0])은 제1 지연수단(221)의 선택단자(C)에 인가되고, 제2 출력(C_OUT[127])는 제2 지연수단(222)의 선택단자(C)에 인가된다.
여기서, 본 발명의 기본 개념을 설명하기 위하여 제1 출력(C_OUT[0])은 제1 지연수단(221)의 선택단자(C)에 연결되며, 제2 출력(C_OUT[127])은 제2 지연수단(222)의 선택단자(C)에 연결되는 것으로 설명하지만, 당업자라면 충분히 선택부(210)에서 출력되는 상태의 경우의 수에 따라 지연수단의 수가 동수로 구성되야 하는 것은 인지할 수 있다.
즉, 선택부(210)의 출력 상태의 수가 128개라면, 지연수단도 128개가 구성돼야 하며, 선택부(210)의 출력단자는 지연수단의 선택단자에 각각 연결돼야한다.
여기서, 설명의 편의를 위해 최소상태(C_OUT[0])와 최대상태(C_OUT[127])로만 구성되어 있는 회로에 대해서 설명한다.
1. 제1 지연수단(221)이 선택될 경우
선택부(210)의 출력신호(C_OUT[0])에 의하여 제1 지연수단(221)의 선택단자(C)에 '1'이 인가되면, D-FF(221c)의 데이터단(D)에 '1' 이 인가된다.
D-FF(221c)의 반전 클록단(CLK)에 '0' 이 인가되면 D-FF(221c)의 내부에서 '0'의 신호를 '1'로 반전되어 D-FF(221c)에 인가되어 동작이 수행되어 D-FF(221c) 의 출력단(Q)은 '1'이 출력된다.
D-FF(221c)의 출력단(Q)는 NAND(221a)의 제1 입력단에 '1'이 인가되며,NAND(221a)의 제2 입력단에는 지연부(230)의 입력단에 인가되는 지연부(220)의 출력신호(FB_IN)에 따라 NAND(221a)의 출력값이 결정된다.
지연부(220)의 출력신호(FB_IN)가 '0'이면 NAND(221a)의 출력값은 '1'로 되어 AND(221a)의 제1 입력단에 인가된다.
AND(221a)의 제2 입력단은 제1 지연수단(221)의 입력단자(IN)에 연결되어, 제1 지연수단(221)의 입력단자(IN)에 실행신호(RUN)가 '1'로 인가되면, AND(221a)의 출력은 '1'가 되어 제1 지연수단(221)의 출력단자(OUT)를 통하여 '1'이 출력된다.
제1 지연수단(221)의 출력단자(OUT)를 통하여 '1'이 출력된 값은 제2 지연수단(222)의 입력단자(IN)에 인가된다.
제2 지연수단(222)의 선택단자(C)에는 '0'이 인가된다.
제2 지연수단(222)의 클록단자(CLK)에는 '0'이 인가된다.
제2 지연수단(222)의 궤환입력단자(FB_IN)에는 '1'이 인가된다.
제2 지연수단(222)의 입력(IN)에는 제1 지연수단(221)의 출력단자(OUT)를 통하여 전달된 '1'의 값이 인가된다.
제2 지연수단(222)의 출력단자(OUT)에는 제1 지연수단(221)의 출력단자(OUT)를 통하여 전달된 '1'의 값이 출력된다.
여기서, 변동되는 신호는 각각의 제1 및 제2 지연수단(221, 222)의 클록단자 (CLK) 및 궤환입력단자(FB_IN)에 인가되는 신호만 변경된다.
즉, 제1 지연수단(221)의 D-FF(221c)의 선택단자(C)에 인가되는 신호와 제1 지연수단(221)의 입력단자(IN)에 인가되는 신호가 어떤 신호인가에 따라 제1 지연수단(221)의 동작이 종속된다.
결국, 이러한 구조에 의하여 제1 지연수단(221)과 제2 지연수단(222)에는 각각 시간지연 요소가 있기에, 제1 지연수단(221)이 선택되면 그 결과는 제2 지연수단(222)과는 무관하게 되어 발진에 필요한 경로가 가장 길어지게 되어 발진 되는 주파수의 주기가 길어진다.
2. 제2 지연수단(222)이 선택될 경우
선택부(210)의 출력신호(C_OUT[127])에 의하여 제2 지연수단(222)의 선택단자(C)에만 '1'이 인가된다.
여기서, 앞서 1. 제1 지연수단(221)이 선택될 경우에 설명한 것을 참조하는 것으로 제2 지연수단(222)의 내부적인 동작은 생략한다.
이러한 경우, 제1 지연수단(221)의 입력단자(IN)에 '1'이 인가되면, 제1 지연수단(221)의 궤환입력단자(FB_IN) 및 클록단자(CLK)에 인가되는 신호에 관계없이 제1 지연수단(221)의 출력단자(OUT)에는 항상 '1'이 출력되며, 제2 지연수단(222)의 입력단자(IN)에는 항상 '1'이 인가된다.
즉, 각각의 제1 및 제2 지연수단(221, 222)의 클록단자(CLK) 및 궤환입력단자(FB_IN)에 인가되는 신호만 변경된다.
제1 지연수단(221)의 출력단자(OUT)에는 항상 '1'이 출력되기에 실질적으로 주파수를 발진하는 동작에 관여하는 것은 제2 지연수단(222)만이 관여를 하게 되어 전체적으로는 발진에 필요한 경로가 가장 짧아진다.
결국, 이러한 구조에 의하여 제1 지연수단(221)과 제2 지연수단(222)에는 각각 시간지연 요소가 있기에, 제2 지연수단(222)이 선택되면 그 결과는 제1 지연수단(221)과는 무관하게 되어 발진에 필요한 경로가 짧아지게 되어 발진 되는 주파수의 주기가 짧아진다.
또한, 이러한 구조에 의하여 본 발명에 따른 디지털로 제어되는 주파수 발생기는 지연부(220)의 각각의 지연수단(221, 222)의 부하는 항상 일정한 크기이며, 지연수단(221, 222)의 구조가 모두 같은 구조이기에 주파수 대역의 한계가 없다.
도 3은 본 발명에 따른 디지털로 제어되는 주파수 발생기에서 이상전류(glitch)를 방지하기 위한 타이밍 다이어그램이다.
도시된 바와 같이, 본 발명에 따른 디지털로 제어되는 주파수 발생기는 제2 지연수단(222)의 출력단자(OUT)에 지연소자(230)와 인버터(240)를 포함한다.
각각의 지연수단(221, 222)의 내부회로에는 D-FF(221c)을 포함한다.
여기서, D-FF(221c)에 인가되는 클록(CLK)의 상승 에지(rising edge)는 각각의 지연수단(221, 222)의 궤환입력단자(FB_IN)에 인가되는 신호의 하강 에지(falling edge) 이후에 일정한 시간(t1) 이후에 인버팅되어 출력(Q)된다.
이러한 구조에 의하여, 지연부(220)에 이상전류(glitch)가 발생하지 않고 안정된 동작을 수행한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 본 발명의 구성에 따르면, 디지털 제어 주파수 발생기에서 높은 주파수 출력이 가능하데 된다.
또한, 디지털 제어 주파수 발생기에서 출력 주파수에 이상전류(glitch)가 생성되지 않게 된다.
또한, 디지털 제어 주파수 발생기의 크기가 작아지며 소비되는 전력 또한 적어진다.

Claims (3)

  1. m(m은 2 이상의 정수)개의 지연수단이 캐스케이드(cascade) 된 지연부; 및
    상기 m개의 지연수단 중 어느 하나의 지연수단을 선택하는 선택부;
    를 포함하되, 상기 m번째 지연수단의 출력신호는 상기 각각의 지연수단에 궤환입력되며, 상기 선택부에 의하여 선택된 지연수단의 출력신호는 상기 m번째 지연수단을 통하여 상기 선택된 지연수단에 궤환되어 상기 선택된 지연수단의 출력신호가 반전되는 것을 특징으로 하는, 디지털로 제어되는 주파수 발생기.
  2. 제1항에 있어서,
    상기 선택부는 다음 식을 만족하는
    if, C[n:0] = m,
    then, C_OUT[m-1:0] = 0, C_OUT[m] = 1, C_OUT[a:m+1] = 0
    여기서, C[n:0]는 n-비트의 제어신호이고, 여기서, n는 '1'이상의 제어 입력 비트이고, 여기서, m는 '0' 이상의 정수이고, 여기서, a는 n-비트에 의해서 제어할 수 있는 최대 상태의 개수이고, 여기서, 'C_OUT[m-1:0] = 0'는 '0'비트에서 'm-1'비트까지의 상태는 '0'의 값으로 치환하며, 여기서, 'C_OUT[m] = 1'는 'm'번째 해당하는 비트의 상태값은 '1'로 치환하며, 여기서, 'C_OUT[a:m+1] = 0'는 'm+1'비트에서 'a'비트까지의 상태는 '0'의 값으로 치환하는 것을 특징으로 하는, 디지털로 제어되는 주파수 발생기.
  3. 제1항에 있어서,
    상기 m번째 지연수단의 출력신호를 소정의 시간만큼 지연시키는 지연소자; 및
    상기 지연소자에서 지연된 신호의 위상을 반전시키는 인버터;
    를 더 포함하되, 상기 인버터의 출력 신호가 상기 각각의 지연소자로 클록을 인가하는 것을 특징으로 하는, 디지털로 제어되는 주파수 발생기.
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KR (1) KR100646245B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
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JPH0529891A (ja) * 1990-12-26 1993-02-05 Mitsubishi Electric Corp 同期クロツク発生装置
JPH06326576A (ja) * 1993-05-11 1994-11-25 Nippon Steel Corp タイミング再生回路
JPH10163819A (ja) 1996-12-05 1998-06-19 Nec Corp ディジタル制御発振回路
JPH11298302A (ja) 1998-04-13 1999-10-29 Hitachi Ltd 周波数可変発振回路並びにそれを用いた位相同期回路及びクロック同期回路

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