JPH06326576A

JPH06326576A - タイミング再生回路

Info

Publication number: JPH06326576A
Application number: JP5132852A
Authority: JP
Inventors: Hidekazu Ishii; 英一石井
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1993-05-11
Filing date: 1993-05-11
Publication date: 1994-11-25
Anticipated expiration: 2019-03-15
Also published as: JP3506730B2

Abstract

(57)【要約】【目的】広いクロック周波数範囲で安定した動作が可
能なタイミング再生回路を提供できるようにすることを
目的とする。【構成】クロック信号が入力され、上記クロック信号
を遅延する遅延素子が直列に複数個接続された信号遅延
手段ＶＣＤと、上記信号遅延手段の出力を取り出すクロ
ック出力端ＣＫ１〜ＣＫＮと、遅延手段の各段の出力反
転順序を監視するパルス発生順序検出手段ＰＯＤとを設
けるとともに、上記パルス発生順序検出手段ＰＯＤが、
上記信号遅延手段ＶＣＤの全段の遅延手段の出力が一極
性に反転してから最前段の遅延手段の出力が再び同一極
性に反転するか否かを検出することにより、本来の遅延
時間τ＝クロック信号の周期Ｔ以外の条件で帰還ループ
が安定してしまう不都合を防止して、半導体集積回路内
に作りこまれる素子のばらつきに対する許容度を大きく
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路内に設
けられたクロック信号のタイミングを再生するタイミン
グ再生回路に係わり、特に、多相化したクロック信号を
発生させるタイミング再生回路に関するものである。

【０００２】

【従来の技術】従来のタイミング再生回路は、１９９３
年２月の日経マイクロデバイスｐ８１〜８５、１９９３
年２月１日の日経エレクトロニクス（ｎｏ．５７３）ｐ
１２９に記載のように構成されていた。

【０００３】従来のタイミング再生回路の一例を、図５
に示す。図５に示すタイミング再生回路は、ＰＬＬ（フ
ェーズ・ロックド・ループ）により構成されている。図
５において、位相差検出回路ＰＤはクロック入力端子Ｉ
Ｎに入力される外部のクロック信号と、集積回路内の内
部のクロック信号の位相差を検出している。

【０００４】そして、上記位相差検出回路ＰＤの出力
は、ループフィルターＬＦを介して電圧制御発振器ＶＣ
Ｏの発振周波数を制御している。電圧制御発振器ＶＣＯ
の出力は、集積回路内部のクロック信号として使用され
ている。このように、位相差検出回路ＰＤ、ループフィ
ルターＬＦ、電圧制御発振器ＶＣＯでもってＰＬＬを構
成し、集積回路内部のクロック信号と外部より与えられ
たクロック信号の位相を合わせて、タイミングを再生し
ていた。

【０００５】次に、別の従来例を図６に示す。図６に示
したのは内部のクロック信号のデューティを５０％にす
るために、１／２分周回路ＤＩＶ２を電圧制御発振器Ｖ
ＣＯの後段に設けた例を示している。

【０００６】この例の場合は、電圧制御発振器ＶＣＯの
発振周波数を、図５に示した従来例の２倍にしなければ
ならないけれども、発振波形の自由度を大きくできる利
点を有している。

【０００７】さらに、集積回路の内部のクロック信号を
多相にした従来例を、図７に示す。図７に示したのは集
積回路の内部のクロック信号を８相にした例であり、電
圧制御発振器ＶＣＯの後段に１／８分周回路ＤＩＶ８を
設け、上記１／８分周回路ＤＩＶ８の内部状態を８デコ
ーダＤＥＣ８にてデコードして８相のクロック信号とし
て取り出している。

【０００８】そして、得られた８相の内部クロック信号
のうち、基準とする１つのクロック信号を位相差検出回
路ＰＤに戻している。このようにして、外部から与えら
れるクロック信号と正確にタイミングの一致したクロッ
ク信号と、位相差が固定された残りの７相のクロック信
号を得ていた。

【０００９】しかし、図７に示した例ではクロック信号
の周波数が高くなると実現が困難になる問題があった。
これは、電圧制御発振器ＶＣＯの発振周波数が、外部よ
り与えられるクロック信号の周波数の８倍になるためで
ある。しかも、内部のクロック信号の相数をさらに大き
くすれば、上記電圧制御発振器ＶＣＯの発振周波数をさ
らに高くしなければならない問題があった。

【００１０】次に、この問題に有効な対策を施した例
を、図８に示す。図８に示した例は電圧制御遅延回路Ｖ
ＣＤを用い、かつ多相のクロック信号を取り出すように
した例である。この回路の場合、外部から与えられたク
ロック信号を、電圧制御遅延回路ＶＣＤを介して位相差
検出回路ＰＤの一方の入力端子に供給するとともに、他
方の入力端子に直接印加している。

【００１１】そして、位相差検出回路ＰＤの出力はルー
プフィルターＬＦを介して上記電圧制御遅延回路ＶＣＤ
に供給し、これを制御するようにしている。すなわち、
位相差検出回路ＰＤ、ループフィルターＬＦ、電圧制御
遅延回路ＶＣＤよりなる帰還ループにより、電圧制御遅
延回路ＶＣＤにおける遅延時間τを、外部より与えられ
たクロック信号の周期Ｔに正確に一致させるようにして
いる。また、電圧制御遅延回路ＶＣＤの複数の中間タッ
プより得られる信号を、それぞれ多相のクロック信号Ｃ
Ｋ₁〜ＣＫ_Nとして取り出していた。

【００１２】

【発明が解決しようとする課題】以上説明したように、
図８に示した例ではクロック信号の周波数が高いときで
もタイミングを再生することができ、しかも多相のクロ
ック信号が得られる利点を有している。

【００１３】しかし、位相差検出回路ＰＤ、ループフィ
ルターＬＦ、電圧制御遅延回路ＶＣＤよりなる帰還ルー
プにおいて、電圧制御遅延回路ＶＣＤにおける遅延時間
τが外部より与えられたクロック信号の周期Ｔに正確に
等しくならない場合があるという問題があった。

【００１４】これは、上記帰還ループが安定する条件が
次式に示されるように、複数存在するためであった。 τ＝Ｔ、２Ｔ、３Ｔ、４Ｔ、５Ｔ．．．．． τ：電圧制御遅延回路ＶＣＤにおける遅延時間Ｔ：クロック信号の周期

【００１５】このため、半導体集積回路の製造上のバラ
ツキや素子の特性の温度変化等により、上記電圧制御遅
延回路ＶＣＤにおける遅延時間τの中心値のバラツキが
大きいときや、クロック信号の周期Ｔの値が大きく異な
るために、遅延時間τの制御変化範囲を広くするときに
は、本来のτ＝Ｔ以外の条件で帰還ループが安定してし
まう可能性があった。

【００１６】このため、従来は集積回路の製造工程にお
いてトリミングや、集積回路の使用に際して調整を行う
ことが必要となる問題があった。本発明は上述の問題点
にかんがみ、広いクロック周波数範囲で安定した動作が
可能なタイミング再生回路を提供できるようにすること
を目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のタイミング再生回路は、クロック信号が入
力され、前記クロック信号を遅延する遅延素子が直列に
複数個接続された信号遅延手段と、上記信号遅延素子の
出力を取り出すクロック出力端と、上記遅延手段の各段
の出力反転順序を監視するパルス発生順序検出手段とを
有している。

【００１８】さらに、本発明のタイミング再生回路のパ
ルス発生順序検出手段は、上記信号遅延手段の全段の遅
延素子の出力が一極性に反転してから最前段の遅延素子
の出力が再び同一極性に反転するか否かを検出する。

【００１９】また、本発明のタイミング再生回路のパル
ス発生順序検出手段は、隣接する遅延素子の出力を比較
し、前の段の遅延素子の出力反転が後段の遅延素子の出
力反転より早いタイミングで起こることを検出する。

【００２０】

【作用】本発明のタイミング再生回路は、パルス発生順
検出回路を用いることにより、タイミング再生回路内の
帰還ループが誤った条件で安定させないようにしている
ので、広いクロック周波数範囲で安定した動作が可能な
タイミング再生回路を提供することができる。

【００２１】

【実施例】以下、本発明のタイミング再生回路の一実施
例を図面を参照して説明する。図１は、本発明の一実施
例を示し、パルス発生順検出回路を用いたタイミング再
生回路を示している。

【００２２】本実施例のタイミング再生回路は、図９に
示した従来例に対して多相のクロック信号の発生順を検
出するパルス発生順検出回路ＰＯＤと、パルス発生順検
出回路ＰＯＤの出力と位相差検出回路ＰＤの出力とを加
算する加算器ＡＤＤを追加して構成したものである。

【００２３】図１に示した本実施例によるパルス発生順
検出回路ＰＯＤを用いたタイミング再生回路の動作は、
電圧制御遅延回路ＶＣＤにおける遅延時間τが正確に外
部より与えられたクロック信号の周期Ｔに等しくなって
いるとき（τ＝Ｔ）の定常的な動作では、図９に示した
従来例と同じである。

【００２４】すなわち、このときにはパルス発生順検出
回路ＰＯＤからは、エラー信号は出力されない。しか
し、 τ＝２Ｔ、３Ｔ、４Ｔ、５Ｔ．．．．ＮＴ、（Ｎ＋２）
ＴＮ：クロック信号の相数のときには、パルス発生順検出回路ＰＯＤからエラー信
号が出力されて、電圧制御遅延回路ＶＣＤにおける遅延
時間を短くするように制御している。

【００２５】ここで、パルス発生順検出回路ＰＯＤから
のエラー信号は、位相差検出回路ＰＤからの出力よりも
大きく設定されている。これは、パルス発生順検出回路
ＰＯＤでの判定を、位相差検出回路ＰＤの判定結果より
優先させるためである。

【００２６】ここで、 τ＝（Ｎ＋１）Ｔ、（２Ｎ＋１）Ｔ、（３Ｎ＋１）
Ｔ．．．．のときは、出力されるクロック信号は多相のクロック信
号も含めて正しい動作と同じタイミングになっている。
しかし、この場合ジッターが大きくなって問題である。

【００２７】この問題に対しては、クロック信号の相数
を「４以上」のように、大きめに設定することで集積回
路の製造上のバラツキや、素子の特性の温度変化等より
電圧制御遅延回路ＶＣＤにおける遅延時間τの中心値の
バラツキ等に対応でき、 τ＝（Ｎ＋１）Ｔ．．．．では帰還ループが安定しないようにすることができる。

【００２８】また、素子のバラツキや、温度特性が大き
いときや、応用上外部より与えられるクロック信号の周
期Ｔの範囲が大きくて、対応するために電圧制御遅延回
路ＶＣＤにおける遅延時間τの変化巾を広く取る場合
は、それに見合っただけクロック信号の相数を多く取れ
ばよい。この場合、半導体集積回路の動作上使用しない
相のクロック信号は、このタイミング再生回路より引き
出さないでよいのは言うまでもないことである。

【００２９】本実施例のパルス発生順検出回路ＰＯＤ
は、第１のクロック信号端子ＣＫ１に印加されるクロッ
ク信号が、“０”から“１”に立ち上がる反転動作した
後に、第１のクロック信号端子ＣＫ１を除く、それぞれ
隣合った番号の２つのクロック信号端子ＣＫに印加され
るクロック信号が、“０”から“１”に立ち上がる反転
動作するタイミングを比較して、若い番号のクロック信
号端子ＣＫに印加されるクロック信号の方が先に反転動
作したことを検出している。

【００３０】さらに、第１のクロック信号端子ＣＫ１に
印加されるクロック信号が、“０”から“１”に立ち上
がる反転動作した後に、さらに再度、第１のクロック信
号端子ＣＫ１に印加されるクロック信号が、“０”から
“１”に立ち上がる反転動作が起こるまでには、第２〜
Ｎのクロック信号入力端子ＣＫ２〜Ｎに印加されている
クロック信号は全て“０”から“１”に立ち上がる反転
動作を行ったことを検出している。

【００３１】次に、本実施例のパルス発生順検出回路Ｐ
ＯＤの構成例を図２に示す。図２に示した例は、クロッ
ク信号の相数Ｎを５にした例である。図２において、第
１〜５のクロック信号端子ＣＫ１〜５には、それぞれの
相のクロック信号が入力印加されている。

【００３２】第１のクロック信号端子ＣＫ１は、第１の
ＪＫ型フリップ・フロップＦＦ１および第６のＪＫ型フ
リップ・フロップＦＦ６のクロック端子Ｔへ接続されて
いる。また、第２のクロック信号端子ＣＫ２は、第２の
ＪＫ型フリップ・フロップＦＦ２のクロック端子Ｔへ接
続され、第３のクロック信号端子ＣＫ３は第３のＪＫ型
フリップ・フロップＦＦ３のクロック端子Ｔへ接続され
ている。

【００３３】また、第４のクロック信号端子ＣＫ４は、
第４のＪＫ型フリップ・フロップＦＦ４のクロック端子
Ｔへ接続され、第５のクロック信号端子ＣＫ５は第５の
ＪＫ型フリップ・フロップＦＦ５のクロック端子Ｔへ接
続されている。

【００３４】そして、第１のＪＫ型フリップ・フロップ
ＦＦ１の正相出力は、第２〜５のＪＫ型フリップ・フロ
ップＦＦ２〜５のＪ端子に共通に接続されるともに、第
１、７のＮＡＮＤゲートＮＡＮＤ１、７の入力端子に共
通に接続されている。

【００３５】一方、第１のＪＫ型フリップ・フロップＦ
Ｆ１の反転出力は、第２〜５のＪＫ型フリップ・フロッ
プＦＦ２〜５のＫ端子に共通に接続されるとともに、第
２、６のＮＡＮＤゲートＮＡＮＤ２、６の入力端子に共
通に接続されている。

【００３６】第２のＪＫ型フリップ・フロップＦＦ２の
正相出力は、第１および第２１のＮＡＮＤゲートＮＡＮ
Ｄ１、２１の入力端子に接続されている。また、第２の
ＪＫ型フリップ・フロップＦＦ２の反転出力は、第２お
よび第２２のＮＡＮＤゲートＮＡＮＤ２、２２の入力端
子に接続されている。

【００３７】第３のＪＫ型フリップ・フロップＦＦ３の
正相出力は、第１、第２２および第３１のＮＡＮＤゲー
トＮＡＮＤ１、２２、３１の入力端子に接続されてい
る。また、第３のＪＫ型フリップ・フロップＦＦ３の反
転出力は、第２、第２１および第３２のＮＡＮＤゲート
ＮＡＮＤ２、２１、３２の入力端子に接続されている。

【００３８】第４のＪＫ型フリップ・フロップＦＦ４の
正相出力は、第１、第３２および第４１のＮＡＮＤゲー
トＮＡＮＤ１、３２、４１の入力端子に接続されてい
る。また、第４のＪＫ型フリップ・フロップＦＦ４の反
転出力は、第２、第３１および第４２のＮＡＮＤゲート
ＮＡＮＤ２、３１、４２の入力端子に接続されている。

【００３９】第５のＪＫ型フリップ・フロップＦＦ５の
正相出力は、第１および第４２のＮＡＮＤゲートＮＡＮ
Ｄ１、４２の入力端子に接続されている。また、第５の
ＪＫ型フリップ・フロップＦＦ５の反転出力は、第２お
よび第４１のＮＡＮＤゲートＮＡＮＤ２、４２の入力端
子に接続されている。

【００４０】第１、２のＮＡＮＤゲートＮＡＮＤ１、２
の出力は、第３のＮＡＮＤゲートＮＡＮＤ３の入力へ接
続されている。また、第３のＮＡＮＤゲートＮＡＮＤ３
の出力は、第６のＪＫ型フリップ・フロップＦＦ６のＫ
端子と第１のインバータゲートＩＮＶ１の入力へ接続さ
れている。

【００４１】第１のインバータゲートＩＮＶ１の出力
は、第６のＪＫ型フリップ・フロップＦＦ６のＪ端子へ
接続されている。第２１、第３１および第４１のＮＡＮ
ＤゲートＮＡＮＤ２１、３１、４１の出力は、第４のＮ
ＡＮＤゲートＮＡＮＤ４の入力へ接続されている。

【００４２】第２２、第３２および第４２のＮＡＮＤゲ
ートＮＡＮＤ２２、３２、４２の出力は、第５のＮＡＮ
ＤゲートＮＡＮＤ５の入力へ接続されている。また、第
４のＮＡＮＤゲートＮＡＮＤ４の出力は、第６のＮＡＮ
ＤゲートＮＡＮＤ６の入力へ接続されている。

【００４３】第５のＮＡＮＤゲートＮＡＮＤ５の出力
は、第７のＮＡＮＤゲートＮＡＮＤ７の入力へ接続され
ている。第６および第７のＮＡＮＤゲートＮＡＮＤ６、
７の出力は、第８のＮＡＮＤゲートＮＡＮＤ８の入力へ
接続されている。

【００４４】第８のＮＡＮＤゲートＮＡＮＤ８の出力
は、第２のインバータゲートＩＮＶ２の入力へ接続され
ている。また、第２のインバータゲートＩＮＶ２の出力
は、第６のＪＫ型フリップ・フロップＦＦ６のセット端
子へ接続されている。

【００４５】第１のＪＫ型フリップ・フロップＦＦ１の
Ｊ、Ｋ端子へは、“１”レベルの電圧が印加されてい
る。第６のＪＫ型フリップ・フロップＦＦ６の出力は、
パルス発生順検出回路ＰＯＤの出力端子ＯＵＴへ取り出
されている。

【００４６】本実施例によるパルス発生順検出回路は、
以上説明したような構成となっているので、第１のクロ
ック信号入力端子ＣＫ１に印加されるクロック信号が、
“０”から“１”に反転動作して立ち上がる毎に、第１
のＪＫ型フリップ・フロップＦＦ１は反転する。

【００４７】また、第２のクロック信号入力端子ＣＫ２
に印加されるクロック信号が、“０”から“１”に反転
動作して立ち上がる毎に、第２のＪＫ型フリップ・フロ
ップＦＦ２は、第１のＪＫ型フリップ・フロップＦＦ１
の内容を取り込んでいる。

【００４８】第３のクロック信号入力端子ＣＫ３に印加
されるクロック信号が、“０”から“１”に反転動作し
て立ち上がる毎に、第３のＪＫ型フリップ・フロップＦ
Ｆ３は第１のＪＫ型フリップ・フロップＦＦ１の内容を
取り込んでいる。

【００４９】第４のクロック信号入力ＣＫ４に印加され
るクロック信号が、“０”から“１”に反転動作して立
ち上がる毎に第４のＪＫ型フリップ・フロップＦＦ４は
第１のＪＫ型フリップ・フロップＦＦ１の内容を取り込
んでいる。

【００５０】第５のクロック信号入力端子ＣＫ５に印加
されるクロック信号が、“０”から“１”に反転動作し
て立ち上がる毎に第５のＪＫ型フリップ・フロップＦＦ
５は第１のＪＫ型フリップ・フロップＦＦ１の内容を取
り込んでいる。

【００５１】すなわち、第１のクロック信号入力端子Ｃ
Ｋ１に印加されるクロック信号が、“０”から“１”に
反転動作して立ち上がったことにより、第１のＪＫ型フ
リップ・フロップＦＦ１の正相出力が“１”になった後
に、第２〜５のクロック信号入力端子ＣＫ２〜ＣＫ５に
印加されるクロック信号が全て“０”から“１”に反転
動作して立ち上がると、第１のＮＡＮＤゲートＮＡＮＤ
１の出力は、“０”となる。

【００５２】また、第１のクロック信号入力端子ＣＫ１
に印加されるクロック信号が、“０”から“１”に反転
動作して立ち上がったことにより、第１のＪＫ型フリッ
プ・フロップＦＦ１の反転出力が“１”になった後に、
第２〜５のクロック信号入力端子ＣＫ２〜ＣＫ５に印加
されるクロック信号が、全て“０”から“１”に反転動
作して立ち上がると、第２のＮＡＮＤゲートＮＡＮＤ２
の出力は、“０”となる。

【００５３】また、第１、２のＮＡＮＤゲートＮＡＮＤ
１、２のどちらか一方の出力が“０”のときは、第３の
ＮＡＮＤゲートＮＡＮＤ３の出力は、“１”となる。一
方、第３のＮＡＮＤゲートＮＡＮＤ３の出力が、“１”
のときに第１のクロック信号入力端子ＣＫ１に印加され
るクロック信号が、“０”から“１”に反転動作して立
ち上がっても、第６のＪＫ型フリップ・フロップＦＦ６
の正相出力は、“０”のままであり、誤差信号は出力さ
れない。

【００５４】しかし、第１のクロック信号入力端子ＣＫ
１に印加されるクロック信号が、“０”から“１”に反
転動作して立ち上がったことにより、第１のＪＫ型フリ
ップ・フロップＦＦ１が反転動作した後に、第２〜５の
クロック信号入力端子ＣＫ２〜５に印加されるクロック
信号が全てが“０”から“１”に反転動作して立ち上が
ってしまわないうちに、再び第１のクロック信号入力端
子ＣＫ１に印加されるクロック信号が、“０”から
“１”に反転動作して立ち上がると、このときは、第３
のＮＡＮＤゲートＮＡＮＤ３の出力が“０”で、第１の
インバータゲートＩＮＶ１の出力は、“１”であるた
め、第６のＪＫ型フリップ・フロップＦＦ６の正相出力
は、“１”となり、誤差信号が出力される。

【００５５】すなわち、第１のクロック信号入力端子Ｃ
Ｋ１に印加されるクロック信号が、“０”から“１”に
反転動作して立ち上がったことにより、第１のＪＫ型フ
リップ・フロップＦＦ１の正相出力が“０”になった後
に、第２のクロック信号入力端子ＣＫ１に印加されるク
ロック信号が、“０”から“１”に反転動作して立ち上
がる方が、第３のクロック信号入力端子ＣＫ３に印加さ
れるクロック信号が、“０”から“１”に反転動作して
立ち上がるのより速かったことを、第２１のＮＡＮＤゲ
ートＮＡＮＤ２１ので検出している。

【００５６】また、第１のクロック信号入力端子ＣＫ１
に印加されるクロック信号が、“０”から“１”に反転
動作して立ち上がったことにより、第１のＪＫ型フリッ
プ・フロップＦＦ１の正相出力が“０”になった後に、
第３のクロック信号入力端子ＣＫ３に印加されるクロッ
ク信号が、“０”から“１”に反転動作して立ち上がる
方が、第４のクロック信号入力端子ＣＫ４に印加される
クロック信号が、“０”から“１”に反転動作して立ち
上がるのより速かったことを第３１のＮＡＮＤゲートＮ
ＡＮＤ３１ので検出している。

【００５７】そして、第１のクロック信号入力端子ＣＫ
１に印加されるクロック信号が、“０”から“１”に反
転動作して立ち上がったことにより、第１のＪＫ型フリ
ップ・フロップＦＦ１の正相出力が“０”になった後
に、第４のクロック信号入力端子ＣＫ４に印加されるク
ロック信号が、“０”から“１”に反転動作して立ち上
がる方が、第５のクロック信号入力端子ＣＫ５に印加さ
れるクロック信号が、“０”から“１”に反転動作して
立ち上がるのより立ち上がるのより速かったことを第４
１のＮＡＮＤゲートＮＡＮＤ４１ので検出している。

【００５８】また、第１のクロック信号入力端子ＣＫ１
に印加されるクロック信号が、“０”から“１”に反転
動作して立ち上がったことにより、第１のＪＫ型フリッ
プ・フロップＦＦ１の正相出力が“１”になった後に、
第２のクロック信号入力端子ＣＫ２に印加されるクロッ
ク信号が、“０”から“１”に反転動作して立ち上がる
方が、第３のクロック信号入力端子ＣＫ３に印加される
クロック信号が、“０”から“１”に反転動作して立ち
上がるのより速かったことを第２２のＮＡＮＤゲートＮ
ＡＮＤ２２ので検出している。

【００５９】また、第１のクロック信号入力端子ＣＫ１
に印加されるクロック信号が、“０”から“１”に反転
動作して立ち上がったことにより第１のＪＫ型フリップ
・フロップＦＦ１の正相出力が“１”になった後に、第
３のクロック信号入力端子ＣＫ３に印加されるクロック
信号が、“０”から“１”に反転動作して立ち上がる方
が、第４のクロック信号入力端子ＣＫ４に印加されるク
ロック信号が、“０”から“１”に反転動作して立ち上
がるのより速かったことを第３２のＮＡＮＤゲートＮＡ
ＮＤ３２ので検出している。

【００６０】また、第１のクロック信号入力端子ＣＫ１
に印加されるクロック信号が、“０”から“１”に反転
動作して立ち上がったことにより第１のＪＫ型フリップ
・フロップＦＦ１の正相出力が“０”になった後に、第
４のクロック信号入力端子ＣＫ４に印加されるクロック
信号が、“０”から“１”に反転動作して立ち上がる方
が、第５のクロック信号入力端子ＣＫ５に印加されるク
ロック信号が、“０”から“１”に反転動作して立ち上
がるのより速かったことを第４２のＮＡＮＤゲートＮＡ
ＮＤ４２ので検出している。

【００６１】そして、第２１、第２２、第３１、第３
２、第４１および第４２のＮＡＮＤゲートＮＡＮＤ２
１、２２、３１、３２、４１、４２において誤りが検出
されると、第４〜８のＮＡＮＤゲートＮＡＮＤ４〜８と
第２のインバータゲートＩＮＶ２とを介して第６のＪＫ
型フリップ・フロップＦＦ６をセットしている。こうし
て誤差信号が出力される。

【００６２】図３は、本実施例のタイミング再生回路が
正しい安定状態にあるときのパルス発生順検出回路ＰＯ
Ｄの動作を説明するための図面である。また、図４はタ
イミング再生回路が過渡的な状態にあるときのパルス発
生順検出回路ＰＯＤの動作を説明するための図面であ
る。

【００６３】図４に示した動作例は、第１のクロック信
号端子ＣＫ１および第５のクロック信号端子ＣＫ５に印
加されるクロック信号の“０”から“１”への反転動作
のタイミングが重なった例である。

【００６４】この場合でも、第１のクロック信号端子Ｃ
Ｋ１に印加されるクロック信号が、“０”から“１”に
立ち上がる反転動作した後に、それぞれ隣合った番号の
２つのクロック信号端子に印加されるクロック信号が、
“０”から“１”に立ち上がる反転動作するタイミング
を比較する。

【００６５】そして、若い番号のクロック信号端子に印
加されるクロック信号の方が先に反転動作したことを検
出するのに用いた各クロック信号の反転動作の検出手段
と、さらに再度、第１のクロック信号端子ＣＫ１に印加
されるクロック信号が、“０”から“１”に立ち上がる
反転動作が起こるまでには、第２〜５のクロック信号入
力端子ＣＫ２〜５に印加されているクロック信号は全て
“０”から“１”に立ち上がる反転動作を行ったことを
検出するのに用いた各クロック信号の反転動作の検出手
段を共通に用いているため、誤差信号を正しく出力して
いる。

【００６６】図５に、電圧制御遅延回路ＰＯＤの代表例
を示す。図４に示した例は、インバータゲート回路を多
段に縦続接続するとともに、各インバータゲート回路へ
の電源、ＧＮＤ電流を制御するようにした例を示してい
る。

【００６７】

【発明の効果】本発明は上述したように、本発明によれ
ば、本来の遅延時間τ＝クロック信号の周期Ｔ以外の条
件で帰還ループが安定してしまう不都合を確実に防止す
ることができる。これにより、本発明によるパルス発生
順検出回路を用いたタイミング再生回路では、半導体集
積回路の製造工程におけるトリミングが不要となるとと
もに、半導体集積回路の使用に際して調整を行うことが
不要となる効果が得られる。これにより、半導体集積回
路の製造上のバラツキや、温度特性に対する許容度を大
きくできる効果が得られるとともに、応用上、クロック
信号の周波数を広い範囲に設定できる効果が得られる。

【図面の簡単な説明】

【図１】本発明によるパルス発生順検出回路を用いたタ
イミング再生回路の一例を示す構成図である。

【図２】パルス発生順検出回路の一例を示す構成図であ
る。

【図３】各部の動作を示す波形図である。

【図４】各部の動作を示す波形図である。

【図５】電圧制御遅延回路の一例を示す構成図である。

【図６】従来のタイミング再生回路の一例を示す構成図
である。

【図７】従来のタイミング再生回路の一例を示す構成図
である。

【図８】従来のタイミング再生回路の一例を示す構成図
である。

【図９】従来のタイミング再生回路の一例を示す構成図
である。

【符号の説明】

ＩＮクロック入力端子ＶＣＤ電圧制御遅延回路ＤＲ１〜ＮドライバーＣＫ１〜Ｎクロック信号端子ＰＤ位相差検出回路ＡＤＤ加算器ＬＦループフィルターＰＯＤパルス発生順検出回路ＦＦ１〜６ＪＫ型フリップ・フロップＮＡＮＤＮＡＮＤゲートＩＮＶインバータゲートＯＵＴ出力端子ＶＣＯ電圧制御発振器ＤＩＶ２１／２分周回路ＤＩＶ８１／８分周回路ＤＥＣデコーダ

Claims

【特許請求の範囲】

【請求項１】外部から与えられたクロック信号をもと
にして、上記クロック信号と位相の異なる複数のクロッ
ク信号を生成して出力するタイミング再生回路におい
て、上記クロック信号が入力され、上記クロック信号を所定
時間遅延させるための遅延素子が直列に複数個接続され
てなるＮ段の信号遅延手段と、上記信号遅延手段の各段の出力を取り出すクロック出力
端と、上記信号遅延手段の各段の出力反転順序を監視するパル
ス発生順序検出手段とを備えることを特徴とするタイミ
ング再生回路。
【請求項２】請求項１において、上記パルス発生順序
検出手段は、上記信号遅延手段の出力が或る極性に反転
してから最前段の出力が再び同一極性に反転するか否か
を検出することを特徴とするタイミング再生回路。
【請求項３】請求項１において、上記パルス発生順序
検出手段は、隣接する遅延素子の出力を比較し、前の段
の遅延素子の出力反転が後段の遅延素子の出力反転より
早いタイミングで起こることを検出する手段であること
を特徴とするタイミング再生回路。
【請求項４】半導体集積回路に対して外部から与えら
れたクロック信号をもとに、上記半導体集積回路の内部
にタイミングを合わせて４相以上の複数相のクロック信
号を作り出すタイミング再生回路において、入力されたクロック信号を所定時間遅らせて次段のクロ
ック信号入力端子に供給する信号処理回路が、第１から
第ＮまでＮ個直列に接続されてなるＮ段の信号遅延手段
と、上記第１の信号処理回路のクロック信号入力端子に印加
されるクロック信号が第１の論理状態から第２の論理状
態に変わる反転動作が起こった後に、上記第１の信号処
理回路のクロック信号入力端子を除く、それぞれ隣合っ
た２つの信号処理回路のクロック信号入力端子に印加さ
れるクロック信号が第１の論理状態から第２の論理状態
に反転動作するタイミングを比較して、若い番号の信号
処理回路のクロック信号入力端子に印加されたクロック
信号の方が先に反転動作することを検出する第１の検出
手段と、上記第１の信号処理回路のクロック信号入力端子に印加
されるクロック信号が第１の論理状態から第２の論理状
態に変わる反転動作が起こった後に、さらに再度、上記
第１の信号処理回路のクロック信号入力端子に印加され
るクロック信号が第１の論理状態から第２の論理状態に
反転動作するまでには、上記第２から第Ｎの信号処理回
路のクロック信号入力端子に印加されているクロック信
号は全て第１の論理状態から第２の論理状態への反転動
作を行ったことを検出する第２の検出手段とを備えたこ
とを特徴とするタイミング再生回路。