JPH11261412A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH11261412A JPH11261412A JP10061706A JP6170698A JPH11261412A JP H11261412 A JPH11261412 A JP H11261412A JP 10061706 A JP10061706 A JP 10061706A JP 6170698 A JP6170698 A JP 6170698A JP H11261412 A JPH11261412 A JP H11261412A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
き、高速な信号再生を実現可能な位相比較回路を提供す
る。 【解決手段】 入力信号を遅延バッファにより遅延し、
遅延信号を出力する。立ち上がりエッジ検出回路および
立ち下がりエッジ検出回路で入力信号のレベル変化を検
出し、第1および第2のエッジ検出信号を出力し、制御
回路はこれらのエッジ検出信号に応じて出力信号レベル
を変化させ、位相検出回路は制御回路の出力信号とクロ
ック信号との位相を比較し、比較結果に応じた第1およ
び第2の制御信号を出力する。チャージポンプ回路は位
相検出回路からの第1および第2の制御信号に応じて上
記遅延信号とクロック信号の位相差に応じた位相差信号
を出力し、上記遅延信号とクロック信号とが同期する場
合には、位相差信号をハイインピーダンス状態に保持さ
せる。
Description
えばCD、DVDのデータ再生装置およびISDNデー
タ伝送装置の受信側などに、EFMデータまたは他の符
号化データからクロック信号を再生するためのPLL回
路に用いられる位相比較回路に関するものである。
は、光検出回路により得られたEFM変調データからク
ロック信号を再生するため、PLL回路が用いられてい
る。これと同様に、ISDNデータ伝送装置の受信側
に、受信した符号されたデータに基づきクロック信号を
再生するためにPLL回路が用いられている。何れの場
合においてもPLLに位相を比較するための位相比較回
路が設けられる。
周期は、再生クロック信号の周期の11倍に、DVDで
は、読み出したEFMデータの最大周期は、再生クロッ
ク信号の周期の14倍になるように、それぞれのデータ
再生装置においてクロック信号が発生される。一般的
に、PLL回路では電圧制御発振器(VCO)により発
生したクロック信号を分周器により所定の分周比で分周
した後、読み出したEFMデータとの周波数または位相
の比較が行われる。周波数または位相比較の結果に応じ
て、誤差に応じた制御信号を発生し、VCOの発振信号
の周波数および位相を制御することにより、所定の周波
数および位相を持つクロック信号を再生することができ
る。また、生成されたクロック信号は、例えば、DSP
の信号処理用クロック信号として使用される。
来のデータ再生装置のPLL回路にある位相比較回路
は、位相差に応じて正と負の両極性を有するパルス信号
を生成し、当該パルス信号を積分した信号をVCOの制
御信号として用いているので、PLL回路のレスポンス
(応答)が遅くなるという不利益がある。高速のCDま
たはDVDの再生装置においては、レスポンスの高速化
が要求されており、現存の再生装置のPLL回路にある
位相比較回路を改善する必要がある。
のであり、その目的は、PLL回路のレスポンスの高速
化を実現でき、高速な信号再生を実現可能な位相比較回
路を提供することにある。
め、本発明の位相比較回路は、第1または第2のレベル
をとる入力信号に所定の遅延時間を与えて遅延信号を出
力する遅延回路と、上記入力信号が第1のレベルから第
2のレベルに変化するレベル変化エッジを検出して第1
のエッジ検出信号を出力する第1のエッジ検出回路と、
上記入力信号が第2のレベルから第1のレベルに変化す
るレベル変化エッジを検出して第2のエッジ検出信号を
出力する第2のエッジ検出回路と、上記第1のエッジ検
出信号が出力されたときに上記遅延信号の位相とクロッ
ク信号の位相とを比較して第1の制御信号を出力し、上
記第2のエッジ検出信号が出力されたときに上記遅延信
号の位相と上記クロック信号の位相とを比較して第2の
制御信号を出力する位相検出回路と、上記第1及び第2
の制御信号に応じて上記遅延信号と上記クロック信号と
の位相差を示す位相差信号を出力する出力回路とを有す
る。
は第2のレベルをとる入力信号に所定の遅延時間を与え
て遅延信号を出力する遅延回路と、上記入力信号が第1
のレベルから第2のレベルに変化するレベル変化エッジ
を検出して第1のエッジ検出信号を出力する第1のエッ
ジ検出回路と、上記入力信号が第2のレベルから第1の
レベルに変化するレベル変化エッジを検出して第2のエ
ッジ検出信号を出力する第2のエッジ検出回路と、上記
遅延信号と上記第1及び第2のエッジ検出信号とを入力
し、それら信号に応じた位相情報信号を出力する制御回
路と、上記位相情報信号の位相とクロック信号の位相と
を比較して第1及び第2の制御信号を出力する位相検出
回路と、上記第1及び第2の制御信号に応じて上記遅延
信号と上記クロック信号との位相差を示す位相差信号を
出力する出力回路とを有する。
ク信号の周波数及び上記遅延時間が上記位相差信号に応
じて制御される。また、上記クロック信号の周波数が高
くなると上記遅延時間が短くなるように制御される。
差信号は、上記第1の制御信号に応じて第1のレベルに
保持され、上記第2の制御信号に応じて第2のレベルに
保持される。さらにまた、上記位相差信号は上記遅延信
号と上記クロック信号とが同期しているときにハイイン
ピーダンス状態にされる。
ッジが第1および第2のエッジ検出回路により検出さ
れ、それぞれ第1および第2のエッジ検出信号が出力さ
れる。また、遅延回路により、入力信号に所定の遅延時
間が与えられた遅延信号が出力される。位相検出回路に
より、上記入力信号にレベル変化が生じたとき、即ち、
上記第1または第2のエッジ検出信号が出力されたと
き、上記遅延信号の位相とクロック信号の位相とが比較
され、その比較結果に応じて第1および第2の制御信号
が出力される。さらに、これらの制御信号に応じて、出
力回路から、上記遅延信号と上記クロック信号との位相
差を示す位相差信号が出力される。例えば、上記遅延信
号が上記クロック信号よりも位相が進んでいるときに
は、位相差信号に正のパルスが発生され、逆に上記遅延
信号が上記クロック信号よりも位相が遅れているときに
は、位相差信号に負のパルスが発生される。また、上記
遅延信号と上記クロック信号の位相が同期しているとき
には、上記位相差信号がハイインピーダンス状態に保持
される。
じてその発振周波数が制御される電圧制御発振回路の出
力信号から得られ、上記クロック信号の周波数は上記入
力信号に応じて制御される。このような位相比較回路を
用いて構成されたPLL回路は、レスポンス特性が良
く、入力信号に対して高速に応答できるので、例えば、
CDまたはDVD再生装置において記録データの高速な
再生を実現できる。
の一実施形態を示す図であり、PLL回路の構成を示す
ブロック図である。図示のように、本例のPLL回路
は、位相比較回路10、周波数比較回路20、ローパス
フィルタ30、分周器40,50、およびVCO60に
より構成されている。
と分周器40からの分周信号SM (PLCK)の位相と
を比較して、これらの信号の位相差に応じた誤差信号P
DOを発生して出力する。なお、位相比較回路10への
入力信号SINは、例えば、CDまたはDVDの光検出回
路により得られたEFM変調データである。位相比較回
路10から、再生されたEFMデータSOUT とともに、
再生されたクロック信号CKが出力される。
波数と分周器50からの分周信号S N の周波数とを比較
して、これらの信号の周波数の差に応じた誤差信号FD
Oを発生して出力する。図示のように、周波数比較回路
20は、例えば、入力信号S INのパルス幅を測定するパ
ルス幅測定回路を有しており、入力信号SINのEFMパ
ルス幅を測定することにより、入力信号SINの周波数と
分周信号SN の周波数との差を求め、当該周波数の差に
応じた誤差信号FDOを発生する。
Oおよび周波数比較回路20で発生した誤差信号FDO
が加算器により加算され、加算の結果として信号SD が
ローパスフィルタ30に入力される。一方、ローパスフ
ィルタ30には、バイアス電圧VB が入力されている。
ローパスフィルタ30は、バイアス電圧VB を基準信号
として、加算結果信号SD の高周波成分を除去し、低周
波数成分のみを残した制御信号SC を発生してVCO6
0に供給する。
の制御信号SC に応じて発振周波数を制御し、クロック
信号SCLKを出力する。VCO60からのクロック信
号PLCKがそれぞれ分周器40および分周器50に入
力される。分周器40においてクロック信号PLCKが
M分周され、分周信号SM (PLCK)が位相比較回路
10に供給される。分周器50においてクロック信号P
LCKがN分周され、分周信号SN が周波数比較回路2
0に供給される。
始後、まず周波数比較回路20が、分周器50からの分
周信号SN に基づいて、入力信号SINであるEFMデー
タの最長幅を検出する。例えば、VCO60からのクロ
ック信号PLCKの周期をT CKとすると、CDの場合に
はEFMデータの最長幅が11TCKとなるように、DV
Dの場合にはEFMデータの最長幅が14TCKとなるよ
うに、誤差信号FDOが発生され、ローパスフィルタ3
0を介してVCO60にフィードバックされる。これに
より、VCO60の発振周波数がほぼ所望の周波数に達
する。また、この制御過程を周波数チューニングとい
う。
比較回路10が、位相同期制御を行う。このとき、位相
比較回路10により、EFMデータの位相と分周器40
からの分周信号SM (PLCK)の位相とが比較され
る。そして、入力信号SINと分周信号SM との位相差に
応じた位相誤差信号PDOが出力される。位相誤差信号
PDOは、ローパスフィルタ30により、高周波成分が
除去されたあと、制御信号としてVCO60に供給さ
れ、VCO60の発振信号の位相を制御するので、VC
O60からのクロック信号SCLKとEFMデータの位
相同期を実現できる。位相同期が達成されたとき、クロ
ック信号SCLKに基づき生成されたクロック信号CK
として外部に供給され、例えば、DSPなどの信号処理
回路のシステムクロック信号として用いられる。また、
位相比較回路10において、クロック信号SCLKと同
期が保たれているEFMデータが再生されたEFMデー
タとして外部に供給される。
示す回路図である。図示のように、ローパスフィルタ3
0は、差動増幅回路AMP1、抵抗素子R3,R4およ
びキャパシタC1により構成されている。周波数比較回
路20の出力信号FDOおよび位相比較回路10の出力
信号PDOがそれぞれ抵抗素子R1およびR2を介して
差動増幅回路AMP1の反転入力端子“−”に入力され
る。差動増幅回路AMP1の非反転入力端子“+”に
は、バイアス発生回路32により発生されたバイアス電
圧VB が入力される。
およびキャパシタC2により構成されている。抵抗素子
R5とR6は、電源電圧VCCと接地電位GNDとの間に
直列に接続されている。キャパシタC2は抵抗素子R6
と並列に接続されている。即ち、バイアス電圧VB は、
抵抗素子R5とR6により生じた分圧電圧であり、抵抗
素子R5およびR6の抵抗値を変更することにより、バ
イアス電圧VB の電圧値を制御できる。キャパシタC2
は、バイアス電圧VB の高周波数ノイズを抑制するため
に設けられている。
R3とキャパシタC1が直列接続されて、抵抗素子R4
と並列に接続されている。これらの素子から構成された
フィードバック経路が差動増幅回路AMP1の出力端子
と反転入力端子“−”間に接続されている。周波数比較
回路20からの誤差信号FDOおよび位相比較回路10
からの誤差信号PDOが差動増幅回路AMP1の反転入
力端子“−”において加算され、加算の結果信号SD が
発生され、差動増幅回路AMP1の反転入力端子“−”
に入力される。加算結果信号SD に含まれている高周波
数成分は、差動増幅回路AMP1において除去され、低
周波数成分のみが含まれる信号SC が発生され、制御信
号としてVCO60に入力される。VCO60により、
所定の周波数と位相を持つクロック信号SCLKが発生
される。
比較回路10の一構成例を示す回路図である。図示のよ
うに、この位相比較回路10は、DフリップフロップD
FF1,DFF2,DFF3、インバータINV1、エ
クスクルーシブNORゲートEXNR1、エクスクルー
シブORゲートEXOR1、pMOSトランジスタPT
1およびnMOSトランジスタNT1により構成されて
いる。
に、入力信号SIN、例えば光検出回路で検出したEFM
データが入力される。DフリップフロップDFF1のク
ロック入力端子に、クロック信号PLCKが入力され
る。
よびDFF3は直列に接続されている。即ち、Dフリッ
プフロップDFF1の出力端子QがDフリップフロップ
DFF2の入力端子Dに接続され、Dフリップフロップ
DFF2の出力端子QがDフリップフロップDFF3の
入力端子Dに接続されている。DフリップフロップDF
F2のクロック入力端子に、クロック信号PLCKの反
転信号が入力され、DフリップフロップDFF3のクロ
ック入力端子に、クロック信号PLCKが入力される。
1の出力信号がそれぞれエクスクルーシブNORゲート
EXNR1に入力され、エクスクルーシブNORゲート
EXNR1の出力信号がpMOSトランジスタPT1の
ゲートに印加されている。DフリップフロップDFF2
の出力信号とDフリップフロップDFF3の出力信号が
それぞれエクスクルーシブORゲートEXOR1に入力
され、エクスクルーシブORゲートEXOR1の出力信
号がnMOSトランジスタNT1のゲートに印加され
る。
ランジスタNT1は、電源電圧VCCと接地電位GNDと
の間に直列に接続されている。即ち、pMOSトランジ
スタPT1のソースが電源電圧VCCに接続され、ドレイ
ンがnMOSトランジスタNT1のドレインと接続さ
れ、nMOSトランジスタNT1のソースが接地されて
いる。pMOSトランジスタPT1とnMOSトランジ
スタNT1のドレイン同士の接続点が、位相比較回路1
0の出力端子を構成しており、当該出力端子から位相誤
差信号PDOが出力される。
XNR1の出力端子およびエクスクルーシブORゲート
EXOR1の出力端子がともにローレベルに保持されて
いるとき、pMOSトランジスタPT1がオン状態、n
MOSトランジスタNT1がオフ状態にそれぞれに設定
されるので、誤差信号PDOがハイレベル、即ち、電源
電圧VCCレベルに保持される。一方、エクスクルーシブ
NORゲートEXNR1の出力端子およびエクスクルー
シブORゲートEXOR1の出力端子がともにハイレベ
ルに保持されているとき、pMOSトランジスタPT1
がオフ状態、nMOSトランジスタNT1がオン状態に
それぞれに設定されるので、誤差信号PDOがローレベ
ル、即ち、接地電位GNDレベルに保持される。
信号SOUT が再生されたEFMデータとして、外部に出
力される。また、クロック信号PLCKの同相信号は、
クロック信号CKとして外部に供給される。
図である。以下、図4を参照しつつ、本例の位相比較回
路10の動作を説明する。図4において、入力信号
SIN、即ちEFMデータは異なる幅を持つパルス信号で
ある。当該入力信号SINの各変化エッジ(立ち上がりエ
ッジおよび立ち下がりエッジ)においては、位相比較回
路10から誤差信号PDOが出力される。
A、即ち、ハイレベルからローレベルへの立ち下がりエ
ッジにおいて、誤差信号PDOがローレベルからハイレ
ベルに切り換えられる。クロック信号PLCKの次の立
ち上がりエッジまで、誤差信号PDOがハイレベルに保
持される。クロック信号PLCKの次の立ち上がりエッ
ジにおいて、誤差信号PDOが基準レベルVREFに保
持される。そして、クロック信号PLCKの立ち下がり
エッジから、半周期の間に誤差信号PDOがローレベル
に保持される。
がりエッジにおいて、クロック信号PLCKが入力信号
SINの変化エッジに同期して立ち下がる。クロック信号
PLCKの立ち下がりエッジに伴って、誤差信号PDO
がローレベルからハイレベルに切り換えられる。そし
て、クロック信号PLCKの立ち上がりエッジにおい
て、誤差信号PDOが基準レベルVREFに切り換えら
れる。次のクロック信号PLCKの立ち下がりエッジに
応じて、誤差信号PDOがローレベルに切り換えられ、
クロック信号PLCKの半周期の間、誤差信号PDOが
ローレベルに保持される。
がりエッジにおいて、誤差信号PDOがローレベルから
ハイレベルに切り換えられ、次のクロック信号PLCK
の立ち上がりエッジにより、基準レベルVREFに切り
換えられる。そして、次のクロック信号PLCKの立ち
下がりエッジにおいて、誤差信号PDOがローレベルに
切り換えられ、クロック信号PLCKの半周期の間、ロ
ーレベルに保持される。
2に示すローパスフィルタ30により積分され、即ち、
高周波成分が除去されると、VCO60の発振周波数を
制御する制御信号として使用できる。しかし、この場合
に、積分処理を行うため、制御信号のレスポンスが遅く
なる。高速なCDまたはDVDの読み出しに対応するた
めに、読み出し装置の応答特性を改善することが必要で
ある。
回路図である。図示のように、本例の位相比較回路10
0は、電圧制御遅延バッファ110、立ち上がりエッジ
検出回路120、立ち下がりエッジ検出回路130、位
相検出回路150−1,150−2、チャージポンプ回
路160、ORゲート180およびシフトレジスタ19
0により構成されている。入力信号SINは、例えば、光
検出回路により検出されたEFMデータである。
ッファという)110は、入力された電圧制御信号SVC
に応じて、入力信号SINに遅延時間Δt1を与える。な
お、ここで、VCOの出力信号に基づき生成されるクロ
ック信号PLCKの周期をTとすると、遅延バッファ1
10の遅延時間Δt1は、次式を満たす。
ち下がりエッジ検出回路130は、それぞれ入力信号S
INの立ち上がりエッジおよび立ち下がりエッジを検出す
る。検出した立ち上がりエッジおよび立ち下がりエッジ
のタイミングに応じて、立ち上がりエッジ検出信号SE1
および立ち下がりエッジ検出信号SE2をそれぞれ発生
し、位相検出回路150−1,150−2に供給する。
120は、ANDゲート122およびDフリップフロッ
プ124により構成されている。立ち下がりエッジ検出
回路130は、ANDゲート132、Dフリップフロッ
プ134およびインバータ136により構成されてい
る。
て、ANDゲート122の一方の入力端子に入力信号S
INが入力され、他方の入力端子に立ち下がりエッジ検出
回路130を構成するDフリップフロップ134の反転
出力端子Qzの出力信号が入力される。立ち下がりエッ
ジ検出回路130において、ANDゲート132の一方
の入力端子にインバータ136の出力信号が入力され、
他方の入力端子に立ち上がりエッジ検出回路120を構
成するDフリップフロップ124の反転出力端子Qzの
出力信号が入力される。インバータ136の入力端子に
入力信号SINが印加される。Dフリップフロップ124
の出力端子Qの出力信号が立ち上がりエッジ検出信号S
E1として位相検出回路150−1に出力され、Dフリッ
プフロップ134の出力端子Qの出力信号が立ち下がり
エッジ検出信号SE2として位相検出回路150−2に出
力される。
りエッジ検出信号SE2はそれぞれORゲート180に入
力される。ORゲート180の出力信号はシフトレジス
タ190に入力される。シフトレジスタ190の出力信
号SR は、Dフリップフロップ124,134のリセッ
ト信号としてこれらDフリップフロップに供給される。
80の出力信号およびVCOの出力信号に基づき生成さ
れるクロック信号PLCKを入力し、ORゲート180
の出力信号に対して所定の遅延時間Δt2を与えて、遅
延した信号SR をリセット信号としてDフリップフロッ
プ124,134に出力する。
10の一構成例を示す回路図である。図示のように、本
例のVCO60は、例えば、奇数段のインバータを直列
接続して構成されたリング発振回路である。遅延バッフ
ァ110は、例えば、一段のバッファにより構成されて
いる。
成するインバータおよびバッファは発振制御回路62か
らの制御信号に応じて、一段あたりの遅延時間が制御さ
れる。なお、発振制御回路62は制御信号SC に応じ
て、例えば、出力する制御信号の電圧レベルを制御す
る。VCO60を構成するインバータおよび遅延バッフ
ァ110を構成するバッファのそれぞれの遅延時間が当
該制御信号の電圧レベルに応じて制御される。発振制御
回路62に供給される制御信号SC は、例えば、図1に
示すPLL回路におけるローパスフィルタ30の出力信
号であり、当該制御信号SC は位相比較回路10および
周波数比較回路20の出力信号に応じて設定される。
インバータの各段の遅延時間が位相比較回路10または
周波数比較回路20の比較結果に応じて設定されるの
で、VCO60により発生されるクロック信号SCL
K、並びにその信号に基づき生成されクロック信号PL
CKの発振周波数および位相は、それぞれ所定の値に制
御される。同様に、位相比較回路10および周波数比較
回路20の出力信号に応じて遅延バッファ110の遅延
時間が制御される。
を示す回路図である。図示のように、本例のシフトレジ
スタ190は、Dフリップフロップ191,192,1
93およびインバータ194により構成されている。
193が直列に接続されている。Dフリップフロップ1
91の入力端子に図5に示すORゲート180の出力信
号S ORが入力され、クロック入力端子にクロック信号P
LCKが入力される。Dフリップフロップ192の入力
端子がDフリップフロップ191の出力端子Qに接続さ
れ、クロック入力端子にクロック信号PLCKが入力さ
れる。Dフリップフロップ193の入力端子がDフリッ
プフロップ192の出力端子Qに接続され、クロック入
力端子に、インバータ194の出力信号、即ち、クロッ
ク信号PLCKの反転信号が入力される。Dフリップフ
ロップ193の反転出力端子Qzからの出力信号SR が
立ち上がりエッジ検出回路120および立ち下がりエッ
ジ検出回路130を構成するDフリップフロップ12
4,134のリセット信号として、これらのDフリップ
フロップに供給される。
ち下がりエッジ検出回路130を構成するDフリップフ
ロップ124と134は、動作開始時にリセットされる
ので、その際、立ち上がりエッジ検出信号SE1および立
ち下がりエッジ検出信号SE2はともにローレベルに保持
される。入力信号SINの立ち上がりエッジまたは立ち下
がりエッジの何れかが検出されると、立ち上がりエッジ
検出信号SE1または立ち下がりエッジ検出信号SE2の何
れかがローレベルからハイレベルに切り換えられる。こ
れに応じて、ORゲート180の出力信号SORもローレ
ベルからハイレベルに切り換わる。
SORが立ち上がったあと、クロック信号PLCKの立ち
上がりエッジでDフリップフロップ191の出力信号が
立ち上がり、そして、クロック信号PLCKの次回の立
ち上がりエッジにおいてDフリップフロップ192の出
力信号も立ち上がる。さらに、クロック信号PLCKの
立ち下がりエッジにおいて、インバータ194の出力信
号が立ち上がり、これに応じてDフリップフロップ19
3の出力信号が立ち上がると同時に、その反転出力端子
Qzの出力信号が立ち下がる。
SORが立ち上がったあと、シフトレジスタ190によ
り、ほぼ1.5Tだけ遅延した後、出力信号SR がハイ
レベルからローレベルに切り換えられる。なお、ここ
で、Tはクロック信号PLCKの周期である。シフトレ
ジスタ190を構成するDフリップフロップの段数を変
えることにより、シフトレジスタ190の遅延時間を調
整することが可能である。シフトレジスタ190の出力
信号SR がローレベルに設定されると、立ち上がりエッ
ジ検出回路120および立ち下がりエッジ検出回路13
0のDフリップフロップ124および134がリセット
されるので、ORゲート180の出力信号SORがローレ
ベルに切り換えられる。これに応じて、シフトレジスタ
190を構成する各Dフリップフロップ191,192
および193が初期状態にリセットされる。
位相検出回路150−1は、Dフリップフロップ15
1,152およびNANDゲート153により構成され
ている。Dフリップフロップ151の入力端子Dは電源
電圧VCCに接続されている。クロック入力端子には遅延
バッファ110の出力信号SD1が入力される。Dフリッ
プフロップ152の入力端子Dも電源電圧VCCに接続さ
れ、クロック入力端子には、クロック信号PLCKが入
力される。
ゲートであり、1つの入力端子に立ち上がりエッジ検出
回路120のエッジ検出信号SE1が入力され、他の二つ
の入力端子にはDフリップフロップ151および152
の出力信号がそれぞれ入力される。NANDゲート15
3の出力信号SR1がリセット信号として、Dフリップフ
ロップ151および152に供給される。
151および152がリセットされ、出力信号Qがとも
にローレベルに保持される。遅延バッファ110の出力
信号SD1の立ち上がりエッジにおいて、Dフリップフロ
ップ151の出力信号が立ち上がる。また、クロック信
号PLCKの立ち上がりエッジにおいて、Dフリップフ
ロップ152の出力信号が立ち上がる。このとき、立ち
上がりエッジ検出回路120からのエッジ検出信号SE1
がハイレベルに保持されていると、NANDゲート15
3の出力信号SR1がハイレベルからローレベルに切り換
えられ、これに応じてDフリップフロップ151および
152がリセットされ、出力信号がローレベルに設定さ
れる。
2は、インバータ154、Dフリップフロップ155,
156およびNANDゲート157により構成されてい
る。Dフリップフロップ155の入力端子Dは電源電圧
VCCに接続されている。クロック入力端子にはインバー
タ154の出力信号、即ち遅延バッファ110の出力信
号SD1の反転信号が入力される。Dフリップフロップ1
56の入力端子Dも電源電圧VCCに接続され、クロック
入力端子には、クロック信号PLCKが入力される。
ゲートであり、1つの入力端子に立ち下がりエッジ検出
回路130のエッジ検出信号SE2が入力され、他の二つ
の入力端子にはDフリップフロップ155および156
の出力信号がそれぞれ入力される。NANDゲート15
7の出力信号SR2がリセット信号として、Dフリップフ
ロップ155および156に供給される。
155および156がリセットされ、出力信号Qがとも
にローレベルに保持される。遅延バッファ110の出力
信号SD1の立ち下がりエッジ、即ち、インバータ154
の出力信号が立ち上がりエッジにおいて、Dフリップフ
ロップ155の出力信号が立ち上がる。また、クロック
信号PLCKの立ち上がりエッジにおいて、Dフリップ
フロップ156の出力信号が立ち上がる。このとき、立
ち下がりエッジ検出回路130からのエッジ検出信号S
E2がハイレベルに保持されていると、NANDゲート1
57の出力信号SR2がハイレベルからローレベルに切り
換えられ、これに応じてDフリップフロップ155およ
び156がリセットされ、出力信号がローレベルに設定
される。
出力信号がチャージポンプ回路160のORゲート16
1に入力され、Dフリップフロップ152および156
の出力信号がチャージポンプ回路160のORゲート1
62に入力される。チャージポンプ回路160により、
位相検出回路150−1,150−2からの入力信号に
応じて位相誤差信号PDOが出力される。
において、ORゲート161およびORゲート162の
出力信号がともに同時スイッチ防止回路163に入力さ
れ、同時スイッチ防止回路163は、ORゲート16
1,162からの信号のタイミングを制御し、pMOS
トランジスタ164およびnMOSトランジスタ165
が同時にオン状態になることを防止する。
延バッファ110からの遅延信号S D1の立ち上がりエッ
ジがクロック信号PLCKの立ち上がりエッジより進ん
でいるとき、これらの信号の位相差に応じてDフリップ
フロップ151からパルスが出力される。チャージポン
プ回路160において、当該パルスに応じたタイミング
でpMOSトランジスタ164がオン状態に設定され、
誤差信号PDOはその間ハイレベル、例えば、電源電圧
VCCレベルに保持される。
−2により、例えば遅延バッファ110からの遅延信号
SD1の立ち下がりエッジがクロック信号PLCKの立ち
上がりエッジより進んでいるとき、これらの信号の位相
差に応じてDフリップフロップ155からパルスが出力
される。チャージポンプ回路160において、当該パル
スに応じたタイミングでpMOSトランジスタ164が
オン状態に設定され、誤差信号PDOはその間ハイレベ
ルに保持される。
SD1の立ち上がりエッジがクロック信号PLCKの立ち
上がりエッジより遅れているとき、これらの信号の位相
差に応じて、Dフリップフロップ152からパルスが出
力される。チャージポンプ回路160において、当該パ
ルスに応じたタイミングでnMOSトランジスタ165
がオン状態に設定され、誤差信号PDOはその間にロー
レベル、例えば、接地電位GNDレベルに保持される。
SD1の立ち下がりエッジがクロック信号PLCKが立ち
上がりエッジより遅れているとき、これらの信号の位相
差に応じて、Dフリップフロップ156からパルスが出
力される。チャージポンプ回路160において、当該パ
ルスに応じたタイミングでnMOSトランジスタ165
がオン状態に設定され、誤差信号PDOはその間にロー
レベルに保持される。
ベル以外のとき、チャージポンプ回路160において
は、pMOSトランジスタ164およびnMOSトラン
ジスタ165がともにオフ状態に保持されるので、誤差
信号PDOの出力端子がハイインピーダンス状態に保持
される。
動作時の波形図である。以下、図8および図5を参照し
つつ、本例の位相比較回路100の動作を説明する。図
8に示すように、入力信号SINに対して遅延バッファ1
10の遅延時間Δt1だけ遅れた遅延信号SD1が出力さ
れる。また、立ち上がりエッジ検出回路120および立
ち下がりエッジ検出回路130により、入力信号SINの
立ち上がりエッジおよび立ち下がりエッジの時点に、そ
れぞれ幅Δt2のパルス信号、即ちエッジ検出信号
SE1,SE2が発生される。
号SD1の立ち上がりエッジとクロック信号PLCKの立
ち上がりエッジとが比較され、位相検出回路150−2
において、遅延信号SD1の立ち下がりエッジとVCOか
らのクロック信号PLCKの立ち上がりエッジとが比較
される。比較結果に応じて、比較対象信号の位相差に応
じたパルス信号が発生され、チャージポンプ回路160
に供給されるので、チャージポンプ回路160により、
位相差に応じた幅を有する正または負のパルス信号を持
つ誤差信号PDOが出力される。
号PLCKより進んでいるとき、即ち、クロック信号P
LCKの位相が遅れているとき、チャージポンプ回路1
60により、正のパルスが出力される。当該正のパルス
の幅は、遅延信号SD1とクロック信号PLCKとの位相
差に対応する。逆に、遅延信号SD1の位相がクロック信
号PLCKより遅れているとき、即ち、クロック信号P
LCKの位相が進んでいるとき、チャージポンプ回路1
60により、負のパルスが出力される。当該負のパルス
の幅は、遅延信号SD1とクロック信号PLCKとの位相
差に対応する。遅延信号SD1とクロック信号PLCKが
同期しているとき、誤差信号PDOは出力されず、ハイ
インピーダンス状態に保持される。
LL回路に適用する場合に、図3に示す従来の位相比較
回路10とは異なり、誤差信号PDOのパルス幅は位相
差に対応し、且つ位相の進みおよび遅れはパルスの極性
により表される。さらに、位相差がない場合に、誤差信
号PDOにパルスの出力がなく、ハイインピーダンス状
態に保持されるので、誤差信号PDOを直接用いてVC
Oの発振周波数を制御することができる。このため、従
来のPLL回路における積分回路を必要とせず、PLL
回路のレスポンスが速くなる。このため、CD、DVD
再生装置における高速なデータ再生に対応できる高速な
応答特性を実現できる。
すブロック図である。図示のように、この位相比較回路
100aは、遅延バッファ110、立ち上がりエッジ検
出回路120、立ち下がりエッジ検出回路130、位相
検出制御回路(PFD Control)140、位相
検出回路(PFD)150、チャージポンプ回路160
およびANDゲート170により構成されている。
号SVCに応じて、入力信号SINに遅延時間Δtを与え
る。制御信号SVCは、例えばVCOの発振周波数を制御
する信号と同じである。遅延バッファ110により、入
力信号SINが時間Δtだけ遅延され、遅延信号SD1が出
力される。
信号SINの立ち上がりエッジを検出し、エッジ検出信号
SE1を出力する。立ち下がりエッジ検出回路130は、
入力信号SINの立ち下がりエッジを検出し、エッジ検出
信号SE2を出力する。
110からの遅延信号SD1、立ち上がりエッジ検出回路
120からのエッジ検出信号SE1および立ち下がりエッ
ジ検出回路130からのエッジ検出信号SE2を受けて、
位相検出制御信号SA を生成して位相検出回路150に
入力する。さらに、位相検出制御回路140は、入力信
号に応じて、禁止信号SIHB を発生し、位相検出回路1
50に入力する。
140からの制御信号SA および禁止信号SIHB を入力
し、さらに、クロック信号PLCKを制御信号SB とし
て入力し、これらの入力信号に応じて、アップ信号
SUP、ダウン信号SDWおよびリセット信号SR を発生す
る。アップ信号SUPおよびダウン信号SDWはチャージポ
ンプ回路160に供給され、リセット信号SR は外部か
らのシステムリセット信号RESETとともにANDゲ
ート170に入力される。ANDゲート170の出力信
号は、リセット信号として立ち上がりエッジ検出回路1
20および立ち下がりエッジ検出回路130に供給され
る。
路150からのアップ信号SUPおよびダウン信号SDWを
受けて、これらの信号に応じて出力する誤差信号PDO
を制御する。例えば、アップ信号SUPがハイレベルに保
持されている間、誤差信号PDOをハイレベルに設定
し、逆にダウン信号SDWがハイレベルに保持されている
間、誤差信号PDOをローレベルに設定する。アップ信
号SUPおよびダウン信号SDWがともにローレベルに保持
されているときには、誤差信号PDOをハイインピーダ
ンス状態に設定する。
成を示している。図示のように、本例の位相比較回路1
00bは、遅延バッファ110、立ち上がりエッジ検出
回路120、立ち下がりエッジ検出回路130、位相比
較制御回路140、位相検出回路150、チャージポン
プ回路160およびANDゲート170により構成され
ている。
120は、ANDゲート122およびDフリップフロッ
プ124により構成されている。立ち下がりエッジ検出
回路130は、ANDゲート132、Dフリップフロッ
プ134およびインバータ136により構成されてい
る。
て、ANDゲート122の一方の入力端子に入力信号S
INが入力され、他方の入力端子に立ち下がりエッジ検出
回路130を構成するDフリップフロップ134の反転
出力端子Qzの出力信号が入力される。立ち下がりエッ
ジ検出回路130において、ANDゲート132の一方
の入力端子にインバータ136の出力信号、即ち入力信
号SINの反転信号が入力され、他方の入力端子に立ち上
がりエッジ検出回路120を構成するDフリップフロッ
プ124の反転出力端子Qzの出力信号が入力される。
インバータ136の入力端子に入力信号SINが印加され
る。Dフリップフロップ124の出力端子Qの出力信号
が立ち上がりエッジ検出信号SE1として、Dフリップフ
ロップ134の出力端子Qの出力信号が立ち下がりエッ
ジ検出信号SE2として、それぞれ位相検出制御回路14
0に出力される。
141,142、ORゲート143,144およびイン
バータ145により構成されている。ANDゲート14
1の入力端子に遅延バッファ110からの遅延信号SD1
および立ち上がりエッジ検出回路120からの立ち上が
りエッジ検出信号SE1が入力され、ANDゲート142
の入力端子には、インバータ145の出力信号、即ち、
遅延信号SD1の反転信号および立ち下がりエッジ検出回
路130からの立ち下がりエッジ検出信号SE2が入力さ
れる。
号がORゲート143に入力され、ORゲート143の
出力信号が位相検出制御信号SA として位相検出回路1
50に供給される。また、立ち上がりエッジ検出信号S
E1および立ち下がりエッジ検出信号SE2は、ORゲート
144に入力され、ORゲート144の出力信号SIH B
が禁止信号として位相検出回路150に供給される。
がりエッジ検出回路120により検出され、立ち上がり
エッジに応じて所定の幅を持つ立ち上がりエッジ検出信
号S E1が出力される。同様に、入力信号SINの立ち下が
りエッジは、立ち下がりエッジ検出回路130により検
出され、立ち下がりエッジに応じて所定の幅を持つ立ち
下がりエッジ検出信号SE2が出力される。
システムリセット信号RESETが入力され、他方の入
力端子に位相検出回路150からのリセット信号SR が
入力される。ANDゲート170の出力信号は立ち上が
りエッジ検出回路120および立ち下がりエッジ検出回
路130に供給され、これらのエッジ検出回路を構成す
るDフリップフロップ124,134をリセットする。
がりエッジ検出信号SE1がハイレベルのとき、遅延バッ
ファ110からの遅延信号SD1が立ち上がると、AND
ゲート141の出力信号が立ち上がり、これに応じてO
Rゲート143の出力信号S A が立ち上がる。同様に、
立ち下がりエッジ検出信号SE2がハイレベルのとき、遅
延バッファ110からの遅延信号SD2が立ち下がると、
ANDゲート142の出力信号が立ち上がり、これに応
じてORゲート143の出力信号SA が立ち上がる。即
ち、位相検出制御回路140により、入力信号SINの立
ち上がりエッジまたは立ち下がりエッジの何れかに応じ
て、位相検出制御信号SA が出力される。また、立ち上
がりエッジ検出信号SE1および立ち下がりエッジ検出信
号SE2に応じて、禁止信号SIHB が出力される。
示す回路図である。図示のように、位相検出回路150
は、Dフリップフロップ151,152およびNAND
ゲート153により構成されている。Dフリップフロッ
プ151の入力端子Dは電源電圧VCCに接続され、クロ
ック入力端子は制御信号SA の入力端子に接続されてい
る。Dフリップフロップ151の出力端子Qから、アッ
プ信号SUPが出力される。Dフリップフロップ152の
入力端子Dは電源電圧VCCに接続され、クロック入力端
子は制御信号SB の入力端子に接続されている。Dフリ
ップフロップ152の出力端子Qから、ダウン信号SDW
が出力される。なお、制御信号SB は、前述のように、
クロック信号PLCKである。
ゲートであり、三つの入力端子に、それぞれアップ信号
SUP、ダウン信号SDWおよび位相検出制御回路140か
らの禁止信号SIHB が入力される。NANDゲート15
3の出力信号SR はリセット信号として、Dフリップフ
ロップ151,152にそれぞれ供給され、さらに図1
0に示すANDゲート170に供給される。
ージポンプ160の構成を示す回路図である。図示のよ
うに、チャージポンプ160は、pMOSトランジスタ
164、nMOSトランジスタ165およびインバータ
166により構成されている。インバータ166の入力
端子に位相検出回路150からのアップ信号SUPが入力
される。pMOSトランジスタ164とnMOSトラン
ジスタ165が電源電圧VCCと接地電位GNDとの間に
直列に接続されている。pMOSトランジスタ164の
ゲートがインバータ166の出力端子に接続され、ソー
スは電源電圧V CCに接続され、ドレインはnMOSトラ
ンジスタ165のドレインと接続され、その接続点によ
り、誤差信号PDOの出力端子が形成される。nMOS
トランジスタ165のゲートには、位相検出回路150
からのダウン信号SDWが入力され、nMOSトランジス
165のソースは接地されている。
ファ110からの遅延信号SD1の立ち上がりエッジまた
は立ち下がりエッジの何れかに応じて、制御信号SA が
ローレベルからハイレベルに切り換えられる。位相検出
回路150においては、制御信号SA の立ち上がりエッ
ジと制御信号SB 、即ち、クロック信号PLCKの立ち
上がりエッジの位相を検出し、位相差に応じてアップ信
号SUPまたはダウン信号SDWを出力する。
ジポンプ回路160における制御信号SA ,SB 、アッ
プ信号SUP、ダウン信号SDWおよびチャージポンプ回路
160の出力信号である誤差信号PDOの波形を示して
いる。以下、図13を参照しつつ、位相検出回路150
およびチャージポンプ回路160の動作について説明す
る。
んでいるとき、その位相差に応じてアップ信号SUPに正
のパルスが発生される。アップ信号SUPがハイレベルに
保持されているとき、チャージポンプ回路160のpM
OSトランジスタ164がオン状態に設定され、誤差信
号PDOがハイレベル、例えば、電源電圧VCCレベルに
保持される。
れているとき、その位相差に応じてダウン信号SDWに正
のパルスが発生される。ダウン信号SDWがハイレベルに
保持されているとき、チャージポンプ回路160のnM
OSトランジスタ165がオン状態に設定され、誤差信
号PDOがローレベル、例えば、接地電圧GNDレベル
に保持される。
るとき、位相検出回路150において、Dフリップフロ
ップ151および152がリセット状態にあり、アップ
信号SUPおよびダウン信号SDWがともにローレベルに保
持される。これに応じて、チャージポンプ回路160に
おいては、pMOSトランジスタ164およびnMOS
トランジスタ165がともにオフ状態に保持されるの
で、誤差信号PDOの出力端子がハイインピーダンス状
態に設定される。
号およびその遅延時間Δtを示している。図示のよう
に、遅延バッファ110には、遅延時間Δtを制御する
制御信号SVCが入力され、当該制御信号SVCの電圧レベ
ルに応じて遅延バッファ110の遅延時間Δtが制御さ
れ、遅延時間Δtは(0.5T<Δt<T)の範囲内に
制御される。遅延バッファ110の入力信号SINは、例
えば、光検出回路で得られたEFMデータである。当該
入力信号SINは、遅延時間Δt分だけ遅延され、遅延信
号S D1が出力される。
ール特性および遅延バッファのコントロール特性を示す
図である。図示のように、PLL回路のVCO60およ
び遅延バッファ110は、同じ制御信号Vinにより制御
される。VCO60において、入力した制御信号Vinに
応じて発振周波数が制御される。ここで、VCO60の
発振周波数は例えば、fminからfmaxの範囲内に
制御される。一方、遅延バッファ110においては、同
じ制御信号Vinに応じて遅延時間Δtが制御される。V
CO60の発振信号の周期をTとすると、遅延バッファ
110の遅延時間Δtは、0.5T〜Tの範囲内に制御
される。
(LPF)30により、VCO60の発振周波数を制御
する制御信号Vin(Sc )が発生される。当該制御信号
VinはVCO60に出力されるとともに、PLL回路ブ
ロックの外にも出力され、遅延バッファ110に送られ
る。遅延バッファ110は図示のように、制御部112
と遅延部114により構成されている。制御部112に
おいて、電流源113により発生される遅延制御電流i
0 が電流i1 とi2 に分割される。電流i1 は、制御信
号Vinに応じて設定される。電流i2 は、遅延バッファ
110の最大遅延時間Δtmaxを規定するための電流
である。遅延部114は、制御部112により設定され
る遅延時間Δtに応じて、入力信号SINに対して、遅延
時間Δtを与えて遅延信号SD1を得る。
回路のVCOおよび遅延バッファのコントロール特性に
相対性が持たされ、これらの回路を同じ制御信号により
制御しているので、VCOの発振周波数f−VCOおよ
び遅延バッファの遅延時間Δtが互いに対応した変化特
性で設定される。即ち、VCOの発振周波数が高く設定
されるとき、それに応じて遅延バッファの遅延時間が短
く設定され、逆にVCOの発振周波数が低く設定される
とき、遅延バッファの遅延時間が長く設定される。この
結果、異なる動作周波数においてPLL回路は入力信
号、例えば、EFMデータに同期してクロック信号PL
CKを再生することが可能である。
較回路100a,100b動作時の波形を示している。
以下、これらの回路図および波形図を参照しながら、本
例の位相比較回路の動作を説明する。
上がりエッジおよび立ち下がりエッジに応じて、立ち上
がりエッジ検出信号SE1および立ち下がりエッジ検出信
号S E2がそれぞれ出力される。さらに、遅延バッファ1
10により、入力信号SINが時間Δtだけ遅れた遅延信
号SD1が出力される。
Tのクロック信号PLCKが発生される。位相検出回路
150において、遅延バッファ110からの遅延信号S
D1とクロック信号PLCKの位相が比較される。比較結
果に応じてチャージポンプ回路160を制御するアップ
信号SUPまたはダウン信号SDWが出力され、これらの信
号に応じてチャージポンプ回路160が動作し、誤差信
号PDOのレベルが制御される。
延信号SD1より遅れているとき、これらの信号の位相差
に応じて、誤差信号PDOに正のパルスが出力される。
逆に、クロック信号PLCKの位相が遅延信号SD1より
進んでいるとき、これらの信号の位相差に応じて、誤差
信号PDOに負のパルスが出力される。クロック信号P
LCKと遅延信号SD1が同期する場合、誤差信号PDO
がハイインピーダンス状態に保持される。
ローパスフィルタにより高周波数成分が除去された後、
制御信号としてVCOおよび遅延バッファにそれぞれ供
給され、VCOの発振周波数f−VCOおよび遅延バッ
ファの遅延時間Δtが制御される。さらに、誤差信号P
DOは比較対象信号の位相差に応じてそのレベルが設定
され、比較対象信号に位相差がない、即ち比較対象信号
が同期しているときには、誤差信号PDOはハイインピ
ーダンス状態に保持されるので、誤差信号PDOを積分
して、積分した信号でVCOの発振周波数を制御する必
要がなく、このため、PLL回路におけるレスポンスが
速くなり、高速なCDおよびDVDの信号再生に対応で
きる。
較回路によれば、入力信号を遅延バッファにより遅延
し、遅延信号を出力する。立ち上がりエッジ検出回路お
よび立ち下がりエッジ検出回路で入力信号のレベル変化
を検出し、第1および第2のエッジ検出信号を出力し、
制御回路はこれらのエッジ検出信号に応じて出力信号レ
ベルを変化させ、位相検出回路は制御回路の出力信号と
クロック信号との位相を比較し、比較結果に応じた第1
および第2の制御信号を出力する。チャージポンプ回路
は位相検出回路からの第1および第2の制御信号に応じ
て上記遅延信号とクロック信号の位相差に応じた位相差
信号を出力し、さらに上記遅延信号とクロック信号が同
期する場合には、位相差信号をハイインピーダンス状態
に保持させるので、位相差信号に応じて電圧制御発振回
路の発振周波数を制御でき、上記クロック信号を発生す
るPLL回路のレスポンス特性が良く、高速な信号再生
を実現できる。
回路によれば、PLL回路のレスポンス特性を改善する
ことができ、高速な信号応答を実現できる利点がある。
さらに、本発明の位相比較回路を用いてPLL回路を構
成する場合には、高速なCDまたはDVDの信号再生を
実現可能である。
路図である。
を示す回路図である。
示す回路図である。
ある。
路図である。
延バッファの構成を示す回路図である。
の構成を示す回路図である。
る。
ロック図である。
を示す回路図である。
路の構成を示す回路図である。
成を示す回路図である。
作を示す波形図である。
tを示す図である。
性を示す図である。
図である。
Claims (14)
- 【請求項1】第1または第2のレベルをとる入力信号に
所定の遅延時間を与えて遅延信号を出力する遅延回路
と、 上記入力信号が第1のレベルから第2のレベルに変化す
るレベル変化エッジを検出して第1のエッジ検出信号を
出力する第1のエッジ検出回路と、 上記入力信号が第2のレベルから第1のレベルに変化す
るレベル変化エッジを検出して第2のエッジ検出信号を
出力する第2のエッジ検出回路と、 上記第1のエッジ検出信号が出力されたときに上記遅延
信号の位相とクロック信号の位相とを比較して第1の制
御信号を出力し、上記第2のエッジ検出回路が出力され
たときに上記遅延信号の位相と上記クロック信号の位相
とを比較して第2の制御信号を出力する位相検出回路
と、 上記第1及び第2の制御信号に応じて上記遅延信号と上
記クロック信号との位相差を示す位相差信号を出力する
出力回路とを有する位相比較回路。 - 【請求項2】上記クロック信号の周波数が上記位相差信
号に応じて制御される請求項1記載の位相比較回路。 - 【請求項3】上記遅延時間が上記位相差信号に応じて制
御される請求項1又は2に記載の位相比較回路。 - 【請求項4】上記遅延時間が上記クロック信号の半周期
から1周期の間に設定される請求項3に記載の位相比較
回路。 - 【請求項5】上記クロック信号の周波数が高くなると上
記遅延時間が小さくなる請求項3又は4に記載の位相比
較回路。 - 【請求項6】上記第1又は第2のエッジ検出信号が出力
された際に、所定の時間経過後に上記第1又は第2のエ
ッジ検出信号を初期状態にリセットするリセット回路を
含む請求項1、2、3、4又は5に記載の位相比較回
路。 - 【請求項7】上記位相差信号は、上記第1の制御信号に
応じて第1のレベルに保持され、上記第2の制御信号に
応じて第2のレベルに保持される請求項1、2、3、
4、5又は6に記載の位相比較回路。 - 【請求項8】上記位相差信号は上記遅延信号と上記クロ
ック信号とが同期しているときにハイインピーダンス状
態にされる請求項7記載の位相比較回路。 - 【請求項9】第1または第2のレベルをとる入力信号に
所定の遅延時間を与えて遅延信号を出力する遅延回路
と、上記入力信号が第1のレベルから第2のレベルに変
化するレベル変化エッジを検出して第1のエッジ検出信
号を出力する第1のエッジ検出回路と、上記入力信号が
第2のレベルから第1のレベルに変化するレベル変化エ
ッジを検出して第2のエッジ検出信号を出力する第2の
エッジ検出回路と、上記遅延信号と上記第1及び第2の
エッジ検出信号とを入力し、それら信号に応じた位相情
報信号を出力する制御回路と、上記位相情報信号の位相
とクロック信号の位相とを比較して第1及び第2の制御
信号を出力する位相検出回路と、上記第1及び第2の制
御信号に応じて上記遅延信号と上記クロック信号との位
相差を示す位相差信号を出力する出力回路と、を有する
位相比較回路。 - 【請求項10】上記クロック信号の周波数が上記位相差
信号に応じて制御される請求項9に記載の位相比較回
路。 - 【請求項11】上記遅延時間が上記位相差信号に応じて
制御される請求項9又は10に記載の位相比較回路。 - 【請求項12】上記遅延時間が上記クロック信号の半周
期から1周期の間の値に設定される請求項11記載位相
比較回路。 - 【請求項13】上記位相差信号は、上記第1の制御信号
に応じて第1のレベルに保持され、上記第2の制御信号
に応じて第2のレベルに保持される請求項9、10、1
1又は12に記載の位相比較回路。 - 【請求項14】上記位相差信号は上記遅延信号と上記ク
ロック信号とが同期しているときにハイインピーダンス
状態にされる請求項13に記載の位相比較回路。
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