JPH0529891A - 同期クロツク発生装置 - Google Patents
同期クロツク発生装置Info
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- JPH0529891A JPH0529891A JP3293988A JP29398891A JPH0529891A JP H0529891 A JPH0529891 A JP H0529891A JP 3293988 A JP3293988 A JP 3293988A JP 29398891 A JP29398891 A JP 29398891A JP H0529891 A JPH0529891 A JP H0529891A
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Abstract
(57)【要約】
【目的】 高周波数のクロック信号を、外部から供給さ
れる非同期トリガ信号に対して同期させて出力させる。 【構成】 基本クロック信号が供給され、逐次遅延され
た遅延クロック信号を発生する遅延クロック発生回路１
０〜１４と、上記クロック信号と非同期のトリガ信号が
供給された後、上記基本クロック信号または遅延クロッ
ク信号の変化に応答してセットまたはリセットされる複
数のフリップ・フロップ２０〜２４と、フリップ・フロ
ップの出力に基いて上記トリガ信号が供給された後、最
初にセットまたはリセットされたフリップ・フロップの
出力に基いて所望のクロック信号を選択して出力させる
論理回路３０〜３４と、該論理回路の出力を対応フリッ
プ・フロップに帰還して各フリップ・フロップの状態を
保持させる帰還手段３０Ｒ〜３４Ｒとを具備している。
れる非同期トリガ信号に対して同期させて出力させる。 【構成】 基本クロック信号が供給され、逐次遅延され
た遅延クロック信号を発生する遅延クロック発生回路１
０〜１４と、上記クロック信号と非同期のトリガ信号が
供給された後、上記基本クロック信号または遅延クロッ
ク信号の変化に応答してセットまたはリセットされる複
数のフリップ・フロップ２０〜２４と、フリップ・フロ
ップの出力に基いて上記トリガ信号が供給された後、最
初にセットまたはリセットされたフリップ・フロップの
出力に基いて所望のクロック信号を選択して出力させる
論理回路３０〜３４と、該論理回路の出力を対応フリッ
プ・フロップに帰還して各フリップ・フロップの状態を
保持させる帰還手段３０Ｒ〜３４Ｒとを具備している。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高周波数の入力クロッ
ク信号を外部から供給される非同期トリガ信号に対して
同期させて出力する同期クロック発生装置に関する。
ク信号を外部から供給される非同期トリガ信号に対して
同期させて出力する同期クロック発生装置に関する。
【０００２】
【従来の技術】図８は従来の同期クロック発生装置を示
すブロック図、図９は図８の同期クロック発生装置の動
作を説明する波形図である。高周波クロック発生回路１
０２で発生されたクロック信号ＣＫはカウンタ１０３の
クロック入力端子Ａおよび分周器１０４のクロック入力
端子Ａにそれぞれ供給され、また、カウンタ１０３のト
リガ入力端子Ｂにはトリガ信号源（図示せず）よりトリ
ガ信号入力端子１００を経て上記クロック信号ＣＫと非
同期のトリガ信号ＴＲがカウンタイネ−ブル信号として
供給される。
すブロック図、図９は図８の同期クロック発生装置の動
作を説明する波形図である。高周波クロック発生回路１
０２で発生されたクロック信号ＣＫはカウンタ１０３の
クロック入力端子Ａおよび分周器１０４のクロック入力
端子Ａにそれぞれ供給され、また、カウンタ１０３のト
リガ入力端子Ｂにはトリガ信号源（図示せず）よりトリ
ガ信号入力端子１００を経て上記クロック信号ＣＫと非
同期のトリガ信号ＴＲがカウンタイネ−ブル信号として
供給される。
【０００３】カウンタ１０３はトリガ信号ＴＲのＨから
Ｌへの立下りｔ1 の直後から高周波クロックの数をカウ
ントし始め、カウント数が一定値、例えば３カウントに
達すると、カウンタ１０３は分周イネ−ブル信号ＤＥを
発生し、これを分周器１０４のイネ−ブル信号入力端子
Ｂに供給する。
Ｌへの立下りｔ1 の直後から高周波クロックの数をカウ
ントし始め、カウント数が一定値、例えば３カウントに
達すると、カウンタ１０３は分周イネ−ブル信号ＤＥを
発生し、これを分周器１０４のイネ−ブル信号入力端子
Ｂに供給する。
【０００４】分周器１０４はイネ−ブル信号入力端子Ｂ
に供給される上記分周イネーブル信号ＤＥに応答して高
周波クロック信号ＣＫの分周を開始し、該高周波クロッ
ク信号ＣＫの例えば４サイクル毎に出力クロック信号Ｃ
Ｋout を発生する。かくして同期クロック出力端子１０
１よりトリガ信号ＴＲと同期がとられた出力クロック信
号ＣＫout が得られる。
に供給される上記分周イネーブル信号ＤＥに応答して高
周波クロック信号ＣＫの分周を開始し、該高周波クロッ
ク信号ＣＫの例えば４サイクル毎に出力クロック信号Ｃ
Ｋout を発生する。かくして同期クロック出力端子１０
１よりトリガ信号ＴＲと同期がとられた出力クロック信
号ＣＫout が得られる。
【０００５】
【発明が解決しようとする課題】上記のような従来の同
期クロック発生装置では、図９に示すように、トリガ信
号ＴＲの立下りｔ1 が点線で示す範囲Ｔで変化した場合
も出力クロック信号ＣＫout は同じタイミングで発生す
ることになる。従って、出力クロック信号ＣＫout の同
期精度を高めるためには高周波クロック信号ＣＫの周波
数を高くしなければならない。このことにより、 同期精度≒高周波クロックの周期 で表わされる。
期クロック発生装置では、図９に示すように、トリガ信
号ＴＲの立下りｔ1 が点線で示す範囲Ｔで変化した場合
も出力クロック信号ＣＫout は同じタイミングで発生す
ることになる。従って、出力クロック信号ＣＫout の同
期精度を高めるためには高周波クロック信号ＣＫの周波
数を高くしなければならない。このことにより、 同期精度≒高周波クロックの周期 で表わされる。
【０００６】例えば、１ｎｓ（ナノ秒）の同期精度を得
たい場合は、１ＧＨｚの高周波クロック信号ＣＫを使用
する必要があるが、高周波クロック信号を１ＧＨｚまで
上げることは、内部でノイズが発生したり不要輻射を発
生する等の問題があり、極めて困難である。また、１Ｇ
Ｈｚのクロック信号発生回路および分周器は、一般のＣ
ＭＯＳ回路で構成するのは無理で、超高速バイポーラ技
術等、特殊な技術が必要で、製造コストが極めて高くな
る。
たい場合は、１ＧＨｚの高周波クロック信号ＣＫを使用
する必要があるが、高周波クロック信号を１ＧＨｚまで
上げることは、内部でノイズが発生したり不要輻射を発
生する等の問題があり、極めて困難である。また、１Ｇ
Ｈｚのクロック信号発生回路および分周器は、一般のＣ
ＭＯＳ回路で構成するのは無理で、超高速バイポーラ技
術等、特殊な技術が必要で、製造コストが極めて高くな
る。
【０００７】本発明は、基準となる基本クロック信号に
対してどのようなタイミングで非同期トリガ信号が供給
されても、この非同期のトリガ信号の立下りから実質的
に一定の時間ｔa だけシフトさせて出力クロック信号を
発生させるようにしたものである。図７を参照してこの
点をもう少し詳しく説明する。
対してどのようなタイミングで非同期トリガ信号が供給
されても、この非同期のトリガ信号の立下りから実質的
に一定の時間ｔa だけシフトさせて出力クロック信号を
発生させるようにしたものである。図７を参照してこの
点をもう少し詳しく説明する。
【０００８】図７において、ＣＫはクロック発生回路か
ら供給されるクロック信号で、トリガ信号ＴＲ１は、そ
の立下りｔ11が上記クロック信号ＣＫのＨレベル時に生
ずる。このとき出力クロック信号ＣＫ１はトリガ信号Ｔ
Ｒ１の立下りｔ11から一定の時間ｔ1 だけシフトされて
出力される。
ら供給されるクロック信号で、トリガ信号ＴＲ１は、そ
の立下りｔ11が上記クロック信号ＣＫのＨレベル時に生
ずる。このとき出力クロック信号ＣＫ１はトリガ信号Ｔ
Ｒ１の立下りｔ11から一定の時間ｔ1 だけシフトされて
出力される。
【０００９】トリガ信号ＴＲ２は、その立下りｔ12が上
記クロック信号ＣＫのＬレベル時に生ずる。このとき出
力クロック信号ＣＫ２はトリガ信号ＴＲ２の立下りｔ12
から実質的に一定の時間ｔ2 だけシフトされて出力され
る。
記クロック信号ＣＫのＬレベル時に生ずる。このとき出
力クロック信号ＣＫ２はトリガ信号ＴＲ２の立下りｔ12
から実質的に一定の時間ｔ2 だけシフトされて出力され
る。
【００１０】本発明の目的は、クロック信号ＣＫとトリ
ガ信号との位相関係が図７のＴＲ１、ＴＲ２に示すよう
に、どのような状態にあってもトリガ信号の立下りから
実質的に一定の時間ｔだけシフトされて立上る出力クロ
ック信号を発生する装置、特にジッタが最大±１ｎｓ程
度に抑えられた出力クロック信号を１ＧＨｚと言うよう
な高周波クロック信号発生装置を使用することなく発生
することができる同期クロック発生装置を得ることにあ
る。
ガ信号との位相関係が図７のＴＲ１、ＴＲ２に示すよう
に、どのような状態にあってもトリガ信号の立下りから
実質的に一定の時間ｔだけシフトされて立上る出力クロ
ック信号を発生する装置、特にジッタが最大±１ｎｓ程
度に抑えられた出力クロック信号を１ＧＨｚと言うよう
な高周波クロック信号発生装置を使用することなく発生
することができる同期クロック発生装置を得ることにあ
る。
【００１１】
【課題を解決するための手段】請求項１乃至請求項６に
対応する本願の第１の基本発明に係る同期クロック発生
装置は、複数の遅延素子を縦続接続して構成され、入力
された基本クロック信号に対して逐次遅延された遅延ク
ロック信号を発生する遅延クロック発生回路と、上記基
本クロック信号または遅延クロック信号とこれらのクロ
ック信号に対して非同期のトリガ信号とが供給され、該
非同期トリガ信号が供給された後上記基本クロック信号
または遅延クロック信号の変化に応答してセットまたは
リセットされる複数のフリップ・フロップと、上記非同
期トリガ信号が供給された後、最初にセットまたはリセ
ットされたフリップ・フロップの出力に応答して、この
フリップ・フロップを最初にセットまたはリセットした
クロック信号またはその前後の所望のクロック信号を選
択して出力させる論理回路と、該論理回路の出力を、各
論理回路に対応するフリップ・フロップの入力に帰還し
て各フリップ・フロップの状態を保持させる帰還手段と
からなとからなる。
対応する本願の第１の基本発明に係る同期クロック発生
装置は、複数の遅延素子を縦続接続して構成され、入力
された基本クロック信号に対して逐次遅延された遅延ク
ロック信号を発生する遅延クロック発生回路と、上記基
本クロック信号または遅延クロック信号とこれらのクロ
ック信号に対して非同期のトリガ信号とが供給され、該
非同期トリガ信号が供給された後上記基本クロック信号
または遅延クロック信号の変化に応答してセットまたは
リセットされる複数のフリップ・フロップと、上記非同
期トリガ信号が供給された後、最初にセットまたはリセ
ットされたフリップ・フロップの出力に応答して、この
フリップ・フロップを最初にセットまたはリセットした
クロック信号またはその前後の所望のクロック信号を選
択して出力させる論理回路と、該論理回路の出力を、各
論理回路に対応するフリップ・フロップの入力に帰還し
て各フリップ・フロップの状態を保持させる帰還手段と
からなとからなる。
【００１２】請求項７乃至請求項９に対応する本願の第
２の基本発明に係る同期クロック発生装置は、複数の遅
延素子を縦続接続して構成され、入力された基本クロッ
ク信号に対して逐次遅延された遅延クロック信号を発生
する遅延クロック発生回路と、上記基本クロック信号ま
たは遅延クロック信号とこれらのクロック信号に対して
非同期のトリガ信号とが供給され、上記非同期トリガ信
号が供給された後に供給される上記基本クロック信号ま
た遅延クロック信号に応答してセットまたリセットされ
る複数のフリップ・フロップと、最初にセットまたはリ
セットされるフリップ・フロップの出力とそのフリップ
・フロップに先行するフリップ・フリップの出力との論
理をとり、その論理から上記基本クロック信号および遅
延クロック信号のうちの所望のクロック信号を選択して
出力させる論理回路と、該論理回路の出力を、各論理回
路に対応するフリップ・フロップの入力に帰還して各フ
リップ・フロップの状態を保持させる帰還手段とからな
からなる。
２の基本発明に係る同期クロック発生装置は、複数の遅
延素子を縦続接続して構成され、入力された基本クロッ
ク信号に対して逐次遅延された遅延クロック信号を発生
する遅延クロック発生回路と、上記基本クロック信号ま
たは遅延クロック信号とこれらのクロック信号に対して
非同期のトリガ信号とが供給され、上記非同期トリガ信
号が供給された後に供給される上記基本クロック信号ま
た遅延クロック信号に応答してセットまたリセットされ
る複数のフリップ・フロップと、最初にセットまたはリ
セットされるフリップ・フロップの出力とそのフリップ
・フロップに先行するフリップ・フリップの出力との論
理をとり、その論理から上記基本クロック信号および遅
延クロック信号のうちの所望のクロック信号を選択して
出力させる論理回路と、該論理回路の出力を、各論理回
路に対応するフリップ・フロップの入力に帰還して各フ
リップ・フロップの状態を保持させる帰還手段とからな
からなる。
【００１３】
【作用】本願の第１の基本発明に係る同期クロック発生
装置によれば、非同期トリガ信号が供給された後、フリ
ップ・フロップを最初にセットまたはリセットしたクロ
ック信号を基準として、該クロック信号またはその前後
のクロック信号を選択して出力クロック信号として出力
させるから、上記非同期トリガ信号に対する出力クロッ
ク信号のジッタは最大でも縦続接続された遅延素子のう
ちの１段当たりの遅延時間となり、１ＧＨｚと言ったよ
うな高周波クロック信号を使用することなく上記非同期
トリガ信号に対してタイミング的に高精度に同期した出
力クロック信号を発生させることができる。
装置によれば、非同期トリガ信号が供給された後、フリ
ップ・フロップを最初にセットまたはリセットしたクロ
ック信号を基準として、該クロック信号またはその前後
のクロック信号を選択して出力クロック信号として出力
させるから、上記非同期トリガ信号に対する出力クロッ
ク信号のジッタは最大でも縦続接続された遅延素子のう
ちの１段当たりの遅延時間となり、１ＧＨｚと言ったよ
うな高周波クロック信号を使用することなく上記非同期
トリガ信号に対してタイミング的に高精度に同期した出
力クロック信号を発生させることができる。
【００１４】本願の第２の基本発明に係る同期クロック
発生装置によれば、上記第１の基本発明の作用に加えて
非同期トリガ信号が供給された後、最初にセットまたは
リセットされるフリップ・フロップの出力とそのフリッ
プ・フロップに先行するフリップ・フロップの出力との
論理により所望のクロック信号を選択する。
発生装置によれば、上記第１の基本発明の作用に加えて
非同期トリガ信号が供給された後、最初にセットまたは
リセットされるフリップ・フロップの出力とそのフリッ
プ・フロップに先行するフリップ・フロップの出力との
論理により所望のクロック信号を選択する。
【００１５】
【実施例】（実施例１）図１は、本発明の同期クロック
発生装置の第１の実施例のブロック図である。同図にお
いて、１０、１１、１２、１３、１４は縦続接続された
遅延素子で、ここでは各遅延素子は例えば１ｎｓの実質
的に一定の遅延時間を持った半導体素子からなるアンド
回路によって構成されている。縦続接続された遅延素子
により遅延クロック発生回路を構成している。
発生装置の第１の実施例のブロック図である。同図にお
いて、１０、１１、１２、１３、１４は縦続接続された
遅延素子で、ここでは各遅延素子は例えば１ｎｓの実質
的に一定の遅延時間を持った半導体素子からなるアンド
回路によって構成されている。縦続接続された遅延素子
により遅延クロック発生回路を構成している。
【００１６】２は基本クロック信号源（図示せず）より
基本クロック信号が供給される入力端子で、該入力端子
２に供給されたクロック信号ＣＫ０は初段の遅延素子１
０の第１入力（非反転入力）に供給され、該遅延素子１
０の第２の入力（反転入力）は接地されている。遅延素
子１０〜１４の各出力は次段の遅延素子の第１入力（非
反転入力）に接続され、各遅延素子１０〜１４の出力に
はそれぞれ一定の時間づつ遅延されたクロック信号ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５が発生する。
基本クロック信号が供給される入力端子で、該入力端子
２に供給されたクロック信号ＣＫ０は初段の遅延素子１
０の第１入力（非反転入力）に供給され、該遅延素子１
０の第２の入力（反転入力）は接地されている。遅延素
子１０〜１４の各出力は次段の遅延素子の第１入力（非
反転入力）に接続され、各遅延素子１０〜１４の出力に
はそれぞれ一定の時間づつ遅延されたクロック信号ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５が発生する。
【００１７】２０、２１、２２、２３、２４はこの実施
例ではエッジトリガ形のＤフリップ・フロップで、初段
フリップ・フロップ２０のクロック入力Ｔには入力端子
２に供給された非遅延基本クロック信号ＣＫ０が供給さ
れ、フリップ・フロップ２１〜２４の各クロック入力Ｔ
には遅延素子１０〜１３で遅延されたクロック信号ＣＫ
１〜ＣＫ４が供給される。また、各フリップ・フロップ
２０〜２４のリセット入力Ｒにはクロック信号に対して
非同期的にトリガ信号入力端子１に供給されたトリガ信
号ＴＲが供給される。
例ではエッジトリガ形のＤフリップ・フロップで、初段
フリップ・フロップ２０のクロック入力Ｔには入力端子
２に供給された非遅延基本クロック信号ＣＫ０が供給さ
れ、フリップ・フロップ２１〜２４の各クロック入力Ｔ
には遅延素子１０〜１３で遅延されたクロック信号ＣＫ
１〜ＣＫ４が供給される。また、各フリップ・フロップ
２０〜２４のリセット入力Ｒにはクロック信号に対して
非同期的にトリガ信号入力端子１に供給されたトリガ信
号ＴＲが供給される。
【００１８】３０、３１、３２、３３、３４はアンド回
路で、これらのアンド回路はフリップ・フロップ２０〜
２４にトリガ信号が供給されてリセットが解除された
後、最初にセットされたフリップ・フロップを検出する
セット検出回路を構成する。アンド回路３０の第１入力
（反転入力）には初段フリップ・フロップ２０の出力Ｑ
０が供給され、アンド回路３１の第１入力（反転入力）
には２段目フリップ・フロップ２１の出力Ｑ１が供給さ
れ、アンド回路３２の第１入力（反転入力）には３段目
フリップ・フロップ２２の出力Ｑ２が供給され、アンド
回路３３の第１入力（反転入力）には４段目フリップ・
フロップ２３の出力Ｑ３が供給され、アンド回路３４の
第１入力（反転入力）には５段目フリップ・フロップ２
４の出力Ｑ４が供給される。
路で、これらのアンド回路はフリップ・フロップ２０〜
２４にトリガ信号が供給されてリセットが解除された
後、最初にセットされたフリップ・フロップを検出する
セット検出回路を構成する。アンド回路３０の第１入力
（反転入力）には初段フリップ・フロップ２０の出力Ｑ
０が供給され、アンド回路３１の第１入力（反転入力）
には２段目フリップ・フロップ２１の出力Ｑ１が供給さ
れ、アンド回路３２の第１入力（反転入力）には３段目
フリップ・フロップ２２の出力Ｑ２が供給され、アンド
回路３３の第１入力（反転入力）には４段目フリップ・
フロップ２３の出力Ｑ３が供給され、アンド回路３４の
第１入力（反転入力）には５段目フリップ・フロップ２
４の出力Ｑ４が供給される。
【００１９】また、アンド回路３０の第２入力（非反転
入力）には２段目フリップ・フロップ２１の出力Ｑ１が
供給され、アンド回路３１の第２入力（非反転入力）に
は３段目フリップ・フロップ２２の出力Ｑ２が供給さ
れ、アンド回路３２の第２入力（非反転入力）には４段
目フリップ・フロップ２３の出力Ｑ３が供給され、アン
ド回路３３の第２入力（非反転入力）には５段目フリッ
プ・フロップ２４の出力Ｑ４が供給され、アンド回路３
４の第２入力（反転入力）はこの例では接地されてい
る。
入力）には２段目フリップ・フロップ２１の出力Ｑ１が
供給され、アンド回路３１の第２入力（非反転入力）に
は３段目フリップ・フロップ２２の出力Ｑ２が供給さ
れ、アンド回路３２の第２入力（非反転入力）には４段
目フリップ・フロップ２３の出力Ｑ３が供給され、アン
ド回路３３の第２入力（非反転入力）には５段目フリッ
プ・フロップ２４の出力Ｑ４が供給され、アンド回路３
４の第２入力（反転入力）はこの例では接地されてい
る。
【００２０】アンド回路３０の出力（イ）は帰還パス３
０Ｒを経てフリップ・フロップ２０のデータ入力Ｄに帰
還され、また禁止パス３０Ｉを経て遅延素子１１の第２
入力（反転入力）に接続されている。同様にアンド回路
３１の出力（ロ）は帰還パス３１Ｒを経てフリップ・フ
ロップ２１のデータ入力Ｄに帰還され、また禁止パス３
１Ｉを経て遅延素子１２の第２入力（反転入力）に接続
されている。
０Ｒを経てフリップ・フロップ２０のデータ入力Ｄに帰
還され、また禁止パス３０Ｉを経て遅延素子１１の第２
入力（反転入力）に接続されている。同様にアンド回路
３１の出力（ロ）は帰還パス３１Ｒを経てフリップ・フ
ロップ２１のデータ入力Ｄに帰還され、また禁止パス３
１Ｉを経て遅延素子１２の第２入力（反転入力）に接続
されている。
【００２１】アンド回路３２の出力（ハ）は帰還パス３
２Ｒを経てフリップ・フロップ２２のデータ入力Ｄに帰
還され、また禁止パス３２Ｉを経て遅延素子１３の第２
入力（反転入力）に接続されており、アンド回路３３の
出力（ニ）は帰還パス３３Ｒを経てフリップ・フロップ
２３のデータ入力Ｄに帰還され、また禁止パス３３Ｉを
経て遅延素子１４の第２入力（反転入力）に接続されて
いる。アンド回路３４の出力（ホ）は帰還パス３４Ｒを
経てフリップ・フロップ２４のデータ入力Ｄに帰還さ
れ、必要に応じて遅延クロック発生回路の次の遅延素子
の第２入力に接続される。
２Ｒを経てフリップ・フロップ２２のデータ入力Ｄに帰
還され、また禁止パス３２Ｉを経て遅延素子１３の第２
入力（反転入力）に接続されており、アンド回路３３の
出力（ニ）は帰還パス３３Ｒを経てフリップ・フロップ
２３のデータ入力Ｄに帰還され、また禁止パス３３Ｉを
経て遅延素子１４の第２入力（反転入力）に接続されて
いる。アンド回路３４の出力（ホ）は帰還パス３４Ｒを
経てフリップ・フロップ２４のデータ入力Ｄに帰還さ
れ、必要に応じて遅延クロック発生回路の次の遅延素子
の第２入力に接続される。
【００２２】４０、４１、４２、４３はアンド回路で、
これらのアンド回路はフリップ・フロップ２０〜２４の
リセットが解除された後、所望のクロック信号を検出す
るためのクロック信号検出論理回路を構成する。アンド
回路４０の２個の入力にはアンド回路３０の出力（イ）
および遅延素子１０の遅延クロック信号ＣＫ１がそれぞ
れ供給され、アンド回路４１の２個の入力にはアンド回
路３１の出力（ロ）および遅延素子１１の遅延クロック
信号ＣＫ２がそれぞれ供給され、アンド回路４２の２個
の入力にはアンド回路３２の出力（ハ）および遅延素子
１２の遅延クロック信号ＣＫ３がそれぞれ供給される。
これらのアンド回路はフリップ・フロップ２０〜２４の
リセットが解除された後、所望のクロック信号を検出す
るためのクロック信号検出論理回路を構成する。アンド
回路４０の２個の入力にはアンド回路３０の出力（イ）
および遅延素子１０の遅延クロック信号ＣＫ１がそれぞ
れ供給され、アンド回路４１の２個の入力にはアンド回
路３１の出力（ロ）および遅延素子１１の遅延クロック
信号ＣＫ２がそれぞれ供給され、アンド回路４２の２個
の入力にはアンド回路３２の出力（ハ）および遅延素子
１２の遅延クロック信号ＣＫ３がそれぞれ供給される。
【００２３】アンド回路４３の２個の入力にはアンド回
路３３の出力（ニ）および遅延素子１３の遅延クロック
信号ＣＫ４がそれぞれ供給される。アンド回路４０〜４
３の出力（ａ）〜（ｄ）は多入力オア回路５０に供給さ
れ、該オア回路５０の出力は、トリガ信号に同期したク
ロック信号を出力する同期クロック出力端子３に供給さ
れている。
路３３の出力（ニ）および遅延素子１３の遅延クロック
信号ＣＫ４がそれぞれ供給される。アンド回路４０〜４
３の出力（ａ）〜（ｄ）は多入力オア回路５０に供給さ
れ、該オア回路５０の出力は、トリガ信号に同期したク
ロック信号を出力する同期クロック出力端子３に供給さ
れている。
【００２４】図１の同期クロック発生装置の動作を図２
を参照して説明する。図２は図１の装置を構成するＩＣ
内の各素子の動作速度、例えばフリップ・フロップ２０
〜２４のリカバリ時間（リセットが解除されてからクロ
ックを取り込み得る状態になるまでの時間）にばらつき
が無い場合を想定してその動作を説明した図である。
を参照して説明する。図２は図１の装置を構成するＩＣ
内の各素子の動作速度、例えばフリップ・フロップ２０
〜２４のリカバリ時間（リセットが解除されてからクロ
ックを取り込み得る状態になるまでの時間）にばらつき
が無い場合を想定してその動作を説明した図である。
【００２５】ＴＲは図示されていないトリガ信号源から
トリガ信号入力端子１に供給される非同期トリガ信号、
ＣＫ０は図示されていないクロック信号源からクロック
信号入力端子２に供給される基本クロック信号、ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４は遅延素子１０、１１、１
２、１３の各出力に現れる遅延クロック信号である。フ
リップ・フロップ２０〜２４は実施例ではエッジトリガ
形のＤフリップ・フロップが使用され、クロック信号Ｔ
Ｒの立下り時にデータ入力Ｄに供給されるデータの反転
（Ｄバー）内容を取り込んで記憶する記憶回路として作
用する。
トリガ信号入力端子１に供給される非同期トリガ信号、
ＣＫ０は図示されていないクロック信号源からクロック
信号入力端子２に供給される基本クロック信号、ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４は遅延素子１０、１１、１
２、１３の各出力に現れる遅延クロック信号である。フ
リップ・フロップ２０〜２４は実施例ではエッジトリガ
形のＤフリップ・フロップが使用され、クロック信号Ｔ
Ｒの立下り時にデータ入力Ｄに供給されるデータの反転
（Ｄバー）内容を取り込んで記憶する記憶回路として作
用する。
【００２６】トリガ信号ＴＲの立下りｔ1 で各フリップ
・フロップのリセットが解除される。フリップ・フロッ
プ２０およびフリップ・フロップ２１のクロック入力Ｔ
に供給されるクロック信号ＣＫ０、ＣＫ１の立下りは上
記トリガ信号ＴＲによるリセット解除より前であるか
ら、これらのフリップ・フロップ２０および２１はセッ
トされず、その出力Ｑ０、Ｑ１はＬ（ローレベル）であ
る。
・フロップのリセットが解除される。フリップ・フロッ
プ２０およびフリップ・フロップ２１のクロック入力Ｔ
に供給されるクロック信号ＣＫ０、ＣＫ１の立下りは上
記トリガ信号ＴＲによるリセット解除より前であるか
ら、これらのフリップ・フロップ２０および２１はセッ
トされず、その出力Ｑ０、Ｑ１はＬ（ローレベル）であ
る。
【００２７】一方、ｔ12においてフリップ・フロップ２
２のクロック入力Ｔに供給されるクロック信号ＣＫ２お
よびｔ12以後にフリップ・フロップ２３、２４の各クロ
ック入力Ｔに供給されるクロック信号ＣＫ３、ＣＫ４の
立下りはトリガ信号ＴＲによるリセット解除後であるか
ら、これらのフリップ・フロップ２２〜２４はセットさ
れ、その出力Ｑ２、Ｑ３、Ｑ４はＨ（ハイレベル）にな
る。
２のクロック入力Ｔに供給されるクロック信号ＣＫ２お
よびｔ12以後にフリップ・フロップ２３、２４の各クロ
ック入力Ｔに供給されるクロック信号ＣＫ３、ＣＫ４の
立下りはトリガ信号ＴＲによるリセット解除後であるか
ら、これらのフリップ・フロップ２２〜２４はセットさ
れ、その出力Ｑ２、Ｑ３、Ｑ４はＨ（ハイレベル）にな
る。
【００２８】これによって、アンド回路３０の出力
（イ）はＬ、アンド回路３１の出力（ロ）はｔ121 でＨ
になり、またアンド回路３２の出力（ハ）およびアンド
回路３３の出力（ニ）は共にＬで、トリガ信号ＴＲによ
るフリップ・フロップのリセット解除後に最初にＨから
Ｌへのエッジが来た遅延クロックはＣＫ２であることが
分かる。
（イ）はＬ、アンド回路３１の出力（ロ）はｔ121 でＨ
になり、またアンド回路３２の出力（ハ）およびアンド
回路３３の出力（ニ）は共にＬで、トリガ信号ＴＲによ
るフリップ・フロップのリセット解除後に最初にＨから
Ｌへのエッジが来た遅延クロックはＣＫ２であることが
分かる。
【００２９】この場合、アンド回路３０〜３４の各出力
は対応するフリップ・フロップ２０〜２４のデータ入力
Ｄに帰還される。それによって、フリップ・フロップ２
０の出力Ｑ０は基本クロック信号ＣＫ０の次の立下りｔ
2 でＨになり、他のフリップ・フロップ２１〜２４はそ
れぞれ次の遅延クロック信号ＣＫ１〜ＣＫ４が入ってき
ても先の状態、つまりフリップ・フロップ２１の出力Ｑ
１のみをＬに保ち、フリップ・フロップ２２〜２４の出
力Ｑ２〜Ｑ４をＨに保持する。すなわち、最終的にはＱ
０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ３＝Ｈ、Ｑ４＝Ｈとな
る。これによって、アンド回路３１の出力（ロ）のみが
Ｈに保たれる。
は対応するフリップ・フロップ２０〜２４のデータ入力
Ｄに帰還される。それによって、フリップ・フロップ２
０の出力Ｑ０は基本クロック信号ＣＫ０の次の立下りｔ
2 でＨになり、他のフリップ・フロップ２１〜２４はそ
れぞれ次の遅延クロック信号ＣＫ１〜ＣＫ４が入ってき
ても先の状態、つまりフリップ・フロップ２１の出力Ｑ
１のみをＬに保ち、フリップ・フロップ２２〜２４の出
力Ｑ２〜Ｑ４をＨに保持する。すなわち、最終的にはＱ
０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ３＝Ｈ、Ｑ４＝Ｈとな
る。これによって、アンド回路３１の出力（ロ）のみが
Ｈに保たれる。
【００３０】出力（ロ）はアンド回路４１をオンし、ク
ロック信号ＣＫ２のみが該アンド回路４１の出力（ｂ）
として現われ、この出力（ｂ）がオア回路５０を経て同
期クロック出力端子３に送られ、クロック信号ＣＫ２が
トリガ信号ＴＲに同期したクロック信号ＣＫout として
出力される。アンド回路４０、４２、４３はオフである
から、その出力（ａ）、（ｃ）、（ｄ）はいずれもＬで
あることは言う迄もない。
ロック信号ＣＫ２のみが該アンド回路４１の出力（ｂ）
として現われ、この出力（ｂ）がオア回路５０を経て同
期クロック出力端子３に送られ、クロック信号ＣＫ２が
トリガ信号ＴＲに同期したクロック信号ＣＫout として
出力される。アンド回路４０、４２、４３はオフである
から、その出力（ａ）、（ｃ）、（ｄ）はいずれもＬで
あることは言う迄もない。
【００３１】トリガ信号ＴＲにより各フリップ・フロッ
プのリセットが解除された後、最初にＨからＬへのエッ
ジが表われるクロック信号はＣＫ２であることが検出さ
れ、この実施例では上記のように遅延クロック信号ＣＫ
２がトリガ信号ＴＲに同期した出力クロック信号ＣＫou
t として出力端子３から出力される。
プのリセットが解除された後、最初にＨからＬへのエッ
ジが表われるクロック信号はＣＫ２であることが検出さ
れ、この実施例では上記のように遅延クロック信号ＣＫ
２がトリガ信号ＴＲに同期した出力クロック信号ＣＫou
t として出力端子３から出力される。
【００３２】アンド回路３１のＨ出力（ロ）は禁止パス
３１Ｉを経て遅延素子１２の第２入力（反転入力）に供
給され、該遅延素子１２を禁止して、クロック信号が遅
延素子１３に進むのを阻止する。このため、実際にはＣ
Ｋ３、ＣＫ４はＬになり、アンド回路３２、３３の状態
の如何を問わず（実際にはこれらのアンド回路３２、３
３は共にオフになる）、アンド回路４２、４３の出力
（ｃ）、（ｄ）は共にＬになる。よって、前述の通り出
力端子３にはクロックＣＫ２に対応する出力クロック信
号ＣＫout が発生する。よって、出力クロック信号ＣＫ
out のジッタは遅延素子１０〜１４の遅延時間以内にお
さまり、各遅延素子の遅延時間を１ｎｓ程度に設定する
ことは容易であることから、ジッタを１ｎｓ以内に押さ
えることができる。
３１Ｉを経て遅延素子１２の第２入力（反転入力）に供
給され、該遅延素子１２を禁止して、クロック信号が遅
延素子１３に進むのを阻止する。このため、実際にはＣ
Ｋ３、ＣＫ４はＬになり、アンド回路３２、３３の状態
の如何を問わず（実際にはこれらのアンド回路３２、３
３は共にオフになる）、アンド回路４２、４３の出力
（ｃ）、（ｄ）は共にＬになる。よって、前述の通り出
力端子３にはクロックＣＫ２に対応する出力クロック信
号ＣＫout が発生する。よって、出力クロック信号ＣＫ
out のジッタは遅延素子１０〜１４の遅延時間以内にお
さまり、各遅延素子の遅延時間を１ｎｓ程度に設定する
ことは容易であることから、ジッタを１ｎｓ以内に押さ
えることができる。
【００３３】先に仮定したように、ＩＣ内の各素子の動
作速度にばらつきが無い場合は、禁止パス３０Ｉ〜３３
Ｉは特に必要でないが、次に説明するＩＣ内の各素子の
動作速度にばらつきがある場合は、この禁止パス３０Ｉ
〜３３Ｉが有効になり、誤ったクロック信号が出力され
るのが阻止される。
作速度にばらつきが無い場合は、禁止パス３０Ｉ〜３３
Ｉは特に必要でないが、次に説明するＩＣ内の各素子の
動作速度にばらつきがある場合は、この禁止パス３０Ｉ
〜３３Ｉが有効になり、誤ったクロック信号が出力され
るのが阻止される。
【００３４】図３は、図１の回路において、各フリップ
・フロップの動作速度、具体的には各フリップ・フロッ
プのリカバリ時間（リセット解除後、クロックを取込み
得る状態になるまでに要する時間）にばらつきがある場
合の動作を説明する波形図である。
・フロップの動作速度、具体的には各フリップ・フロッ
プのリカバリ時間（リセット解除後、クロックを取込み
得る状態になるまでに要する時間）にばらつきがある場
合の動作を説明する波形図である。
【００３５】この例では、フリップ・フロップ２３のリ
カバリ時間が他のフリップ・フロップのそれよりも遅
く、ｔ1 でトリガ信号ＴＲの立下りがトリガ信号入力端
子１に供給された後、最初に遅延クロック信号ＣＫ３の
立下りが到来したとき（時点ｔ13）、フリップ・フロッ
プ２３はこの遅延クロック信号ＣＫ３を取入れることが
できなかった状態を想定している。
カバリ時間が他のフリップ・フロップのそれよりも遅
く、ｔ1 でトリガ信号ＴＲの立下りがトリガ信号入力端
子１に供給された後、最初に遅延クロック信号ＣＫ３の
立下りが到来したとき（時点ｔ13）、フリップ・フロッ
プ２３はこの遅延クロック信号ＣＫ３を取入れることが
できなかった状態を想定している。
【００３６】禁止パス３０Ｉ〜３３Ｉが存在しないと仮
定する。トリガ信号ＴＲが供給された後、フリップ・フ
ロップ２２は遅延クロック信号ＣＫ２の立下りｔ12によ
りセットされて出力Ｑ２はＨになる。フリップ・フロッ
プ２３は上記のようにリカバリ時間が遅く、遅延クロッ
ク信号ＣＫ３の立下りｔ13でセットされない。フリップ
・フロップ２４は遅延クロック信号ＣＫ４の立下りｔ14
でセットされて出力Ｑ４はＨになる。
定する。トリガ信号ＴＲが供給された後、フリップ・フ
ロップ２２は遅延クロック信号ＣＫ２の立下りｔ12によ
りセットされて出力Ｑ２はＨになる。フリップ・フロッ
プ２３は上記のようにリカバリ時間が遅く、遅延クロッ
ク信号ＣＫ３の立下りｔ13でセットされない。フリップ
・フロップ２４は遅延クロック信号ＣＫ４の立下りｔ14
でセットされて出力Ｑ４はＨになる。
【００３７】かくして、トリガ信号ＴＲが供給された
後、遅延クロック信号ＣＫ２〜ＣＫ４の各最初の立下り
が現われた直後では、Ｑ０＝Ｌ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、
Ｑ３＝Ｌ、Ｑ４＝Ｈとなる。これにより、アンド回路３
０はオフ、アンド回路３１はオン、アンド回路３２はオ
フ、アンド回路３３はオン、アンド回路３４はオフにな
り、Ｈとなるアンド回路３１の出力（ロ）以外に本来は
Ｌであるべきアンド回路３３の出力（ニ）もＨになる。
アンド回路３０〜３４の出力は各帰還パス３０Ｒ〜３４
Ｒを経て対応するフリップ・フロップ２０〜２４のデー
タ入力Ｄに帰還され、フリップ・フロップ２０の出力Ｑ
０をＬからＨに変化させる以外は各アンド回路の出力を
先の状態に保持し、Ｑ０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ
３＝Ｌ、Ｑ４＝Ｈに保持する。
後、遅延クロック信号ＣＫ２〜ＣＫ４の各最初の立下り
が現われた直後では、Ｑ０＝Ｌ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、
Ｑ３＝Ｌ、Ｑ４＝Ｈとなる。これにより、アンド回路３
０はオフ、アンド回路３１はオン、アンド回路３２はオ
フ、アンド回路３３はオン、アンド回路３４はオフにな
り、Ｈとなるアンド回路３１の出力（ロ）以外に本来は
Ｌであるべきアンド回路３３の出力（ニ）もＨになる。
アンド回路３０〜３４の出力は各帰還パス３０Ｒ〜３４
Ｒを経て対応するフリップ・フロップ２０〜２４のデー
タ入力Ｄに帰還され、フリップ・フロップ２０の出力Ｑ
０をＬからＨに変化させる以外は各アンド回路の出力を
先の状態に保持し、Ｑ０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ
３＝Ｌ、Ｑ４＝Ｈに保持する。
【００３８】これによってアンド回路４１、４３が共に
オンになり、遅延クロック信号ＣＫ２による出力（ｂ）
と、遅延クロック信号ＣＫ４による出力（ｄ）（点線で
示す）がオア回路５０を経て同期クロック出力端子３か
ら出力される。このため、出力端子３に発生する同期ク
ロック信号ＣＫout は実線で示す出力（ｂ）に対応する
出力と、点線で示す出力（ｄ）に対応する出力との和に
なり、その幅（Ｔo ）は正規のクロック信号の幅
（ＴC ）より長くなってしまう。禁止パス３０Ｉ、３３
Ｉはこのような事態が発生するのを防止するためのもの
である。
オンになり、遅延クロック信号ＣＫ２による出力（ｂ）
と、遅延クロック信号ＣＫ４による出力（ｄ）（点線で
示す）がオア回路５０を経て同期クロック出力端子３か
ら出力される。このため、出力端子３に発生する同期ク
ロック信号ＣＫout は実線で示す出力（ｂ）に対応する
出力と、点線で示す出力（ｄ）に対応する出力との和に
なり、その幅（Ｔo ）は正規のクロック信号の幅
（ＴC ）より長くなってしまう。禁止パス３０Ｉ、３３
Ｉはこのような事態が発生するのを防止するためのもの
である。
【００３９】上記のように、遅延クロック信号ＣＫ２の
ｔ12における最初の立下りに応答してフリップ・フロッ
プ２２の出力Ｑ２がＨになり、アンド回路３１の出力
（ロ）はＨになる。出力（ロ）は禁止パス３１Ｉを経て
遅延素子１２の第２入力（反転入力）に供給されて、該
遅延素子１２をオフし、遅延素子１２の出力より後にク
ロック信号が現われるのが禁止される。
ｔ12における最初の立下りに応答してフリップ・フロッ
プ２２の出力Ｑ２がＨになり、アンド回路３１の出力
（ロ）はＨになる。出力（ロ）は禁止パス３１Ｉを経て
遅延素子１２の第２入力（反転入力）に供給されて、該
遅延素子１２をオフし、遅延素子１２の出力より後にク
ロック信号が現われるのが禁止される。
【００４０】なお、遅延素子１１の第２入力に供給され
るアンド回路３０の出力（イ）はＬであるから、遅延素
子１１はオンで、クロック信号は該遅延素子１１を通っ
て進み、遅延クロック信号ＣＫ２が現われる。かくし
て、出力端子３には、各フリップ・フロップのリカバリ
時間のばらつきには関係なく、遅延クロック信号ＣＫ２
に対応する出力クロック信号ＣＫout のみが発生する。
るアンド回路３０の出力（イ）はＬであるから、遅延素
子１１はオンで、クロック信号は該遅延素子１１を通っ
て進み、遅延クロック信号ＣＫ２が現われる。かくし
て、出力端子３には、各フリップ・フロップのリカバリ
時間のばらつきには関係なく、遅延クロック信号ＣＫ２
に対応する出力クロック信号ＣＫout のみが発生する。
【００４１】図１の実施例では、入力端子１にトリガ信
号ＴＲが供給されて、各フリップ・フロップのリセット
が解除された後、最初に立下る遅延クロック信号ＣＫ２
をフリップ・フロップ２２で検出して記憶し、この遅延
クロック信号ＣＫ２を選択して出力クロック信号ＣＫou
t として出力端子３から出力させていた。
号ＴＲが供給されて、各フリップ・フロップのリセット
が解除された後、最初に立下る遅延クロック信号ＣＫ２
をフリップ・フロップ２２で検出して記憶し、この遅延
クロック信号ＣＫ２を選択して出力クロック信号ＣＫou
t として出力端子３から出力させていた。
【００４２】ところが、クロック信号の周波数がある程
度高くなってくると、遅延クロック信号ＣＫ２によって
フリップ・フロップ２２がセットされ、その出力Ｑ２が
Ｈになってアンド回路３１の出力（ロ）がＨになる前に
遅延クロック信号ＣＫ２の立上りが到来し（第２図のｔ
22）、このためアンド回路４１の出力信号（ｂ）、従っ
てオア回路５０を経て出力端子３に発生する同期クロッ
ク信号ＣＫout が正規の幅Ｔc よりも狭くなることがあ
る。あるいは、誤動作を防ぐために遅延クロック信号Ｃ
Ｋ２の次の遅延クロック信号ＣＫ３を選択して、これを
出力クロック信号ＣＫout として出力させることが望ま
しい場合がある。第４図に示す装置はこのような目的に
適ったものである。
度高くなってくると、遅延クロック信号ＣＫ２によって
フリップ・フロップ２２がセットされ、その出力Ｑ２が
Ｈになってアンド回路３１の出力（ロ）がＨになる前に
遅延クロック信号ＣＫ２の立上りが到来し（第２図のｔ
22）、このためアンド回路４１の出力信号（ｂ）、従っ
てオア回路５０を経て出力端子３に発生する同期クロッ
ク信号ＣＫout が正規の幅Ｔc よりも狭くなることがあ
る。あるいは、誤動作を防ぐために遅延クロック信号Ｃ
Ｋ２の次の遅延クロック信号ＣＫ３を選択して、これを
出力クロック信号ＣＫout として出力させることが望ま
しい場合がある。第４図に示す装置はこのような目的に
適ったものである。
【００４３】（実施例２）図４に示す本発明の同期クロ
ック発生装置の第２の実施例では、遅延素子１１の第２
入力（反転入力）は接地されており、禁止パス３０Ｉは
遅延素子１２の第２入力に接続され、禁止パス３１Ｉは
遅延素子１３の第２入力に接続され、禁止パス３２Ｉは
遅延素子１４の第２入力に接続されている。また、アン
ド回路４０の入力にはアンド回路３０の出力（イ）と遅
延クロック信号ＣＫ２が供給され、アンド回路４１の入
力にはアンド回路３１の出力（ロ）と遅延クロック信号
ＣＫ３が供給され、アンド回路４２の入力にはアンド回
路３２の出力（ハ）と遅延クロック信号ＣＫ４が供給さ
れ、アンド回路４３の入力にはアンド回路３３の出力
（ニ）と遅延クロック信号ＣＫ５が供給される。他の構
造、接続関係は図１の実施例と同様である。
ック発生装置の第２の実施例では、遅延素子１１の第２
入力（反転入力）は接地されており、禁止パス３０Ｉは
遅延素子１２の第２入力に接続され、禁止パス３１Ｉは
遅延素子１３の第２入力に接続され、禁止パス３２Ｉは
遅延素子１４の第２入力に接続されている。また、アン
ド回路４０の入力にはアンド回路３０の出力（イ）と遅
延クロック信号ＣＫ２が供給され、アンド回路４１の入
力にはアンド回路３１の出力（ロ）と遅延クロック信号
ＣＫ３が供給され、アンド回路４２の入力にはアンド回
路３２の出力（ハ）と遅延クロック信号ＣＫ４が供給さ
れ、アンド回路４３の入力にはアンド回路３３の出力
（ニ）と遅延クロック信号ＣＫ５が供給される。他の構
造、接続関係は図１の実施例と同様である。
【００４４】図４の実施例の動作を図２を参照して説明
する。トリガ信号入力端子１に非同期トリガ信号ＴＲが
供給された後、遅延クロック信号ＣＫ２の最初の立下り
ｔ12でフリップ・フロップ２２はセットされ、その出力
Ｑ２はＨになる。これによってアンド回路３１はオンに
なり、アンド回路４１は遅延クロック信号ＣＫ２ではな
く、遅延クロック信号ＣＫ３を選択して出力させる。禁
止パス３０Ｉ〜３２Ｉの作用は図１の実施例のそれと同
様で、この場合はアンド回路３１のＨレベルにある出力
（ロ）は禁止パス３０Ｉを経て遅延素子１３の第２入力
に供給され、遅延素子１３の出力に遅延クロックが現わ
れるのを阻止する。この実施例においても、出力クロッ
ク信号ＣＫout のジッタを１ｎｓ以内に容易に押さえる
ことができる。
する。トリガ信号入力端子１に非同期トリガ信号ＴＲが
供給された後、遅延クロック信号ＣＫ２の最初の立下り
ｔ12でフリップ・フロップ２２はセットされ、その出力
Ｑ２はＨになる。これによってアンド回路３１はオンに
なり、アンド回路４１は遅延クロック信号ＣＫ２ではな
く、遅延クロック信号ＣＫ３を選択して出力させる。禁
止パス３０Ｉ〜３２Ｉの作用は図１の実施例のそれと同
様で、この場合はアンド回路３１のＨレベルにある出力
（ロ）は禁止パス３０Ｉを経て遅延素子１３の第２入力
に供給され、遅延素子１３の出力に遅延クロックが現わ
れるのを阻止する。この実施例においても、出力クロッ
ク信号ＣＫout のジッタを１ｎｓ以内に容易に押さえる
ことができる。
【００４５】図１の実施例では、フリップ・フロップ２
０〜２４、アンド回路３０〜３４等の動作速度、各遅延
クロック信号ＣＫ１〜ＣＫ４のレベル変化の速度によっ
てはアンド回路３０〜３３の各２つの入力が同時に変化
することがある。このことを再び図２を参照して具体的
に述べると、ｔ12における遅延クロック信号ＣＫ２の立
下りに応答してフリップ・フロップ２２の出力Ｑ２はＨ
になり、アンド回路３１はｔ121 でＨになる。
０〜２４、アンド回路３０〜３４等の動作速度、各遅延
クロック信号ＣＫ１〜ＣＫ４のレベル変化の速度によっ
てはアンド回路３０〜３３の各２つの入力が同時に変化
することがある。このことを再び図２を参照して具体的
に述べると、ｔ12における遅延クロック信号ＣＫ２の立
下りに応答してフリップ・フロップ２２の出力Ｑ２はＨ
になり、アンド回路３１はｔ121 でＨになる。
【００４６】ここで、フリップ・フロップ２２、アンド
回路３１の動作速度が速いと、ｔ12における遅延クロッ
ク信号ＣＫ２の立下りｔ12とアンド回路３１の出力
（ロ）の立上りｔ121 とが実質的に同時に発生して、ア
ンド回路４１の出力（ｂ）にスパイクが発生する可能性
があり、このスパイクはオア回路５０を経て同期クロッ
ク出力端子３から不所望に出力される可能性がある。
回路３１の動作速度が速いと、ｔ12における遅延クロッ
ク信号ＣＫ２の立下りｔ12とアンド回路３１の出力
（ロ）の立上りｔ121 とが実質的に同時に発生して、ア
ンド回路４１の出力（ｂ）にスパイクが発生する可能性
があり、このスパイクはオア回路５０を経て同期クロッ
ク出力端子３から不所望に出力される可能性がある。
【００４７】（実施例３）クロック信号の周波数が低
く、図４に示すような構成をとる必要のない時は、図５
に示すような構造の第３の実施例を使用することが望ま
しい。図５の実施例で、図１の実施例と同等部分には同
じ参照番号を付し、説明を省略する。図５の実施例で
は、遅延素子１０の前に遅延素子９が追加して設けられ
ており、基本クロック信号ＣＫ０は該遅延素子９の第１
入力（非反転入力）に供給され、遅延素子９の第２入力
（反転入力）は接地されている。遅延素子９〜１４の出
力にはそれぞれ一定の時間（例えば１ｎｓ）づつ遅延さ
れたクロック信号ＣＫ１〜ＣＫ６が発生する。
く、図４に示すような構成をとる必要のない時は、図５
に示すような構造の第３の実施例を使用することが望ま
しい。図５の実施例で、図１の実施例と同等部分には同
じ参照番号を付し、説明を省略する。図５の実施例で
は、遅延素子１０の前に遅延素子９が追加して設けられ
ており、基本クロック信号ＣＫ０は該遅延素子９の第１
入力（非反転入力）に供給され、遅延素子９の第２入力
（反転入力）は接地されている。遅延素子９〜１４の出
力にはそれぞれ一定の時間（例えば１ｎｓ）づつ遅延さ
れたクロック信号ＣＫ１〜ＣＫ６が発生する。
【００４８】非遅延の基本クロック信号ＣＫ０はアンド
回路４０の一方の入力に供給され、遅延クロック信号Ｃ
Ｋ１〜ＣＫ５はフリップ・フロップ２０〜２４の各クロ
ック入力端子Ｔに供給されると共に、アンド回路４１〜
４４の一方の入力に供給される。遅延クロック信号ＣＫ
６は必要に応じて次段の遅延素子およびアンド回路（図
示せず）に供給される。
回路４０の一方の入力に供給され、遅延クロック信号Ｃ
Ｋ１〜ＣＫ５はフリップ・フロップ２０〜２４の各クロ
ック入力端子Ｔに供給されると共に、アンド回路４１〜
４４の一方の入力に供給される。遅延クロック信号ＣＫ
６は必要に応じて次段の遅延素子およびアンド回路（図
示せず）に供給される。
【００４９】アンド回路３０〜３４の各出力は帰還パル
ス３０Ｒ〜３４Ｒを経てフリップ・フロップ２０〜２４
のデータ入力Ｄに帰還されると共に、禁止パス３０Ｉ〜
３４Ｉを経て帰還素子１０〜１４の各第２入力（反転入
力）に供給される。アンド回路４０〜４４の出力はオア
回路５０に供給される。
ス３０Ｒ〜３４Ｒを経てフリップ・フロップ２０〜２４
のデータ入力Ｄに帰還されると共に、禁止パス３０Ｉ〜
３４Ｉを経て帰還素子１０〜１４の各第２入力（反転入
力）に供給される。アンド回路４０〜４４の出力はオア
回路５０に供給される。
【００５０】図５の同期クロック発生装置の動作を図６
を参照して説明する。この実施例においても、トリガ信
号ＴＲの立下りｔ1 後に最初に現われる遅延クロック信
号ＣＫ３の立下りＴ12でフリップ・フロップ２２はセッ
トされてその出力Ｑ２はＨになる。このときフリップ・
フロップ２１の出力Ｑ１はＬであるから、アンド回路３
１はオンになり、その出力（ロ）はＨになり、アンド回
路４１はオンになる。アンド回路４１の他方の入力には
遅延クロック信号ＣＫ１が供給されるから、ＣＫ１の立
上りｔ2 でアンド回路４１の出力（ｂ）はＨになり、同
期クロック出力端子３からクロック信号ＣＫ１に対応す
る出力クロック信号ＣＫout が発生する。
を参照して説明する。この実施例においても、トリガ信
号ＴＲの立下りｔ1 後に最初に現われる遅延クロック信
号ＣＫ３の立下りＴ12でフリップ・フロップ２２はセッ
トされてその出力Ｑ２はＨになる。このときフリップ・
フロップ２１の出力Ｑ１はＬであるから、アンド回路３
１はオンになり、その出力（ロ）はＨになり、アンド回
路４１はオンになる。アンド回路４１の他方の入力には
遅延クロック信号ＣＫ１が供給されるから、ＣＫ１の立
上りｔ2 でアンド回路４１の出力（ｂ）はＨになり、同
期クロック出力端子３からクロック信号ＣＫ１に対応す
る出力クロック信号ＣＫout が発生する。
【００５１】この場合、遅延クロック信号ＣＫ１は、ト
リガ信号ＴＲの立下りｔ1 後最初に検出された遅延クロ
ック信号ＣＫ３の立下りｔ12よりも早いタイミングｔ02
でＬレベルに確定しているため、図１の実施例のように
アンド回路４１の２入力が同時に変化して出力にスパイ
クが発生するようなことはない。回路接続を若干変更す
ることにより、クロック信号ＣＫ０、ＣＫ２に対応する
出力クロック信号ＣＫout を取出すこともできる。
リガ信号ＴＲの立下りｔ1 後最初に検出された遅延クロ
ック信号ＣＫ３の立下りｔ12よりも早いタイミングｔ02
でＬレベルに確定しているため、図１の実施例のように
アンド回路４１の２入力が同時に変化して出力にスパイ
クが発生するようなことはない。回路接続を若干変更す
ることにより、クロック信号ＣＫ０、ＣＫ２に対応する
出力クロック信号ＣＫout を取出すこともできる。
【００５２】アンド回路３０〜３４の出力を帰還パス３
０Ｒ〜３４Ｒを経て対応するフリップ・フロップ２０〜
２４のデータ入力Ｄに帰還する目的、上記アンド回路３
０〜３４の出力を禁止パス３０Ｉ〜３４Ｉを経て遅延素
子１０〜１４の第２入力（反転入力）に供給する目的は
図１、図４に示す各実施例のそれと同様である。この実
施例では、アンド回路３１のＨ出力が遅延素子１１の第
２入力に供給されて、該遅延素子１１より後段に遅延ク
ロック信号が伝達されるのを阻止する。
０Ｒ〜３４Ｒを経て対応するフリップ・フロップ２０〜
２４のデータ入力Ｄに帰還する目的、上記アンド回路３
０〜３４の出力を禁止パス３０Ｉ〜３４Ｉを経て遅延素
子１０〜１４の第２入力（反転入力）に供給する目的は
図１、図４に示す各実施例のそれと同様である。この実
施例では、アンド回路３１のＨ出力が遅延素子１１の第
２入力に供給されて、該遅延素子１１より後段に遅延ク
ロック信号が伝達されるのを阻止する。
【００５３】本発明の各実施例では、トリガ信号ＴＲを
フリップ・フロップのリセット端子Ｒに入力し、Ｑ出力
を用いたが、トリガ信号ＴＲをセット端子に入力し、Ｑ
バー出力を使用するように論理を構成することもでき
る。要するに、トリガ信号が供給された後、最初に変化
が現れる遅延クロックを検出して、それを帰還パスを経
てフリップ・フロップに戻して記憶させ、その遅延クロ
ックあるいはその前後の所望の遅延クロックを選択して
出力する論理を構成することにより、本発明を実現する
ことができる。また、縦続遅延回路１０〜１４または９
〜１４、フリップ・フロップ２０〜２４の各段数は設計
により自由に変更し得ることは言う迄もない。
フリップ・フロップのリセット端子Ｒに入力し、Ｑ出力
を用いたが、トリガ信号ＴＲをセット端子に入力し、Ｑ
バー出力を使用するように論理を構成することもでき
る。要するに、トリガ信号が供給された後、最初に変化
が現れる遅延クロックを検出して、それを帰還パスを経
てフリップ・フロップに戻して記憶させ、その遅延クロ
ックあるいはその前後の所望の遅延クロックを選択して
出力する論理を構成することにより、本発明を実現する
ことができる。また、縦続遅延回路１０〜１４または９
〜１４、フリップ・フロップ２０〜２４の各段数は設計
により自由に変更し得ることは言う迄もない。
【００５４】
【発明の効果】以上説明したように本発明の同期クロッ
ク発生装置は、アンド回路のような簡単な論理素子を複
数個使用して遅延クロックを生成し、非同期トリガ信号
の発生を基準として所望の遅延クロックを選択するもの
であるから、ジッタは遅延素子１段当りの遅延時間とな
るため、１ＧＨZ といったような高周波クロック発生回
路を使用することなく、トリガ信号に対してタイミング
的に高精度に同期したクロックを発生させることができ
る。
ク発生装置は、アンド回路のような簡単な論理素子を複
数個使用して遅延クロックを生成し、非同期トリガ信号
の発生を基準として所望の遅延クロックを選択するもの
であるから、ジッタは遅延素子１段当りの遅延時間とな
るため、１ＧＨZ といったような高周波クロック発生回
路を使用することなく、トリガ信号に対してタイミング
的に高精度に同期したクロックを発生させることができ
る。
【００５５】従って、高精度な同期クロック発生回路を
安価に構成することができ、基本動作クロックの異なる
システム間のインターフェースに幅広く適用することが
でき、また大きな高周波ノイズや不要輻射の心配もな
く、デジタル複写機をはじめ各種画像処理部の水平、垂
直同期回路にも安心して使用することができる。さら
に、本発明の装置をＩＣ化する時は特別なウエハプロセ
スを必要とせず、極く普通のプロセスを使用して±１ｎ
ｓ程度のジッタの装置を簡単に構成することができる。
安価に構成することができ、基本動作クロックの異なる
システム間のインターフェースに幅広く適用することが
でき、また大きな高周波ノイズや不要輻射の心配もな
く、デジタル複写機をはじめ各種画像処理部の水平、垂
直同期回路にも安心して使用することができる。さら
に、本発明の装置をＩＣ化する時は特別なウエハプロセ
スを必要とせず、極く普通のプロセスを使用して±１ｎ
ｓ程度のジッタの装置を簡単に構成することができる。
【００５６】さらに、一旦所望のクロック信号が選択さ
れると、選択されたクロック信号に後続する遅延クロッ
ク信号を発生する遅延素子にクロック信号が伝達される
のを阻止する禁止パスを各論理回路の出力と遅延素子と
の間に設けることにより、本発明の同期クロック発生装
置を構成する各素子の動作速度に多少のばらつきがあっ
ても、それには関係なく正確に動作して、トリガ信号に
正確に同期した所望のクロック信号を発生することがで
きる。
れると、選択されたクロック信号に後続する遅延クロッ
ク信号を発生する遅延素子にクロック信号が伝達される
のを阻止する禁止パスを各論理回路の出力と遅延素子と
の間に設けることにより、本発明の同期クロック発生装
置を構成する各素子の動作速度に多少のばらつきがあっ
ても、それには関係なく正確に動作して、トリガ信号に
正確に同期した所望のクロック信号を発生することがで
きる。
【図１】本発明の同期クロック発生装置の第１の実施例
の構成図である。
の構成図である。
【図２】図１の装置内の各素子の動作速度にばらつきが
ない場合の図１の装置の動作を説明するタイミング図で
ある。
ない場合の図１の装置の動作を説明するタイミング図で
ある。
【図３】図１の装置内の各素子の動作速度にばらつきが
ある場合の図１の装置の動作を説明するタイミング図で
ある。
ある場合の図１の装置の動作を説明するタイミング図で
ある。
【図４】本発明の同期クロック発生装置の第２の実施例
の構成図である。
の構成図である。
【図５】本発明の同期クロック発生装置の第３の実施例
の構成図である。
の構成図である。
【図６】図５の同期クロック発生装置の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図７】本発明の目的を説明するための波形図である。
【図８】従来の同期クロック発生装置のブロック図であ
る。
る。
【図９】第８図の従来の同期クロック発生装置の動作を
説明するためのタイミング図である。 １ トリガ信号入力端子 ２ クロック信号入力端子 ３ 同期クロック出力端子 １０〜１４ 遅延素子 ２０〜２４ フリップ・フロップ ３０〜３４ アンド回路 ４０〜４３ アンド回路 ５０ オア回路 ３０Ｒ〜３４Ｒ 帰還パス ３０Ｉ〜３３Ｉ 禁止パス
説明するためのタイミング図である。 １ トリガ信号入力端子 ２ クロック信号入力端子 ３ 同期クロック出力端子 １０〜１４ 遅延素子 ２０〜２４ フリップ・フロップ ３０〜３４ アンド回路 ４０〜４３ アンド回路 ５０ オア回路 ３０Ｒ〜３４Ｒ 帰還パス ３０Ｉ〜３３Ｉ 禁止パス
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フロントページの続き
(72)発明者 真野 純司
兵庫県伊丹市瑞原４丁目１番地 三菱電機
株式会社北伊丹製作所内
Claims (9)
- 【請求項１】 複数の遅延素子を縦続接続して構成さ
れ、入力された基本クロック信号に対して逐次遅延され
た遅延クロック信号を発生する遅延クロック発生回路
と、上記基本クロック信号または遅延クロック信号とこ
れらのクロック信号に対して非同期のトリガ信号とが供
給され、該非同期トリガ信号が供給された後上記基本ク
ロック信号または遅延クロック信号の変化に応答してセ
ットまたはリセットされる複数のフリップ・フロップ
と、上記非同期トリガ信号が供給された後、最初にセッ
トまたはリセットされたフリップ・フロップの出力に応
答して上記各クロック信号の中から所望のクロック信号
を選択して出力させる論理回路と、該論理回路の出力
を、各論理回路に対応するフリップ・フロップの入力に
帰還して各フリップ・フロップの状態を保持させる帰還
手段とからなる同期クロック発生装置。 - 【請求項２】 複数の遅延素子を縦続接続して構成さ
れ、入力された基本クロック信号に対して逐次遅延され
た遅延クロック信号を発生する遅延クロック発生回路
と、上記基本クロック信号または遅延クロック信号とこ
れらのクロック信号に対して非同期のトリガ信号とが供
給され、該非同期トリガ信号が供給された後上記基本ク
ロック信号または遅延クロック信号の変化に応答してセ
ットまたはリセットされる複数のフリップ・フロップ
と、上記非同期トリガ信号が供給された後、最初にセッ
トまたはリセットされたフリップ・フロップの出力に応
答して、このフリップ・フロップを最初にセットまたは
リセットしたクロック信号を選択して出力させる論理回
路と、該論理回路の出力を、各論理回路に対応するフリ
ップ・フロップの入力に帰還して各フリップ・フロップ
の状態を保持させる帰還手段とからなる同期クロック発
生装置。 - 【請求項３】 複数の遅延素子を縦続接続して構成さ
れ、入力された基本クロック信号に対して逐次遅延され
た遅延クロック信号を発生する遅延クロック発生回路
と、上記基本クロック信号または遅延クロック信号とこ
れらのクロック信号に対して非同期のトリガ信号とが供
給され、該非同期トリガ信号が供給された後上記基本ク
ロック信号または遅延クロック信号の変化に応答してセ
ットまたはリセットされる複数のフリップ・フロップ
と、上記非同期トリガ信号が供給された後、最初にセッ
トまたはリセットされたフリップ・フロップの出力に応
答して、このフリップ・フロップを最初にセットまたは
リセットしたクロック信号に後続する他の遅延クロック
信号を選択して出力させる論理回路と、該論理回路の出
力を、各論理回路に対応するフリップ・フロップの入力
に帰還して各フリップ・フロップの状態を保持させる帰
還手段とからなる同期クロック発生装置。 - 【請求項４】 複数の遅延素子を縦続接続して構成さ
れ、入力された基本クロック信号に対して逐次遅延され
た遅延クロック信号を発生する遅延クロック発生回路
と、上記基本クロック信号または遅延クロック信号とこ
れらのクロック信号に対して非同期のトリガ信号とが供
給され、該非同期トリガ信号が供給された後上記基本ク
ロック信号または遅延クロック信号の変化に応答してセ
ットまたはリセットされる複数のフリップ・フロップ
と、上記非同期トリガ信号が供給された後、最初にセッ
トまたはリセットされたフリップ・フロップの出力に応
答して、このフリップ・フロップを最初にセットまたは
リセットしたクロック信号に先行する他のクロック信号
を選択して出力させる論理回路と、該論理回路の出力
を、各論理回路に対応するフリップ・フロップの入力に
帰還して各フリップ・フロップの状態を保持させる帰還
手段とからなる同期クロック発生装置。 - 【請求項５】 クロック信号を発生した論理回路の出力
により、選択されたクロック信号に後続する遅延クロッ
ク信号を発生する遅延素子にクロック信号が伝送される
のを阻止する禁止パスが設けられていることを特徴とす
る請求項１、請求項２、請求項３または請求項４記載の
同期クロック発生装置。 - 【請求項６】 遅延クロック発生回路を構成する各遅延
素子は半導体素子により構成されていることを特徴とす
る請求項１、請求項２、請求項３または請求項４記載の
同期クロック発生装置。 - 【請求項７】 複数の遅延素子を縦続接続して構成さ
れ、入力された基本クロック信号に対して逐次遅延され
た遅延クロック信号を発生する遅延クロック発生回路
と、上記基本クロック信号または遅延クロック信号とこ
れらのクロック信号に対して非同期のトリガ信号とが供
給され、上記非同期トリガ信号が供給された後に供給さ
れる上記基本クロック信号または遅延クロック信号に応
答してセットまたはリセットされる複数のフリップ・フ
ロップと、最初にセットまたはリセットされるフリップ
・フロップの出力とそのフリップ・フロップに先行する
フリップ・フリップの出力との論理をとり、その論理か
ら上記基本クロック信号および遅延クロック信号のうち
の所望のクロック信号を選択して出力させる論理回路
と、該論理回路の出力を、各論理回路に対応するフリッ
プ・フロップの入力に帰還して各フリップ・フロップの
状態を保持させる帰還手段とからなる同期クロック発生
装置。 - 【請求項８】 クロック信号を発生した論理回路の出力
により、選択されたクロック信号に後続する遅延クロッ
ク信号を発生する遅延素子にクロック信号が伝送される
のを阻止する禁止パスが設けられていることを特徴とす
る請求項７記載の同期クロック発生装置。 - 【請求項９】 縦続遅延回路を構成する各遅延素子は半
導体素子により構成されていることを特徴とする請求項
７記載の同期クロック発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293988A JP2570933B2 (ja) | 1990-12-26 | 1991-11-11 | 同期クロック発生装置 |
| DE4142825A DE4142825A1 (de) | 1990-12-26 | 1991-12-23 | Synchronisierter taktgenerator |
| US08/289,837 US5491438A (en) | 1990-12-26 | 1994-08-12 | Synchronized clock generating apparatus |
| US08/449,496 US5534805A (en) | 1990-12-26 | 1995-05-24 | Synchronized clock generating apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40635790 | 1990-12-26 | ||
| JP2-406357 | 1990-12-26 | ||
| JP3293988A JP2570933B2 (ja) | 1990-12-26 | 1991-11-11 | 同期クロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529891A true JPH0529891A (ja) | 1993-02-05 |
| JP2570933B2 JP2570933B2 (ja) | 1997-01-16 |
Family
ID=26559640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293988A Expired - Lifetime JP2570933B2 (ja) | 1990-12-26 | 1991-11-11 | 同期クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570933B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459419A (en) * | 1993-02-03 | 1995-10-17 | Mitsubishi Denki Kabushiki Kaisha | Synchronizing pulse generating circuit |
| US5760606A (en) * | 1995-04-17 | 1998-06-02 | Matsushita Electric Industrial, Co. | High voltage withstanding circuit and voltage level shifter |
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
| KR100646245B1 (ko) * | 2005-12-26 | 2006-11-23 | 엘지전자 주식회사 | 디지털로 제어되는 주파수 발생기. |
-
1991
- 1991-11-11 JP JP3293988A patent/JP2570933B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459419A (en) * | 1993-02-03 | 1995-10-17 | Mitsubishi Denki Kabushiki Kaisha | Synchronizing pulse generating circuit |
| US5760606A (en) * | 1995-04-17 | 1998-06-02 | Matsushita Electric Industrial, Co. | High voltage withstanding circuit and voltage level shifter |
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
| KR100646245B1 (ko) * | 2005-12-26 | 2006-11-23 | 엘지전자 주식회사 | 디지털로 제어되는 주파수 발생기. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570933B2 (ja) | 1997-01-16 |
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