JP2002517935A - 異なる周波数のクロック信号を生成するための同調可能なディジタル発振器回路及び方法 - Google Patents

Abstract

(57)【要約】 第一のデュアルクロックパルス発生器（２０２）、第二のデュアルクロックパルス発生器（２０４）、実行コントローラ（１０４）、停止コントローラ（１０６）及びデコーダ（１０８）から構成される同調可能なディジタル発振回路である。第一及び第二のデュアルクロックパルス発生器はカスケード方式で結合され、第一のデュアルクロックパルス発生器の出力は、第二のデュアルクロックパルス発生器の入力として提供される。第一及び第二のデュアルクロックパルス発生器の各々は、それらが、所定数の周波数から１つのクロック信号を出力することができるという点で同調可能であることが好ましい。実行コントローラは、開始信号と、第二のデュアルクロックパルス発生器の出力を受信するように結合されるのが好ましい。実行コントローラは入力を提供して、第一及び第二のデュアルクロックパルス発生器を起動し、クロック信号を生成する状態にそれを維持する。停止コントローラは、第一のデュアルクロックパルス発生器からのクロック信号と、停止信号を受信するように結合される。同調可能なディジタル発振回路は、２クロックサイクル以内でクロックを開始し、または、停止することができる。デコーダは、周期選択信号を受け取り、第一及び第二のデュアルクロックパルス発生器に制御信号を与えて、所定数の周波数のうちの１つをクロック信号に対して選択する。

Description

【発明の詳細な説明】

［本発明の背景］ １．発明の分野 本発明は、一般的に、クロック信号を生成するためのシステム及び方法に関連
する。詳しくは、本発明は、同調可能な（可同調）ディジタル発振器回路を使用
して、異なる周波数のクロック信号を生成するためのシステム及び方法に関連す
る。より詳しくは、本発明は、ディジタル論理回路から専ら構成される同調可能
な発振回路に関連する。 ２．背景技術の説明 発振器は、従来技術においてクロック信号を生成するためのものとして周知で
ある。ほとんどの従来の発振器は、R-Cネットワークまたは抵抗器-コンデンサの
組み合わせの形態からなる。かかるR-Cネットワークは、一般的に水晶振動子と
併用されて、明確に規定された、安定な方形波出力を生成する。しかしながら、
かかる既存のクロック発生器すなわち発振器には、それらが、アナログコンポー
ネント（アナログ部品）を必要とするために、集積回路の一部とするのは困難で
かつ高価であるという問題がある。集積回路上に使用可能な抵抗器及びコンデン
サを作製するのは、特に所定の設計プロセスに対しては、不可能ではないにしろ
極めて難しいことが多い。さらに、かかるアナログコンポーネントを集積回路に
付加すると、集積回路の大部分の電力がアナログコンポーネントによって消費さ
れ、また、集積回路のレイアウトの領域の相当な部分がアナログコンポーネント
によって占められることになり、このため、集積回路上に配置可能な回路の全体
量が少なくなり、ダイのコストが増加する。従って、従来の抵抗器-コンデンサ
の組み合わせを必要とせずにクロック信号を生成するためのシステム及び方法が
必要とされている。

【０００１】 最近の集積回路は、１つだけのクロック信号ではなく、いくつかの異なる周波
数のクロック信号を必要とする場合が多い。１つの一般的なアプローチは、位相
ロックループ（PLL）回路を使用してプログラム可能な周波数出力を得ることで
ある。PLL回路は、極めて正確な周波数出力を生成するが、それを集積回路の一
部として構成するといくつかの問題が生じる。第一に、PLL回路を使用して構成
されたプログラム可能な発振器は、多くの用途において極めて良好なものである
が、プロセス技術に非常に影響を受けやすく、プロセス技術が変化すると再設計
しなければならないことが多い。このことは、プロセス技術が、０．３５ミクロ
ンから０．２５ミクロン技術に移行する場合のように、絶えずより小さなサイズ
に移行している集積回路においては特に問題である。従って、プロセス技術が変
化するたびに、プログラム可能な発振器を再設計しなければならない。第二に、
そのような発振器は、デザインワーク（design work）をするために必要な、抵
抗器、コンデンサ、及び水晶振動子のようなチップ外部のコンポーネントのため
にコストが高い。第三に、PLL回路は大量の電力を消費し、多くのゲート数及び
かなりの面積を使用する。従って、PLL回路を使用しない方形波ディジタル発振
器が必要とされている。

【０００２】 携帯型コンピュータが登場すると、バッテリーが個別で限られた量の電力しか
提供できないために、電力消費は重要な関心事となっている。携帯型コンピュー
タの電力を保持するためには、集積回路の電力消費を低減することが必要である
。電力を節約するために使用される１つの技法は、クロックが必要でないときに
はクロックをオフに切り換え、クロックが必要となったときにだけオンにもどす
ように切り換えることである。従って、「オン」と「オフ」を非常に高速に切り
換え可能な方形波ディジタル発振器が必要とされている。かかる発振器を使用す
れば、携帯型コンピュータのサブシステムは、メインシステムクロックを含めて
サブシステムのクロックがオフに切り換えられているときに、低電力モードに切
り換わることができる。従って、オンとオフが高速に切り換わる（数ナノ秒以内
でオンになり、２クロックサイクル以内でオフになる）同調可能なディジタル発
振器が必要とされている。さらに、同調可能なディジタル発振器のオン状態とオ
フ状態の切り換えにおいて、グリッチやエラーがあってはならない。従って、市
販されている、標準のディジタル論理コンポーネント（または、ディジタル論理
回路部品）を使用して、広周波数帯域にわたって同調可能な、集積回路上の方形
波ディジタル発振器が必要とされている。 ［本発明の概要］ 本発明は、従来技術による集積回路上の同調可能な、方形波ディジタル発振器
の欠点及び制限を克服するものである。本発明のディジタル発振器は、好ましく
は、第一のデュアルクロックパルス発生器、第二のデュアルクロックパルス発生
器、実行コントローラ（run controller）、停止コントローラ、及びデコーダか
ら構成される。第一及び第二のデュアルクロックパルス発生器は、カスケード方
式（縦続接続方式）で結合されており、第一のデュアルクロックパルス発生器の
出力は、第二のデュアルクロックパルス発生器への入力として供給される。第二
のデュアルクロックパルス発生器の出力は、実行コントローラを介してフィード
バックされ、第一のデュアルクロックパルス発生器への入力として供給される。
第一及び第二のデュアルクロックパルス発生器が協働して、本発明に従って方形
波クロック信号出力を発生して出力する。第一及び第二のデュアルクロックパル
ス発生器の各々は、それらが、所定数の周波数から１つのクロック信号を出力す
ることができるという点において、同調可能であることが好ましい。実行コント
ローラは、開始信号、及び、第二のデュアルクロックパルス発生器の出力を受信
するよう結合されるのが好ましい。実行コントローラは、クロック信号を生成す
る状態において、第一及び第二のデュアルクロックパルス発生器を開始し維持す
る（または、第一及び第二のデュアルクロックパルス発生器を始動して、クロッ
ク信号を生成する状態にそれを維持する）ために、入力を供給する。停止コント
ローラは、第一のデュアルクロックパルス発生器からのクロック信号、及び、停
止信号を受信するように結合される。停止信号に応答して、停止コントローラは
、第一及び第二のデュアルクロックパルス発生器によるクロック信号の生成を停
止させるべく信号を生成する。本発明は、２クロックサイクル内でクロックを開
始し、または、停止することができるという点において特に利点がある。デコー
ダは、周期選択信号を受信して、第一及び第二のデュアルクロックパルス発生器
に制御信号を与えて、所定数の周波数のうちの１つをクロック信号用に選択する
。本発明は、また、第一のデュアルクロックパルス発生器、第二のデュアルクロ
ックパルス発生器、実行コントローラ、停止コントローラ、及びデコーダの全て
が、すべてのライブラリで使用可能な、標準的なディジタル論理回路から構成さ
れるという点において利点がある。従って、チップ上に、抵抗器、コンデンサや
外部コンポーネントを設ける必要はない。本発明は、さらに、ディジタルクロッ
ク信号を生成するための方法も含む。 ［好適な実施態様の詳細な説明］ 図１に、本発明に従って構成された同調可能なディジタル発振器１００の第一
の好適な実施態様を示す。本発明の発振器１００は、完全にディジタルロジック
（論理回路）で構成されるのが好ましく、従って、発振器１００は、集積回路で
使用するのに特に利点がある。発振器１００は、また、適切な制御信号を与える
ことによって、与えられた制御信号に対応する異なる周波数のクロック信号を出
力するという点において、同調可能、すなわち、可変である。さらに、より詳し
く後述するように、本発明の発振器１００は、大抵のディジタル回路の性能を一
般的に劣化させる配線負荷ような寄生効果に耐性があり、そのような寄生効果が
存在する場合においても正常に動作するという点において特に利点がある。

【０００３】 図１に示すように、同調可能なディジタル発振器１００は、ディジタルパルス
発生器１０２、実行コントローラ１０４、停止コントローラ１０６、及びデコー
ダ１０８から構成されることが好ましい。ディジタル発振器１００は、いつクロ
ック出力信号の生成を開始すべきかを識別するための開始信号、いつクロック出
力信号の生成を中止すべきかを識別するための停止信号、システムリセット信号
、及びディジタル発振器１００によって出力されたクロック出力信号の周波数を
指定する周期信号を、入力として受け取ることが好ましい。これらの制御信号は
、グラフィックコントローラと共に使用される論理回路のような他の論理回路に
よって提供することができるということは当業者には明らかであろう。

【０００４】 ディジタルパルス発生器１０２は、カスケード方式で結合された一対のデュア
ルクロックパルス発生器２０２、２０４から構成することが好ましい。デュアル
クロックパルス発生器２０２、２０４については、図２〜６を参照して後で詳し
く説明する。ディジタルパルス発生器１０２は、実行コントローラ１０４、停止
コントローラ１０６及びデコーダ１０８の制御下、出力クロック信号CLKOUTを生
成する。ディジタルパルス発生器１０２は、クロック信号の生成の開始と停止を
非常に高速に行うことができるとう点において特に利点を有する。開始信号を受
信すると、ディジタルパルス発生器１０２は、数ナノ秒程度でクロック信号を生
成し、グリッチのない安定なクロック信号を即座に生成する。停止信号を受け取
ると、ディジタルパルス発生器１０２は、停止信号を受け取ってから２クロック
サイクル以内でクロック信号の生成を中止する。

【０００５】 実行コントローラ１０４は、開始信号を受信して、ディジタルパルス発生器１
０２の「オン」への切り換えを制御するために結合されるのが好ましい。実行コ
ントローラ１０４は、また、クロック信号を生成するために使用される制御信号
の出力をいつ停止するかを示す信号CLKSTOP'を受信する。CLKSTOP'信号は、実行
コントローラ１０４の入力を停止コントローラ１０６の出力に結合することによ
って実行コントローラ１０４に供給される。CLKSTOP'信号は、STOP信号またはリ
セット信号に応答して停止コントローラ１０６により生成される。実行コントロ
ーラ１０４は、また、ディジタルパルス発生器１０２から信号を受信するよう結
合された一対の入力を有する。具体的には、実行コントローラ１０４は、選択信
号SEL、及び、出力信号OUT2を受信する。これらの信号は、実行コントローラ１
０４によって出力される制御信号IN1の遷移時間を決めるために実行コントロー
ラ１０４によって使用され、また、出力信号OUT2を使用するフィードバックルー
プを提供して、ディジタルパルス発生器１０２をパルス生成状態に維持するため
にも使用される。このことについては、図７及び図８のタイミング図を参照して
さらに詳しく後述する。

【０００６】 停止コントローラ１０６は、制御用プロセッサまたは論理回路（不図示）から
停止信号を受信するように結合されるのが好ましい。停止コントローラ１０６は
、ディジタルパルス発生器１０２の「オフ」への切り換えを制御する。停止コン
トローラ１０６は、また、同調可能なディジタル発振器１００を組み込んだシス
テムをいつリセットするかを示すリセット信号SYSRESET'を受信する。かかるリ
セット信号をアサートすると、ディジタル発振器１００は、クロック信号を生成
しない状態にリセットされる。停止コントローラ１０６は、また、ディジタルパ
ルス発生器１０２から信号を受け取るよう結合された一対の入力を有している。
具体的には、停止コントローラ１０６は、クロック信号CLK1、及び、出力クロッ
ク信号CLKOUTを受信する。これらの信号は、実行コントローラ１０４とディジタ
ルパルス発生器１０２の両方に供給される、停止コントローラ１０６によって出
力される制御信号CLKSTOP'の遷移時間を決めるために停止コントローラ１０６に
よって使用される。これらの信号については、図９、及び、図１０のタイミング
図を参照してより詳細に後述する。

【０００７】 同調可能なディジタル発振器の最後のコンポーネントはデコーダ１０８である
。以下では、同調可能なディジタル発振器１００は、８つの周波数のうちの１つ
を出力する（または、出力しないようにする）ことができるものとして本発明を
説明するが、本発明の原理は、同調可能なディジタル発振器１００を、２からｎ
までの任意の数の異なるクロック周波数を提供できるものに拡張することが可能
であるということは当業者には明らかであろう。本発明の好適な実施態様は、出
力されるクロック信号の周期すなわち周波数を識別する信号を受信することが好
ましい。デコーダ１０８は、入力制御信号を複数の信号に変換し、各選択信号を
クロック信号出力の周期に変換する（または、各選択信号に基づいてクロック信
号出力の周期を設定する）。より具体的には、本明細書では、デコーダ１０８を
、３ビット制御信号を受信し、生成され出力されるクロック信号の周期のグルー
プ分けを表す８つの信号を出力するものとして説明する。これらの８つの信号は
、ディジタルパルス発生器１０２に供給される。

【０００８】 図２〜６に、本発明の重要なコンポーネントであるディジタルパルス発生器１
０２を示す。上述したように、ディジタルパルス発生器１０２は、一対のカスケ
ード接続されたデュアルクロックパルス発生器２０２、２０４から構成されるの
が好ましい。図示のように、第一及び第二のデュアルクロックパルス発生器２０
２、２０４は同じものであり、第一のデュアルクロックパルス発生器２０２の出
力が、第二のデュアルクロックパルス発生器２０４の入力に結合されている。各
デュアルクロックパルス発生器２０２、２０４は、開始または入力クロック信号
を受信するための制御入力、リセット信号を受信するためのリセット入力（RST'
）、周期選択信号を受信するための周期入力を有する。第一のデュアルクロック
パルス発生器２０２のデータ入力は、実行コントローラ１０４からのIN1信号ま
たは開始信号を受信するように結合される。第一のデュアルクロックパルス発生
器２０２のリセット入力は、停止コントローラ１０６からのクロック停止信号を
受信するように結合される。これによって、停止コントローラは、第一のデュア
ルクロックパルス発生器２０２をクロック信号を生成しない状態にリセットする
ことができる。第一のデュアルクロックパルス発生器２０２の周期入力は、デコ
ーダ１０８からの周期選択信号（PERIOD SEL）を受信するように結合される。同
様に、第二のデュアルクロックパルス発生器２０４の周期入力は、デコーダ１０
８からの周期選択信号（PERIOD SEL）を受信するよう結合される。第二のデュア
ルクロックパルス発生器２０４のリセット入力は、システムリセット信号（SYSR
ESET'）を受信するように結合される。

【０００９】 デュアルクロックパルス発生器２０２、２０４の各々は、また、デュアルクロ
ックパルス発生器の内部クロックであるクロック出力（ＣＬＫ）（図４から、Ｃ
ＬＫは、SELの状態に依存してINかOUTのいずれかである）、クロック出力信号（
ＣＬＫ）によってクロック（すなわち、クロックに同期して駆動）されるフリッ
プフロップを切り換える（すなわち、トグル切り換えする）ことによって生成さ
れる信号であるQ1出力、所定量の時間δ１だけ遅延されたQ1出力である選択出力
、所定量の時間δ２だけ遅延された選択出力である最終出力（OUT）を含む複数
の出力を提供する。第一のデュアルクロックパルス発生器２０２のQ1出力は、本
発明により生成されるクロック信号（CLKOUTとラベル付けされている）を提供す
るのが好ましい。第一のデュアルクロックパルス発生器２０２のQ1出力は、出力
クロックとして使用される。なぜなら、第一のデュアルクロックパルス発生器２
０２は、START信号が加えられた直後に（一方の状態から他方の状態への）切り
換えを開始するからである。したがって、このため、出力クロックを可能な限り
早く利用できるようになる。第二のデュアルクロックパルス発生器２０４のQ1出
力をCLKOUT信号として使用した場合には、START信号が印加されるときとCLKOUT
が切り換えを開始するときの間に長い遅延が生じるであろう。なぜなら、第一の
デュアルクロックパルス発生器２０２は、第二のデュアルクロックパルス発生器
２０４が切り換えを始める前に、切り換えサイクルを完全に終了しなければなら
ないからである。さらに、第一のデュアルクロックパルス発生器２０２のQ1出力
は、出力クロックとして使用される。なぜなら、停止コントローラ１０６はセッ
トアップされて、第一のデュアルクロックパルス発生器２０２のQ1出力を使用す
るからである。第一のデュアルクロックパルス発生器２０２の選択出力及びクロ
ック出力は、実行コントローラ１０４へのSEL入力として、及び、停止コントロ
ーラ１０６へのCLK1信号としてそれぞれ提供される。第二のデュアルクロックパ
ルス発生器２０４の出力（OUT）は、実行コントローラ１０４のIN入力にフィー
ドバックされて結合されるOUT2信号提供する。

【００１０】 第一及び第二のデュアルクロックパルス発生器２０２、２０４からの出力信号
、及び、入力信号IN1とのそれらの関係は、図３に示すタイミング図を参照する
ことによって最も良く理解することができる。図３は、IN1、（第一のデュアル
クロックパルス発生器２０２からの）CLK1、OUT1、（第二のデュアルクロックパ
ルス発生器２０４からの）CLK2及びOUT2のタイミング図である。タイミング図は
、SYSRESET'信号がアサートされ、その後、IN1信号の最初の立ち上がりエッジの
直前に解除されるとした場合の信号を示している。図示のように、IN1の最初の
立ち上がりエッジ３００により、CLK1信号がハイ（高）に直ちに遷移し（３０２
）、後述するように、δ１＋δ２の所定量の遅延後、OUT1信号がハイに遷移する
（３０４）。OUT1とCLK２の間の関係は、IN1とCLK1信号間の関係と類似している
ので、OUT1信号がハイに遷移（３０４）した直後にCLK2信号はハイに遷移する（
３０６）。OUT1信号は、デュアルクロックパルス発生器２０２、２０４をカスケ
ード接続してOUT2パルスを生成するために使用される。実行コントローラ１０４
を介してOUT2を第一のデュアルクロックパルス発生器２０２への入力としてフィ
ードバックする方法は、追加のOUT1パルスを生成するために使用される。これが
、また、実行コントローラ１０４を介して第一のデュアルクロックパルス発生器
２０２に再びフィードバックされる追加のOUT2パルスを生成し、こうして、リセ
ット信号がアサートされるまで、非常に多くのパルスが生成される。

【００１１】 図４に、デュアルクロックパルス発生器２０２、２０４の好適な実施態様を示
す。デュアルクロックパルス発生器２０２、２０４は、機能的には同一なので、
デュアルクロックパルス発生器２０２、２０４は、第一のデュアルクロックパル
ス発生器２０２として表現する。しかしながら、第二のデュアルクロックパルス
発生器２０４のすべての機能は同じである。デュアルクロックパルス発生器２０
２、２０４の唯一の相違は、それらの入力と出力が結合していることである。

【００１２】 図４に示すように、第一のデュアルクロックパルス発生器２０２は、マルチプ
レクサ４０２、フリップフロップ４０４、第一の可変遅延ネットワーク４０６、
及び第二の可変遅延ネットワーク４０８から構成されることが好ましい。マルチ
プレクサ４０２は、２入力１出力のマルチプレクサであり、第一及び第二のデー
タ入力、制御入力、及び、出力を有することが好ましい。マルチプレクサ４０２
の第一の入力は、第一のデュアルクロックパルス発生器２０２にIN入力を与え、
実行コントローラ１０４のCLKPLS出力に結合される。マルチプレクサ４０２の第
二の入力は、第二の可変遅延ネットワーク４０８の出力からフィードバック信号
を受信するよう結合される。マルチプレクサ４０２の制御入力は、選択信号を受
信するために、第一の可変遅延ネットワーク４０６の出力に結合される。最後に
、マルチプレクサ４０２の出力は、フリップフロップ４０４のクロック入力に結
合され、第一のデュアルクロックパルス発生器２０２のCLK出力も提供する。

【００１３】 マルチプレクサ４０２の出力として選択される信号は、フリップフロップ４０
４をクロックするために使用される。フリップフロップ４０４は、正極性エッジ
トリガ式Ｄフリップフロップであり、データ入力、リセット入力、出力Q及び反
転出力Q'の両方を有することが好ましい。フリップフロップ４０４のデータ入力
は、Q'出力に結合され、フリップフロップ４０４がクロックされるときに、その
出力を「０」と「１」とで切り換えるようにする。リセット入力は、停止コント
ローラ１０６からCLKSTOP'信号を受信するように結合される。リセット入力のア
サートが従来方式で行われて、フリップフロップ４０４のQ出力を「０」にセッ
トする。フリップフロップ４０４の出力は、第一の可変遅延ネットワーク４０６
の入力に結合され、また、第一のデュアルクロックパルス発生器２０２のQ1出力
を提供する。

【００１４】 第一及び第二の可変遅延ネットワーク４０６、４０８は、機能的に同一である
ことが好ましい。可変遅延ネットワーク４０６、４０８の各々は、データ入力、
周期入力、及び、出力を有する。可変遅延ネットワーク４０６、４０８は、それ
らの入力で信号を受け取り、指定された遅延後にその信号を出力する。この指定
された遅延時間は、周期入力に与えられた信号に応答してセットされる。典型的
な実施態様では、各遅延ネットワークは、所定時間量（ｘ）とその所定時間量の
８倍（８ｘ）の間の時間量だけ信号を遅延させることができる。第一の可変遅延
ネットワーク４０６の入力は、フリップフロップ４０４のQ出力に結合される。
第一の可変遅延ネットワーク４０６の周期入力は、第二の可変遅延ネットワーク
４０８の周期入力に結合され、さらに、指定された遅延時間量を識別するPERIOD
SEL信号を受信するためにデコーダ１０８の出力に結合される。第一の可変遅延
ネットワーク４０６による遅延時間はδ１で示されている。第一の可変遅延ネッ
トワーク４０６の出力は、また、マルチプレクサ４０２の制御入力に結合され、
SEL出力として出力される。第一の可変遅延ネットワーク４０６の場合、このSEL
出力は、実行コントローラ１０４のSEL入力に結合される。第二の可変遅延ネッ
トワーク４０８は、第一の可変遅延ネットワーク４０６の出力に結合された入力
を有する。第二の可変遅延ネットワーク４０８は、上述したように、周期入力に
おいてPERIOD SEL信号を受信する。第二の可変遅延ネットワーク４０８は、この
実施態様では、第一の可変遅延ネットワーク４０６とほぼ同じ時間量だけ信号を
遅延させる。第二の可変遅延ネットワーク４０８による遅延時間はδ２で示され
ている。これは、第二の可変遅延ネットワーク４０８の出力、及び、フリップフ
ロップ４０４のクロック入力に５０％のデューティサイクルを提供するために行
われる。第二の可変遅延ネットワーク４０８の出力はマルチプレクサ４０２の第
二の入力にフィードバックされて結合される。第二の可変遅延ネットワーク４０
８の出力は、また、第一のデュアルクロックパルス発生器２０２のOUT出力を提
供する。

【００１５】 図５に、第一の可変遅延ネットワーク４０６の１実施態様を示す。可変遅延ネ
ットワーク４０６のこの実施態様（８レベル可変遅延ネットワーク）は、入力に
与えられた信号に８つの異なる可能性として生じうる遅延を与えるが、この構成
を修正して、所定の最小数から、その所定の最小数のｎ倍までの任意数の遅延を
与えるようにすることが可能であることは当業者には明らかであろう。例えば、
図５の実施態様が、より大きな周波数範囲を与えるように、それにいくつかのレ
ベルを追加することは簡単である。さらに他の実施態様では、５０ＭＨｚから１
２０ＭＨｚまでの範囲で同調可能にするために、１６の遅延レベルが設けられた
。

【００１６】 図５に示すように、第一の可変遅延ネットワーク４０６は、複数のバッファ５
０２、５０４、５０６、５０８、及び、複数のマルチプレクサ５１０、５１２、
５１４、５１６、５１８、５２０、５２２、及び５２４から構成されるのが好ま
しい。バッファ５０２、５０４、５０６の各々は、入力と出力を有する。最初の
バッファ５０２は、入力信号を受信するように結合された入力を有し、この入力
は、第一の可変遅延ネットワーク４０６への入力である。残りのバッファ５０４
、５０６、５０８は、最初のバッファ５０２に直列に結合されており、最後のバ
ッファ５０８が出力を提供する。４つのバッファがあることが好ましいが、第一
の可変遅延ネットワーク４０６に対して所望される最小時間遅延に応じて任意の
数のバッファを提供することができるということは当業者には明らかであろう。
第一の可変遅延ネットワーク４０６によって与えられる最小遅延は、複数のバッ
ファ５０２、５０４、５０６、５０８による伝搬遅延に、少なくとも１つのマル
チプレクサ５２４を通る伝搬遅延を加えたものによって決まる。複数のマルチプ
レクサ５１０、５１２、５１４、５１６、５１８、５２０、５２２及び５２４は
、それぞれ、第一及び第二のデータ入力、制御入力、及び、出力を有する。複数
のマルチプレクサ５１０、５１２、５１４、５１６、５１８、５２０、５２２及
び５２４の各々は、バッファ５０８の出力に結合された第一のデータ入力を有す
る。マルチプレクサ５１０の第二のデータ入力は、これもバッファ５０８の出力
に結合された第二のデータ入力を有する。残りのマルチプレクサ５１２、５１４
、５１６、５１８、５２０、５２２及び５２４は、それぞれ、その前にあるマル
チプレクサ５１０、５１２、５１４、５１６、５１８、５２０及び５２２の出力
に結合された第二のデータ入力を有する。例えば、マルチプレクサ５１０の出力
は、マルチプレクサ５１２の第二のデータ入力に結合され、マルチプレクサ５１
２の出力は、マルチプレクサ５１４の第二のデータ入力に結合され、マルチプレ
クサ５１６、５１８、５２０、５２２及び５２４についても同様である。複数の
マルチプレクサ５１０、５１２、５１４、５１６、５１８、５２０、５２２及び
５２４の各々の制御入力は、周期選択信号の８ラインを構成する制御信号を受信
するように結合される。上述したように、デコーダ１０８は、複数のマルチプレ
クサ５１０、５１２、５１４、５１６、５１８、５２０、５２２及び５２４を制
御するために、３ビット値を８つの８ビット値の一つに変換する。下記の表に、
周期選択信号の値、PERIOD SELの値、及びマルチプレクサ５１０、５１２、５１
４、５１６、５１８、５２０、５２２及び５２４を示す。信号は、これらのマル
チプレクサを介して各信号に応答してルーティング（すなわち、経路指定して送
信）される。

【００１７】

【表１】

【００１８】 本発明は、本質的に、第一の可変遅延ネットワーク４０６によって与えられる
遅延量を変化させることによって周期を変える。これは、第一の可変遅延ネット
ワーク４０６による伝搬遅延を増加または減少させることによって行われる。伝
搬遅延は、一部には、複数のバッファ５０２、５０４、５０６、５０８によって
増加するが、入力信号が必ず通過しなければならないマルチプレクサ５１０、５
１２、５１４、５１６、５１８、５２０、５２２、５２４の数を追加することに
よって特に増加する。例えば、入力信号を、１つのマルチプレクサ５２４だけを
通過させることも、８つの全てのマルチプレクサ５１０、５１２、５１４、５１
６、５１８、５２０、５２２、５２４を通過させることもできる。これは、大き
な利点である。なぜなら、配線負荷のような寄生効果は、第一の可変遅延ネット
ワーク４０６による遅延を増加させるだけであり、従って、そのような寄生効果
に対して、第一の可変遅延ネットワーク４０６の耐性が増し、あるいは、それが
耐性を有するようになるからでる。８つのマルチプレクサ５１０、５１２、５１
４、５１６、５１８、５２０、５２２、５２４を有するものとして本発明を説明
したが、第一の可変遅延ネットワーク４０６が、所望の周期における可調性の量
に応じて、任意の数のマルチプレクサを備えることができることは当業者には明
らかであろう。さらに、マルチプレクサ以外の種々のデバイスを使用して、伝搬
遅延を与えることができることも当業者には明らかであろう。

【００１９】 次に、図６のタイミング図、及び再び図４を参照するが、これらの図には、第
一のデュアルクロックパルス発生器２０２の動作がより詳しく示されている。第
一のデュアルクロックパルス発生器２０２は、第一の可変遅延ネットワーク４０
６によって与えられる遅延δ１、及び、第二の可変遅延ネットワーク４０８によ
って与えられる遅延δ２が、フリップフロップ４０４のクロック入力に対して必
要とされる最小パルス幅を満たすCLK1パルスを生成するのに十分である限り、一
連のパルスを連続して生成するよう動作する。これは、単純な要件であって、直
列に接続された２０のバッファを使用することにより、最新のプロセス技術にお
いて容易に実現することができる。例えば、本発明を最初に実現したプロセス技
術では、Dフリップフロップに対するワーストケースの最小パルス幅要件は、約
０．８ns（ナノ秒）である。一般的なバッファに本質的に存在するピン間遅延は
約０．２nsである。そのため、直列に接続された２０のバッファにより、２０×
０．２ns＝４ns（下限値）の遅延が得られる。かかる遅延が、図４の各遅延ネッ
トワークに使用されると、CLKパルスは、４nsの最小のハイ（高）時間と４nsの
最小のロー（低）時間を有して生成される。これは、本発明の要件に適合するの
に十分な時間よりも長い。もちろん、配線負荷効果は、遅延を増加させるだけで
あり、これらの要件を満たすのに資する。さらに、遅延及びフリップフロップの
タイミング要件は、通常、プロセス技術により変わるので、この構成が、あるプ
ロセス技術から次のプロセス技術に変えられるときでも、この構成は、実際上、
適正な動作を保証する。図６に示すように、パルスを生成するためのプロセスは
、第一のデュアルクロックパルス発生器２０２への入力（IN）におけるローから
ハイへの遷移で開始する。前述のタイミング図と同じく、フリップフロップ４０
４が、IN信号の最初の立ち上がりエッジの前にリセットされることが想定されて
いる。第一のデュアルクロックパルス発生器２０２への入力（IN）におけるロー
からハイへの遷移は、マルチプレクサ４０２を介して伝搬し（６００）、フリッ
プフロップ４０４のクロック入力に立ち上がりエッジを与える。これにより、フ
リップフロップ４０４は、そのD入力におけるデータをラッチし、その結果、Q1
出力がハイに遷移する（６０２）。Q1出力がハイに遷移し、第一の可変遅延ネッ
トワーク４０６による伝搬遅延δ１後、第一の可変遅延ネットワーク４０６の出
力Δ１がハイに遷移する（６０４）。出力Δ１は、選択信号SELでもあるので、S
EL信号はハイに遷移する（６０６）。選択信号は、マルチプレクサによる出力が
、第二の入力か、またはOUTの現在の値すなわち出力Δ２に切り換えられるよう
にマルチプレクサ４０２を制御する。選択信号がローのときは、第一のデュアル
クロックパルス発生器２０２への入力（IN）が、マルチプレクサ４０２の出力に
送られ、選択信号がハイのときは、出力Δ２が、マルチプレクサ４０２の出力に
送られる。出力Δ２の値がローなので、CLK信号は、SEL信号がハイに遷移した後
にローに遷移する（６０８）。出力Δ１における立ち上がりエッジの後、第二の
可変遅延ネットワーク４０８の出力は、第二の可変遅延ネットワーク４０８によ
る伝搬遅延δ２の後にハイに遷移する。第二の可変遅延ネットワーク４０８の出
力における立ち上がりエッジは、CLK信号の立ち上がりエッジとしてフィードバ
ックされる（６１０）。なぜなら、マルチプレクサは、CLK信号として出力Δ２
信号を通過させるからである。これは、次に、フリップフロップ４０４のクロッ
ク入力に第二の立ち上がりエッジを与え、フリップフロップ４０４を第二の時間
の間ラッチ状態にする。これによって、フリップフロップ４０４は、D入力にお
けるデータを切り換えるが、そのデータは、現在ローであり、その結果Q1出力を
ローに遷移させる（６１２）。Q1出力がローに遷移すると、信号状態のこの変化
は、第一の可変遅延ネットワーク４０６を通過し（６１４）、時間δ１の後、第
一の可変遅延ネットワーク４０６の出力Δ１がロー状態に遷移する。これによっ
て、直ちに、SEL信号の状態がローに変化する（６１６）。これによって、CLK信
号がロー、すなわち、第一のデュアルクロックパルス発生器２０２への入力信号
（IN）の現在の値に変化する。従って、第一のデュアルクロックパルス発生器２
０２は、入力パルス（IN）がその入力に与えられるたびに、かかる２つのパルス
（CLK）を生成する。図１に示したように、OUT信号、すなわち、Δ２は、実行コ
ントローラ１０４に送られるので、後述するように、この信号を使用して、追加
の入力クロックパルスを生成することができる。

【００２０】 図７に、実行コントローラ１０４の好適な実施態様を示す。実行コントローラ
１０４は、フリップフロップ７０２及びマルチプレクサ７０４から構成されるの
好ましい。上述したように、実行コントローラ１０４は、クロック停止入力、選
択入力、START入力及びデータIN入力を有する。フリップフロップ７０２へのリ
セット入力は、クロック停止入力を与え、停止コントローラ１０６からCLKSTOP'
信号を受信するように結合される。フリップフロップ７０２のクロック入力は、
選択入力を提供し、SEL信号を受信するように結合される。フリップフロップ７
０２へのデータ入力は、ハイに固定されている。フリップフロップ７０２の出力
は、マルチプレクサ７０４の制御入力に結合されている。マルチプレクサ７０４
は、実行コントローラ１０４の残りの入力を提供し、また、実行コントローラ１
０４の出力を提供する。マルチプレクサ７０４は、制御入力に与えられた制御信
号がローのときにその出力に送られる第一の入力と、制御入力に与えられた制御
信号がハイのときにその出力に送られる第二の入力を有する。マルチプレクサ７
０４の第一の入力は、発振器１００の外部にあるソースからSTART信号を受信す
るように結合される。マルチプレクサ７０４の第二の入力は、第二のデュアルク
ロックパルス発生器２０４によって出力されるOUT2信号を受信するように結合さ
れる。マルチプレクサ７０４の出力は、実行コントローラ１０４の出力、すなわ
ち、CLKPLS信号を提供する。

【００２１】 CLKSTOP'信号を受信すると、フリップフロップ７０２はリセットされてロー信
号を出力し、従って、実行コントローラ１０４がセットされて、START入力にお
ける信号をIN1信号としてCLKPLS出力上に出力する。図４及び６を参照して上述
したように、START信号の立ち上がりエッジは、第一のデュアルクロックパルス
発生器２０２に送られる。これによって、時間遅延δ１後、第一のデュアルクロ
ックパルス発生器２０２によって出力されたSEL信号がハイに遷移する。SEL信号
の立ち上がりエッジは、フリップフロップ７０２のクロック入力に与えられ、フ
リップフロップ７０２をクロックして、その出力をハイすなわち「１」にする。
これは、マルチプレクサ７０４に影響を与えて、その第二の入力（これは、第二
のデュアルクロックパルス発生器２０４のOUT2出力から与えられる）がCLKPLS出
力（例えば、IN1信号）として提供されるようにする。従って、STARTパルスが、
第一のデュアルクロックパルス発生器２０２をトリガして、そのSEL、CLK、OUT
及びQ1出力（の状態）を切り換えると、入力INは、第一のデュアルクロックパル
ス発生器２０２へのIN1信号として常に提供される。このようにして、図４及び
６を参照して上述したように、第二のデュアルクロックパルス発生器２０４によ
って提供されるOUT2信号は、次に、クロックパルスを生成し続けるために、実行
コントローラ１０４を介して第一のデュアルクロックパルス発生器２０２にフィ
ードバックされる。STARTパルスの継続時間は、それが、第一のデュアルクロッ
クパルス発生器２０２のフリップフロップ４０４の最小クロックパルス幅要件を
満たすのに十分長い間ハイである限り、重要ではないということに留意されたい
。他の唯一の要件は、CLKSTOP'信号がアサートされるとき、STARTがローである
ということである。

【００２２】 発振器１００を開始するための動作シーケンスは、図８に示すタイミング図を
参照することにより最も良く理解することができる。便宜と理解の容易のために
、図８には、実行コントローラ１０４から受信される関連入力信号と共に、第一
のデュアルクロックパルス発生器２０２及び第二のデュアルクロックパルス発生
器２０４によって受信される信号出力を示している。発振器１００は、「オフ」
状態で開始するが、この状態は、CLKSTOP'信号とSYSRESET'信号（ローでアサー
ト）のアサートによって維持される。発振器１００は、次に、START信号のパル
スの受信に応じて、動作が可能な状態に移行する。この状態は、CLKSTOP'信号と
SYSRESET'信号がハイに遷移する箇所として矢印８００によって示されている。
発振器１００は、START信号の立ち上がりエッジが受信されるまで、この状態を
維持し続ける。START信号の立ち上がりエッジが、矢印８０２で示すように受信
されると、実行コントローラ１０４は、IN1信号をハイに遷移させ、次に、第一
のデュアルクロックパルス発生器２０２によって与えられるCLK1信号をハイに遷
移させる（８０４）。第一のデュアルクロックパルス発生器２０２からのCLKOUT
信号は、また、IN1信号が遷移するとハイに遷移する。これ以降は、第一及び第
二のデュアルクロックパルス発生器２０２、２０４によって生成される信号は、
図６のタイミング図を参照して説明した如くである。興味深いのは、第一のデュ
アルクロックパルス発生器２０２によって出力されるSEL信号は、約５０％のデ
ューティサイクルを有して、ハイとロー間を遷移するということである。実行状
態になると、OUT2が実行コントローラ１０４によって常に選択されて、第一のデ
ュアルクロックパルス発生器２０２の入力となる。第一のデュアルクロックパル
ス発生器２０２の内部において、SEL信号は、IN1（図１からのOUT2）と図４のOU
Tを交互に選択する。矢印８０８及び８１０によって示すように、この後、OUT2
信号の立ち上がりエッジを使用して、非常に多くの数のクロックパルスを生成し
、SYSRESET'信号とCLKSTOP'信号がハイのままである限りサイクルを続行する。

【００２３】 図９に、停止コントローラ１０６の好適な実施態様を示す。停止コントローラ
１０６は、複数のフリップフロップ９０２、９０４、９１４、及び他の組み合わ
せ論理回路９０６、９０８、９１０、９１２及び９１６から構成されるのが好ま
しい。上述したように、停止コントローラ１０６は、停止入力、第一のクロック
（CLK1）入力、Q1入力、及び、リセット入力を有する。第一のフリップフロップ
９０２のデータ入力は、STOP入力信号を受信するように結合される。第一のフリ
ップフロップ９０２の出力は、第二のフリップフロップ９０４のデータ入力に結
合される。第一及び第二のフリップフロップ９０２、９０４の両方へのクロック
入力は、第一のデュアルクロックパルス発生器２０２からCLK1信号を受信するよ
うに結合される。さらに重要なことは、フリップフロップ９０２、９０４が、ST
OP信号をCLK1信号に同期させるということである。これは、クロックドメイン（
clock domain）がどのようなものかに関係なく、任意の時刻にSTOPをアサートす
ることができるという点に利点がある。第二のフリップフロップ９０４の出力は
、一対のインバータ９０６、９０８によって、ANDゲート９１２の入力に直列に
結合される。インバータ９０６、９０８は、フリップフロップ９１４のクロック
入力において生じる可能性のあるグリッチを阻止するために必要とされる。イン
バータがあることにより、インバータ９０８の出力に結合されたANDゲート９１
２への第二の入力が、Q1が遷移した後にのみ遷移するということが保証される。
インバータ９０８及び９０８が無ければ、ANDゲート９１２への第二の入力は、A
NDゲート９１２の第一の入力（インバータ９１０によって駆動される）がローに
なる直前にハイになる可能性がある。この場合、ANDゲート９１２の出力にグリ
ッチが生じうる。ANDゲート９１２の他方の入力は、第一のデュアルクロックパ
ルス発生器２０２からQ1信号を受信するように結合されたインバータ９１０の出
力を受信する。ANDゲート９１２の出力は、次に、第三のフリップフロップ９１
４のクロック入力に結合される。従って、第三のフリップフロップ９１４は、Q1
信号がローになったときにクロック入力の立ち上がりエッジを受信し、STOP信号
は、CLK1信号の最大２サイクル分遅延後にハイになる。データ入力はハイに固定
されており、このため、第三のフリップフロップ９１４がクロックされると、CL
KSTOP'信号は、リセット信号（この場合は、システムリセット）が受信されるま
でアサートされることになる。第三のフリップフロップ９１４のリセット入力は
、SYSRESET'信号を受信するように結合され、停止コントローラ１０６をリセッ
トする。第三のフリップフロップ９１４の出力は、ANDゲート９１６への入力で
あり、この入力を反転した信号とシステムリセット信号とによりCLKSTOP'信号が
生成される。

【００２４】 図１０に、発振器１００を停止するための動作シーケンスを示す。SYSRESET'
信号がローのとき、クロック停止信号はローである。なぜなら、SYSRESET'信号
は、ANDゲート９１６の入力への入力信号であるからでる。これは、システムリ
セット期間中のみ起こる。SYSRESET'信号は、START信号がアサートされる前にハ
イに遷移する。これによって、第一及び第二のデュアルクロックパルス発生器２
０２、２０４によるクロック信号の生成が開始される。第一及び第二のフリップ
フロップ９０２、９０４は信号を同期化するので、任意の時刻にSTOP信号をアサ
ートすることができる。STOP信号は、第一のデュアルクロックパルス発生器２０
２のフリップフロップ４０４を駆動する、同じクロックCLK1によって同期化され
る。さらに、CLKSTOP'信号は、第一のデュアルクロックパルス発生器２０２のフ
リップフロップ４０４をリセットし、この信号は、フリップフロップ４０４の出
力が０のときにのみローになり、これによって、第一のデュアルクロックパルス
発生器２０２の出力Q1に、クロックが停止しているときに、グリッチが生成され
るのを阻止する。さらに、ワーストケースにおいても、CLKSTOP'信号は、２つの
CLKOUTサイクル以内にローになって発振器をオフにする（停止させる）。これは
、CLKOUT信号の最後の立ち下がりエッジ、及び、それとCLKSTOP'信号との一致関
係（図１０の矢印１０００）によって最も良く示されている。

【００２５】 好適な実施態様を参照して本発明を説明したが、当業者には、種々の修正を行
うことができるということが明らかであろう。好適な実施態様についてのこれら
の及び他の変更及び修正は、本発明の範囲内のものである。

【図面の簡単な説明】

【図１】 本発明の同調可能なディジタル発振器の好適な実施態様のブロック図である。

【図２】 本発明のディジタルパルス発生器の好適な実施態様のブロック図である。

【図３】 本発明のディジタルパルス発生器によって受信され、及び出力される信号のタ
イミング図である。

【図４】 本発明のデュアルクロックパルス発生器の好適な実施態様のブロック図である
。

【図５】 本発明に従って構成された遅延可変ネットワークの好適な実施態様のブロック
図である。

【図６】 本発明のデュアルクロックパルス発生器によって受信され、及び出力される信
号のタイミング図である。

【図７】 本発明に従って構成された実行コントローラの好適な実施態様のブロック図で
ある。

【図８】 本発明の同調可能なディジタル発振器を始動する、本発明によって生成される
信号のシーケンスを例示したタイミング図である。

【図９】 本発明に従って構成された停止コントローラの好適な実施態様のブロック図で
ある。

【図１０】 本発明の同調可能なディジタル発振器の停止中に、本発明によって生成される
信号のシーケンスを例示したタイミング図である。

───────────────────────────────────────────────────── 【要約の続き】 クサイクル以内でクロックを開始し、または、停止する ことができる。デコーダは、周期選択信号を受け取り、 第一及び第二のデュアルクロックパルス発生器に制御信 号を与えて、所定数の周波数のうちの１つをクロック信 号に対して選択する。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 同調可能なディジタル発振器において、 前記同調可能なディジタル発振器を始動させて、クロックパルスの生成を継続
   させるためにクロックパルス信号を生成するための入力及び出力を有する第一の
   コントローラであって、該第一のコントローラの前記入力は、開始信号を受け取
   るように結合されていることからなる、第一のコントローラと、 前記同調可能なディジタル発振器によるクロックパルスの生成を停止させるた
   めにクロック停止信号を生成するための、入力及び出力を有する第二のコントロ
   ーラであって、該第二のコントローラの前記入力は、停止信号を受け取るように
   結合されていることからなる、第二のコントローラと、 クロックパルスを生成するために、第一の入力、第二の入力、第三の入力、及
   び出力を有するディジタルパルス発生器であって、該ディジタルパルス発生器の
   前記第一の入力は、前記クロックパルス信号を受け取るために前記第一のコント
   ローラの前記出力に結合され、前記ディジタルパルス発生器の前記第二の入力は
   、前記クロック停止信号を受け取るために前記第二のコントローラの前記出力に
   結合されており、前記ディジタルパルス発生器の前記第三の入力は、周期信号を
   受け取るように結合されており、前記ディジタルパルス発生器の前記出力は、ク
   ロック出力信号を提供することからなる、ディジタルパルス発生器 とからなる、同調可能なディジタル発振器。
2. 【請求項２】 前記第一のコントローラ、前記第二のコントローラ、及び、前記ディジタルパ
   ルス発生器が、標準的なディジタル論理回路から完全に構成されている、請求項
   １の同調可能なディジタル発振器。
3. 【請求項３】 入力と出力を有し、２進値を複数の制御信号に変換するためのデコーダであっ
   て、該デコーダの前記入力が、前記周期信号を受け取るように結合され、前記デ
   コーダの前記出力が、周期選択信号を提供するために、前記ディジタルパルス発
   生器の前記第三の入力に結合されていることからなる、デコーダをさらに備える
   、請求項１の同調可能なディジタル発振器。
4. 【請求項４】 前記周期信号が３ビット値であり、前記デコーダが、３ビット値を８つの可能
   性としてあり得る８ビット値のうちの１つに変換し、前記周期選択信号が８ビッ
   ト制御信号である、請求項３の同調可能なディジタル発振器。
5. 【請求項５】 前記ディジタルパルス発生器が、８つの異なる周期のうちの１つを有するクロ
   ック信号を提供することができる、請求項１の同調可能なディジタル発振器。
6. 【請求項６】 前記ディジタルパルス発生器が、１６の異なる周期のうちの１つを有するクロ
   ック信号を提供することができる、請求項１の同調可能なディジタル発振器。
7. 【請求項７】 前記ディジタルパルス発生器が、複数の追加の出力を有し、前記クロック出力
   信号から１周期だけ遅延された第二のクロック信号と、選択信号を生成し、 前記開始コントローラが、追加の入力を有し、該追加の入力が、前記第二のク
   ロック信号と前記選択信号を受け取るように結合され、前記開始コントローラは
   、前記選択信号を使用して、前記開始信号と前記第二のクロック信号のいずれを
   、前記クロックパルス信号を生成するために使用するかを決定する ことからなる、請求項１の同調可能なディジタル発振器。
8. 【請求項８】 前記開始コントローラが、 データ入力、クロック入力、及び、出力を有するDフリップフロップであって
   、該Ｄフリップフロップの前記データ入力が、ハイの論理信号を受け取るように
   結合され、該Ｄフリップフロップの前記クロック入力が、前記選択信号を受け取
   るように結合されることからなる、Ｄフリップフロップと、 第一のデータ入力、第二のデータ入力、制御入力、及び出力を有するマルチプ
   レクサであって、該マルチプレクサの前記制御入力が、前記Ｄフリップフロップ
   の前記出力に結合され、該マルチプレクサの前記第一のデータ入力が、前記開始
   信号を受け取るように結合され、該マルチプレクサの前記第二のデータ入力が、
   前記ディジタルパルス発生器から前記第二のクロック信号を受け取るように結合
   される、マルチプレクサ からなる、請求項７の同調可能なディジタル発振器。
9. 【請求項９】 前記ディジタルパルス発生器が、追加の出力を有し、かつ、第一のクロック信
   号を生成し、前記クロック出力信号が、前記第一のクロック信号から一周期だけ
   遅延され、前記停止コントローラが、追加の入力を有し、該追加の入力のうちの
   １つが前記ディジタルパルス発生器から前記第一のクロック信号を受け取るよう
   に結合され、該追加の入力の他の１つが前記クロック出力信号を受け取るように
   結合され、前記停止コントローラが、前記第一のクロック信号及び前記クロック
   出力信号を使用して、前記クロック停止信号を生成する時間を決定することから
   なる、請求項１の同調可能なディジタル発振器。
10. 【請求項１０】 前記停止コントローラが、 直列に結合された第一及び第二のＤフリップフロップであって、前記第一のＤ
    フリップフロップへのデータ入力が、前記停止信号を受け取るように結合され、
    前記第一及び第二のＤフリップフロップの前記クロック入力が、前記第一のクロ
    ック信号を受け取るように結合される、第一及び第二のＤフリップフロップと、 前記クロック出力信号の反転信号を受け取るように結合された第一の入力、及
    び、前記第二のＤフリップフロップの出力を受け取るように結合された第二の入
    力を有するANDゲートと、 クロック入力、データ入力、及び出力を有する第三のＤフリップフロップであ
    って、該第三のＤフリップフロップの前記クロック入力は、前記ANDゲートの出
    力に結合され、該第三のＤフリップフロップの前記データ入力は、ハイの論理信
    号を受け取るように結合され、該第三のＤフリップフロップの前記出力は、前記
    クロック停止信号を提供することからなる、第三のＤフリップフロップ からなる、請求項９の同調可能なディジタル発振器。
11. 【請求項１１】 前記ディジタルパルス発生器が、 データ入力、リセット入力、選択出力、クロック出力、周期入力、第一の出力
    及び第二の出力を有する第一のデュアルクロックパルス発生器であって、該第一
    のデュアルクロックパルス発生器が、該第一のデュアルクロックパルス発生器へ
    の入力パルスに応答して、９０度位相がずれた一対の方形波パルスを生成し、該
    第一のデュアルクロックパルス発生器のデータ入力が、前記実行コントローラの
    前記出力に結合され、該第一のデュアルクロックパルス発生器の前記リセット入
    力が、前記停止コントローラの前記出力に結合されることからなる、第一のデュ
    アルクロックパルス発生器と、 データ入力、リセット入力、選択出力、クロック出力、周期入力、第一の出力
    及び第二の出力を有する第二のデュアルクロックパルス発生器であって、該第二
    のデュアルクロックパルス発生器は、該第二のデュアルクロックパルス発生器へ
    の入力パルスに応答して、９０度位相がずれた一対の方形波パルスを生成し、該
    第二のデュアルクロックパルス発生器の前記データ入力は、前記第一のデュアル
    クロックパルス発生器の前記出力に結合され、該第二のデュアルクロックパルス
    発生器の前記第二の出力が、前記実行コントローラの入力に結合されることから
    なる、第二のデュアルクロックパルス発生器 からなる、請求項１の同調可能なディジタル発振器。
12. 【請求項１２】 前記開始コントローラが、追加の入力を有しており、該追加の入力が、前記第
    二のデュアルクロックパルス発生器の前記第一の出力と、前記第一のデュアルク
    ロックパルス発生器の前記選択信号を受け取るように結合され、前記開始コント
    ローラが、前記第一のデュアルクロックパルス発生器の前記選択信号を使用して
    、前記開始信号と前記第二のクロック信号のどちらを前記クロックパルス信号を
    生成するために使用するかを決定する、請求項１１の同調可能なディジタル発振
    器。
13. 【請求項１３】 前記停止コントローラが、追加の入力を有しており、該追加の入力のうちの１
    つが、前記第一のデュアルクロックパルス発生器から前記第一の信号を受け取る
    ように結合され、前記追加の入力の他の１つが、前記第一のデュアルクロックパ
    ルス発生器の前記クロック出力信号を受け取るように結合され、前記停止コント
    ローラが、前記第一の出力信号及び前記クロック出力信号を使用して前記クロッ
    ク停止信号を生成する時間を決める、請求項１１の同調可能なディジタル発振器
    。
14. 【請求項１４】 前記第一及び第二のデュアルクロックパルス発生器のそれぞれが、 第一のデータ入力、第二のデータ入力、制御入力、及び出力を有するマルチプ
    レクサであって、該マルチプレクサは、前記第一のデータ入力と前記第二のデー
    タ入力からのいずれかの信号を前記出力に出力するための信号として選択し、前
    記第一のデータ入力が、クロックパルス信号を受け取るために前記実行コントロ
    ーラの前記出力に結合される、マルチプレクサと、 データ入力、クロック入力、出力、及び反転出力を有するＤフリップフロップ
    であって、該Ｄフリップフロップの前記データ入力が、該Ｄフリップフロップの
    前記反転出力に結合され、該Ｄフリップフロップの前記クロック入力が、前記マ
    ルチプレクサの前記出力に結合される、Ｄフリップフロップと、 データ入力、周期入力、及び出力を有し、該データ入力に与えられる信号を、
    該周期入力に与えられる信号に応答して選択された周期だけ遅延させるための第
    一の遅延ネットワークであって、該第一の遅延ネットワークの前記データ入力が
    、前記Ｄフリップフロップの前記出力に結合され、該第一の遅延ネットワークの
    前記出力が、前記マルチプレクサの前記制御入力に結合される、第一の遅延ネッ
    トワークと、 データ入力、周期入力、及び出力を有し、該データ入力に与えられる信号を、
    該周期入力に与えられる信号に応答して選択された周期だけ遅延させるための第
    二の遅延ネットワークであって、該第二の遅延ネットワークの前記データ入力が
    、前記第一の遅延ネットワークの前記出力に結合され、該第二の遅延ネットワー
    クの前記出力が、前記マルチプレクサの前記第二のデータ入力に結合される、第
    二の遅延ネットワーク からなる、請求項１１の同調可能なディジタル発振器。
15. 【請求項１５】 前記第一及び第二の遅延ネットワークが、さらに、 直列に結合された複数のバッファであって、該複数のバッファの最初のバッフ
    ァが、前記遅延ネットワークへの入力を提供することからなる、複数のバッファ
    と、 複数のマルチプレクサであって、該マルチプレクサの各々が、第一及び第二の
    データ入力を有し、該複数のマルチプレクサの各々の前記第一のデータ入力が、
    前記複数のバッファの最後のバッファの出力に結合され、前記複数のマルチプレ
    クサが、該複数のマルチプレクサから先行するマルチプレクサの出力にカスケー
    ド方式で結合された前記第二のデータ入力を有し、前記複数のマルチプレクサの
    最初のマルチプレクサの第一及び第二のデータ入力の両方が、前記複数のバッフ
    ァの最後のバッファの出力に結合されることからなる、複数のマルチプレクサ からなる、請求項１４の同調可能なディジタル発振器。
16. 【請求項１６】 データ入力、選択出力、クロック出力、周期入力、第一の出力及び第二の出力
    を有する第一のデュアルクロックパルス発生器であって、該第一のデュアルクロ
    ックパルス発生器は、該第一のデュアルクロックパルス発生器への入力パルスに
    応答して９０度位相がずれた一対の方形波パルスを生成し、該第一のデュアルク
    ロックパルス発生器の前記データ入力は、入力開始パルスを受け取るように結合
    されることからなる、第一のデュアルクロックパルス発生器と、 データ入力、選択出力、クロック出力、周期入力、第一の出力及び第二の出力
    を有する第二のデュアルクロックパルス発生器であって、該第二のデュアルクロ
    ックパルス発生器は、該第二のデュアルクロックパルス発生器への入力パルスに
    応答して９０度位相がずれた一対の方形波パルスを生成し、該第二のデュアルク
    ロックパルス発生器の前記データ入力は、前記第一のデュアルクロックパルス発
    生器の前記出力に結合されることからなる、第二のデュアルクロックパルス発生
    器 からなる、可変パルス発生器。
17. 【請求項１７】 前記第一及び第二のデュアルクロックパルス発生器のそれぞれが、 第一のデータ入力、第二のデータ入力、制御入力、及び出力を有し、前記第一
    のデータ入力と前記第二のデータ入力からのいずれかの信号を前記出力に出力す
    るための信号として選択するマルチプレクサと、 データ入力、クロック入力、出力、及び反転出力を有するＤフリップフロップ
    であって、該Ｄフリップフロップの前記データ入力が、該Ｄフリップフロップの
    前記反転出力に結合され、該Ｄフリップフロップの前記クロック入力が、前記マ
    ルチプレクサの前記出力に結合される、Ｄフリップフロップと、 データ入力、周期入力、及び出力を有し、該データ入力に与えられる信号を、
    該周期入力に与えられる信号に応答して選択された周期だけ遅延させるための第
    一の遅延ネットワークであって、該第一の遅延ネットワークの前記データ入力が
    、前記Ｄフリップフロップの前記出力に結合され、該第一の遅延ネットワークの
    前記出力が、前記マルチプレクサの前記制御入力に結合される、第一の遅延ネッ
    トワークと、 データ入力、周期入力、及び出力を有し、該データ入力に与えられる信号を、
    該周期入力に与えられる信号に応答して選択された周期だけ遅延させるための第
    二の遅延ネットワークであって、該第二の遅延ネットワークの前記データ入力が
    、前記第一の遅延ネットワークの前記出力に結合され、該第二の遅延ネットワー
    クの前記出力が、前記マルチプレクサの前記第二のデータ入力に結合される、第
    二の遅延ネットワーク からなる、請求項１６の可変パルス発生器。
18. 【請求項１８】 前記第一及び第二の遅延ネットワークのそれぞれが、さらに、 直列に結合された複数のバッファであって、該複数のバッファの最初のバッフ
    ァが、前記遅延ネットワークへの入力を提供することからなる、複数のバッファ
    と、 複数のマルチプレクサであって、該マルチプレクサの各々が、第一及び第二の
    データ入力を有し、該複数のマルチプレクサの各々の前記第一のデータ入力が、
    前記複数のバッファの最後のバッファの出力に結合され、前記複数のマルチプレ
    クサが、該複数のマルチプレクサから先行するマルチプレクサの出力にカスケー
    ド方式で結合された前記第二のデータ入力を有し、前記複数のマルチプレクサの
    最初のマルチプレクサの前記第一及び第二のデータ入力の両方が、前記複数のバ
    ッファの最後のバッファの出力に結合されることからなる、複数のマルチプレク
    サ からなる、請求項１７の同調可能なディジタル発振器。