JP3219141B2 - クロック切替回路 - Google Patents
クロック切替回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はクロック切替回路に
関する。
関する。
【０００２】
【従来の技術】従来のクロック切替回路として、例えば
特開昭６３−２３２６１５号公報に図４に示すクロック
切替回路が記載されている。
特開昭６３−２３２６１５号公報に図４に示すクロック
切替回路が記載されている。
【０００３】図４に示すクロック切替回路は、リセット
信号ＲＳＴによってリセットされ、クロック切替信号Ｓ
ＥＬをマスタクロックＭＣＬＫの立ち上がりでラッチ
し、出力する第１のＤフリップフロップ回路２１と、第
１のＤフリップフロップ回路２１の反転出力ＱＢ（ｅ）
によってリセットされ、マスタクロックＭＣＬＫをマス
タクロックＭＣＬＫの立ち上がりで２分周する第２のＤ
フリップフロップ回路２２と、第１のＤフリップフロッ
プ回路２１の出力Ｑ（ｅ）とマスタクロックＭＣＬＫと
の論理積をとる２入力ＡＮＤ回路２３と、２入力ＡＮＤ
回路２３の出力ｇと第２のＤフリップフロップ回路２２
の出力Ｑ（２分周クロックＣＬＫ）の論理和の反転をと
る２入力ＮＯＲ回路２４と、２入力ＮＯＲ回路２４の出
力を反転し、出力ＯＵＴを出力するインバータ回路２５
によって構成される。
信号ＲＳＴによってリセットされ、クロック切替信号Ｓ
ＥＬをマスタクロックＭＣＬＫの立ち上がりでラッチ
し、出力する第１のＤフリップフロップ回路２１と、第
１のＤフリップフロップ回路２１の反転出力ＱＢ（ｅ）
によってリセットされ、マスタクロックＭＣＬＫをマス
タクロックＭＣＬＫの立ち上がりで２分周する第２のＤ
フリップフロップ回路２２と、第１のＤフリップフロッ
プ回路２１の出力Ｑ（ｅ）とマスタクロックＭＣＬＫと
の論理積をとる２入力ＡＮＤ回路２３と、２入力ＡＮＤ
回路２３の出力ｇと第２のＤフリップフロップ回路２２
の出力Ｑ（２分周クロックＣＬＫ）の論理和の反転をと
る２入力ＮＯＲ回路２４と、２入力ＮＯＲ回路２４の出
力を反転し、出力ＯＵＴを出力するインバータ回路２５
によって構成される。
【０００４】次に、本従来例の動作について説明する。
クロック切替信号ＳＥＬがＨｉ（ハイレベル）になり、
マスタクロックＭＣＬＫが立ち上がると、第１のＤフリ
ップフロップ回路２１の出力Ｑ（ｅ）と反転出力ＱＢ
（ｆ）はそれぞれＨｉ、Ｌｏｗ（ロウレベル）になり、
第２のＤフリップフロップ回路２２の出力Ｑは第１のＤ
フリップフロップ回路２１の反転出力ｅによってリセッ
トされＬｏｗになり、出力ＯＵＴとしてマスタクロック
ＭＣＬＫが出力される。クロック切替信号ＳＥＬがＬｏ
ｗになり、マスタクロックＭＣＬＫが立ち上がると、第
１のＤフリップフロップ回路２１の出力Ｑと反転出力Ｑ
ＢはそれぞれＬｏｗ、Ｈｉになり、第２のＤフリップフ
ロップ回路２２の出力ＱにはマスタクロックＭＣＬＫを
２分周したクロックＣＬＫが出力され、出力ＯＵＴとし
てマスタクロックＭＣＬＫを２分周したクロックＣＬＫ
が出力される。
クロック切替信号ＳＥＬがＨｉ（ハイレベル）になり、
マスタクロックＭＣＬＫが立ち上がると、第１のＤフリ
ップフロップ回路２１の出力Ｑ（ｅ）と反転出力ＱＢ
（ｆ）はそれぞれＨｉ、Ｌｏｗ（ロウレベル）になり、
第２のＤフリップフロップ回路２２の出力Ｑは第１のＤ
フリップフロップ回路２１の反転出力ｅによってリセッ
トされＬｏｗになり、出力ＯＵＴとしてマスタクロック
ＭＣＬＫが出力される。クロック切替信号ＳＥＬがＬｏ
ｗになり、マスタクロックＭＣＬＫが立ち上がると、第
１のＤフリップフロップ回路２１の出力Ｑと反転出力Ｑ
ＢはそれぞれＬｏｗ、Ｈｉになり、第２のＤフリップフ
ロップ回路２２の出力ＱにはマスタクロックＭＣＬＫを
２分周したクロックＣＬＫが出力され、出力ＯＵＴとし
てマスタクロックＭＣＬＫを２分周したクロックＣＬＫ
が出力される。
【０００５】すなわち、図４のクロック切替回路は、ク
ロック選択信号ＳＥＬがＨｉになってマスタクロックＭ
ＣＬＫの最初の立ち上がりが来た後に出力ＯＵＴとして
ＭＣＬＫを出力し、同様にクロック選択信号ＳＥＬがＬ
ｏｗになってマスタクロックＭＣＬＫの最初の立ち上が
りが来た後に、マスタクロックＭＣＬＫを２分周したク
ロックＣＬＫを出力ＯＵＴとして出力するようにして、
マスタクロックＭＣＬＫとマスタクロックＭＣＬＫを２
分周したクロックＣＬＫとを切替えをするようにしてい
る。
ロック選択信号ＳＥＬがＨｉになってマスタクロックＭ
ＣＬＫの最初の立ち上がりが来た後に出力ＯＵＴとして
ＭＣＬＫを出力し、同様にクロック選択信号ＳＥＬがＬ
ｏｗになってマスタクロックＭＣＬＫの最初の立ち上が
りが来た後に、マスタクロックＭＣＬＫを２分周したク
ロックＣＬＫを出力ＯＵＴとして出力するようにして、
マスタクロックＭＣＬＫとマスタクロックＭＣＬＫを２
分周したクロックＣＬＫとを切替えをするようにしてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示す従来のクロック切替回路においては、マスタクロッ
クＭＣＬＫの立ち上がりに対して第１のＤフリップフロ
ップ回路２１の出力ｅの値は、Ｄフリップフロップ回路
２１内での遅延時間だけ遅れて変化するために２入力Ａ
ＮＤ回路２３の出力ｇにスパイクが生じ、同様に出力Ｏ
ＵＴにもスパイクが生じるという問題がある。
示す従来のクロック切替回路においては、マスタクロッ
クＭＣＬＫの立ち上がりに対して第１のＤフリップフロ
ップ回路２１の出力ｅの値は、Ｄフリップフロップ回路
２１内での遅延時間だけ遅れて変化するために２入力Ａ
ＮＤ回路２３の出力ｇにスパイクが生じ、同様に出力Ｏ
ＵＴにもスパイクが生じるという問題がある。
【０００７】すなわち、図５にタイミングチャートを示
すように、クロック切替信号ＳＥＬが時刻ｔ２にＨｉに
なってから時刻ｔ３でマスタクロックＭＣＬＫが立ち上
がった後、第１のＤフリップフロップ回路２１の出力Ｑ
（ｅ）、反転出力ＱＢ（ｆ）の値が変化するのは、Ｄフ
リップフロップ回路２１内の遅延時間だけ遅れ、時刻ｔ
４になる。同様に、クロック切替信号ＳＥＬが時刻ｔ５
にＬｏｗになってから時刻ｔ６でマスタクロックＭＣＬ
Ｋが立ち上がった後、第１のＤフリップフロップ回路２
１の出力Ｑ（ｅ）、反転出力ＱＢ（ｆ）の値が変化する
のは時刻ｔ７になり、この時、第１のＤフリップフロッ
プ回路２１の出力ＱとマスタクロックＭＣＬＫとの論理
積をとる２入力ＡＮＤ回路２３の出力に時刻ｔ６〜時刻
ｔ７の極短い間だけＨｉとなる、ひげ状のスパイクが生
じることになる。ここで生じたスパイクは、第２のＤフ
リップフロップ回路２２の出力Ｑ（ＣＬＫ）の値がＬｏ
ｗであるため、そのまま出力ＯＵＴとして出力されるこ
とになる。
すように、クロック切替信号ＳＥＬが時刻ｔ２にＨｉに
なってから時刻ｔ３でマスタクロックＭＣＬＫが立ち上
がった後、第１のＤフリップフロップ回路２１の出力Ｑ
（ｅ）、反転出力ＱＢ（ｆ）の値が変化するのは、Ｄフ
リップフロップ回路２１内の遅延時間だけ遅れ、時刻ｔ
４になる。同様に、クロック切替信号ＳＥＬが時刻ｔ５
にＬｏｗになってから時刻ｔ６でマスタクロックＭＣＬ
Ｋが立ち上がった後、第１のＤフリップフロップ回路２
１の出力Ｑ（ｅ）、反転出力ＱＢ（ｆ）の値が変化する
のは時刻ｔ７になり、この時、第１のＤフリップフロッ
プ回路２１の出力ＱとマスタクロックＭＣＬＫとの論理
積をとる２入力ＡＮＤ回路２３の出力に時刻ｔ６〜時刻
ｔ７の極短い間だけＨｉとなる、ひげ状のスパイクが生
じることになる。ここで生じたスパイクは、第２のＤフ
リップフロップ回路２２の出力Ｑ（ＣＬＫ）の値がＬｏ
ｗであるため、そのまま出力ＯＵＴとして出力されるこ
とになる。
【０００８】また、第２のＤフリップフロップ回路２２
は第１のＤフリップフロップ回路２１の反転出力ＱＢ
（ｆ）によってリセットをかけられているため、第１の
Ｄフリップフロップ回路２１の反転出力ＱＢ（ｆ）がＬ
ｏｗになる時刻ｔ４までリセットがかからない。そのた
め時刻ｔ０でリセット入力端子Ｒにリセット信号ＲＳＴ
を入力して、時刻ｔ１にリセットを解除してからの時間
ｔ１〜ｔ４までの間、第２のＤフリップフロップ回路２
２の出力Ｑ、反転出力ＱＢは不定になり、出力ＯＵＴも
同様に不定になってしまうという問題もある。
は第１のＤフリップフロップ回路２１の反転出力ＱＢ
（ｆ）によってリセットをかけられているため、第１の
Ｄフリップフロップ回路２１の反転出力ＱＢ（ｆ）がＬ
ｏｗになる時刻ｔ４までリセットがかからない。そのた
め時刻ｔ０でリセット入力端子Ｒにリセット信号ＲＳＴ
を入力して、時刻ｔ１にリセットを解除してからの時間
ｔ１〜ｔ４までの間、第２のＤフリップフロップ回路２
２の出力Ｑ、反転出力ＱＢは不定になり、出力ＯＵＴも
同様に不定になってしまうという問題もある。
【０００９】本発明の目的は、システムリセット解除後
に出力波形が不定にならず、クロック信号の切替時に出
力信号へスパイクが発生しないクロック切替回路を提供
することである。
に出力波形が不定にならず、クロック信号の切替時に出
力信号へスパイクが発生しないクロック切替回路を提供
することである。
【００１０】
【課題を解決するための手段】本発明のクロック切替回
路は、マスタクロックを該マスタクロックの立ち上がり
でｎ分周（ｎは２以上の偶数）する分周回路と、分周回
路の出力の立ち上がりでクロック切替信号を出力するＤ
フリップフロップ回路と、Ｄフリップフロップ回路の出
力信号であるクロック切替信号によりマスタクロックま
たは前記分周回路の出力信号を切替え、出力するセレク
ターを有する。
路は、マスタクロックを該マスタクロックの立ち上がり
でｎ分周（ｎは２以上の偶数）する分周回路と、分周回
路の出力の立ち上がりでクロック切替信号を出力するＤ
フリップフロップ回路と、Ｄフリップフロップ回路の出
力信号であるクロック切替信号によりマスタクロックま
たは前記分周回路の出力信号を切替え、出力するセレク
ターを有する。
【００１１】マスタクロックをマスタクロックの立ち上
がりで分周したクロックによりクロック切替信号を叩き
直すことで、マスタクロックと、マスタクロックを分周
したクロックを両方のクロックの論理レベルがハイレベ
ルの間に切替える。これにより、クロックの切替え時
に、出力信号へのスパイクの発生を防止できる。
がりで分周したクロックによりクロック切替信号を叩き
直すことで、マスタクロックと、マスタクロックを分周
したクロックを両方のクロックの論理レベルがハイレベ
ルの間に切替える。これにより、クロックの切替え時
に、出力信号へのスパイクの発生を防止できる。
【００１２】また、分周回路とＤフリップフロップ回路
がシステムリセット信号をリセット入力とすることによ
り、全ての回路が初期化され、システムリセット解除後
に直ちに所望のクロックの供給が可能になる。
がシステムリセット信号をリセット入力とすることによ
り、全ての回路が初期化され、システムリセット解除後
に直ちに所望のクロックの供給が可能になる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１を参照すると、本発明の一実施形態の
クロック切替回路は、マスタクロックＭＣＬＫをマスタ
クロックＭＣＬＫの立ち上がりで２分周する第１のＤフ
リップフロップ回路１１と、第１のＤフリップフロップ
回路１１の出力Ｑ（分周クロックＣＬＫ）の立ち上がり
でクロック切替え信号ＳＥＬをラッチし、出力する第２
のＤフリップフロップ回路１２と、第２のＤフリップフ
ロップ回路１２の出力Ｑ（ａ）をクロック切替信号と
し、マスタクロックＭＣＬＫと第１のＤフリップフロッ
プ回路１１の出力ＣＬＫを切替えるセレクター１７で構
成されている。
クロック切替回路は、マスタクロックＭＣＬＫをマスタ
クロックＭＣＬＫの立ち上がりで２分周する第１のＤフ
リップフロップ回路１１と、第１のＤフリップフロップ
回路１１の出力Ｑ（分周クロックＣＬＫ）の立ち上がり
でクロック切替え信号ＳＥＬをラッチし、出力する第２
のＤフリップフロップ回路１２と、第２のＤフリップフ
ロップ回路１２の出力Ｑ（ａ）をクロック切替信号と
し、マスタクロックＭＣＬＫと第１のＤフリップフロッ
プ回路１１の出力ＣＬＫを切替えるセレクター１７で構
成されている。
【００１５】セレクター１７は、第２のＤフリップフロ
ップ回路１２の出力Ｑ（ａ）を反転するインバータ回路
１３と、インバータ回路１３の出力ｂとマスタクロック
ＭＣＬＫの論理和をとる第１のＯＲ回路１４と、第１の
Ｄフリップフロップ回路１１の出力Ｑ（ＣＬＫ）と第２
のＤフリップフロップ回路１２の出力Ｑ（ａ）との論理
和をとる第２のＯＲ回路１５と、第１、第２のＯＲ回路
１４、１５の出力ｃ、ｄの論理積をとるＡＮＤ回路１６
で構成されている。
ップ回路１２の出力Ｑ（ａ）を反転するインバータ回路
１３と、インバータ回路１３の出力ｂとマスタクロック
ＭＣＬＫの論理和をとる第１のＯＲ回路１４と、第１の
Ｄフリップフロップ回路１１の出力Ｑ（ＣＬＫ）と第２
のＤフリップフロップ回路１２の出力Ｑ（ａ）との論理
和をとる第２のＯＲ回路１５と、第１、第２のＯＲ回路
１４、１５の出力ｃ、ｄの論理積をとるＡＮＤ回路１６
で構成されている。
【００１６】また、第１、第２のＤフリップフロップ回
路１１、１２のリセット端子Ｒにはシステムリセット信
号ＲＳＴが供給され、システムリセット解除後には第
１、第２のＤフリップフロップ回路１１、１２の全ての
出力は確定し、システムリセット解除後、直ちに所望の
クロックの供給が可能となる。
路１１、１２のリセット端子Ｒにはシステムリセット信
号ＲＳＴが供給され、システムリセット解除後には第
１、第２のＤフリップフロップ回路１１、１２の全ての
出力は確定し、システムリセット解除後、直ちに所望の
クロックの供給が可能となる。
【００１７】次に、本実施形態の動作を図２に示すタイ
ミングチャートを参照しながら説明する。
ミングチャートを参照しながら説明する。
【００１８】この例では、システムリセットの解除後、
出力端子ＯＵＴから始めてマスタクロックＭＣＬＫの２
分周クロックＣＬＫを出力し、次にマスタクロックＭＣ
ＬＫ、そして再び２分周クロックＣＬＫを出力する場合
を示している。
出力端子ＯＵＴから始めてマスタクロックＭＣＬＫの２
分周クロックＣＬＫを出力し、次にマスタクロックＭＣ
ＬＫ、そして再び２分周クロックＣＬＫを出力する場合
を示している。
【００１９】時刻ｔ０にシステムリセット信号ＲＳＴが
Ｌｏｗになると、第１のＤフリップフロップ回路１１の
出力ＣＬＫがＬｏｗ、第２のＤフリップフロップ回路１
２の出力ａがＬｏｗになり、第２のＤフリップフロップ
回路１２の出力ａを反転するインバータ回路１３の出力
ｂはＨｉになるため、第１のＯＲ回路１４の出力ｃはＨ
ｉ、第２のＯＲ回路１５の出力ｄはＬｏｗになり、出力
端子ＯＵＴからはＬｏｗが出力される。
Ｌｏｗになると、第１のＤフリップフロップ回路１１の
出力ＣＬＫがＬｏｗ、第２のＤフリップフロップ回路１
２の出力ａがＬｏｗになり、第２のＤフリップフロップ
回路１２の出力ａを反転するインバータ回路１３の出力
ｂはＨｉになるため、第１のＯＲ回路１４の出力ｃはＨ
ｉ、第２のＯＲ回路１５の出力ｄはＬｏｗになり、出力
端子ＯＵＴからはＬｏｗが出力される。
【００２０】時刻ｔ１にシステムリセット信号ＲＳＴが
Ｈｉになると、第１のＤフリップフロップ回路１１と第
２のＤフリップフロップ回路１２のリセットが解除され
る。
Ｈｉになると、第１のＤフリップフロップ回路１１と第
２のＤフリップフロップ回路１２のリセットが解除され
る。
【００２１】時刻ｔ２にマスタクロックＭＣＬＫが立ち
上がると、第１のＤフリップフロップ回路１１の出力Ｃ
ＬＫはＤフリップフロップ回路１１内部の遅延時間だけ
遅れて時刻ｔ３に立ち上がり、時刻ｔ４に再度マスタク
ロックＭＣＬＫが立ち上がると、同様にＤフリップフロ
ップ回路１１内部の遅延時間だけ遅れて時刻ｔ５に立ち
下がる。
上がると、第１のＤフリップフロップ回路１１の出力Ｃ
ＬＫはＤフリップフロップ回路１１内部の遅延時間だけ
遅れて時刻ｔ３に立ち上がり、時刻ｔ４に再度マスタク
ロックＭＣＬＫが立ち上がると、同様にＤフリップフロ
ップ回路１１内部の遅延時間だけ遅れて時刻ｔ５に立ち
下がる。
【００２２】時刻ｔ６にクロック切替信号ＳＥＬがＨｉ
になり、時刻ｔ７に第１のＤフリップフロップ回路１１
の出力ＣＬＫが立ち上がると、第２のＤフリップフロッ
プ回路１２の出力ａはＤフリップフロップ回路１２内部
の遅延時間だけ遅れて時刻ｔ８にＨｉになり、第２のＤ
フリップフロップ回路１２の出力ａを反転するインバー
タ回路１３の出力ｂは、インバータ回路１３内部の遅延
時間だけ遅れて時刻ｔ９にＬｏｗになる。
になり、時刻ｔ７に第１のＤフリップフロップ回路１１
の出力ＣＬＫが立ち上がると、第２のＤフリップフロッ
プ回路１２の出力ａはＤフリップフロップ回路１２内部
の遅延時間だけ遅れて時刻ｔ８にＨｉになり、第２のＤ
フリップフロップ回路１２の出力ａを反転するインバー
タ回路１３の出力ｂは、インバータ回路１３内部の遅延
時間だけ遅れて時刻ｔ９にＬｏｗになる。
【００２３】次に、時刻ｔ１０にクロック切替信号ＳＥ
ＬがＬｏｗになり、時刻ｔ１１に第１のＤフリップフロ
ップ回路１１の出力ＣＬＫが立ち上がると、第２のＤフ
リップフロップ回路１２の出力ａはＤフリップフロップ
回路１２内部の遅延時間だけ遅れて時刻ｔ１２にＬｏｗ
になり、第２のフリップフロップ回路１２の出力ａを反
転するインバータ回路１３の出力ｂは、インバータ回路
１３内部の遅延時間だけ遅れて時刻ｔ１３にＨｉにな
る。
ＬがＬｏｗになり、時刻ｔ１１に第１のＤフリップフロ
ップ回路１１の出力ＣＬＫが立ち上がると、第２のＤフ
リップフロップ回路１２の出力ａはＤフリップフロップ
回路１２内部の遅延時間だけ遅れて時刻ｔ１２にＬｏｗ
になり、第２のフリップフロップ回路１２の出力ａを反
転するインバータ回路１３の出力ｂは、インバータ回路
１３内部の遅延時間だけ遅れて時刻ｔ１３にＨｉにな
る。
【００２４】すなわち、第２のＤフリップフロップ回路
１２の出力ａの値は時刻ｔ０〜ｔ８の間にＬｏｗ、時刻
ｔ８〜ｔ１２の間にＨｉ、時刻ｔ１２以降Ｌｏｗとな
り、出力ａを反転するインバータ回路１３の出力ｂは時
刻ｔ０〜ｔ９の間にＨｉ、時刻ｔ９〜ｔ１３の間にＬｏ
ｗ、時刻ｔ１３以降Ｈｉとなる。したがって、時刻ｔ０
〜ｔ８の間、第２のＤフリップフロップ回路１２の出力
ａがＬｏｗであり、出力ａを反転するインバータ回路１
３の出力ｂがＨｉであるため、出力ＯＵＴとして第１の
Ｄフリップフロップ回路１１の出力ＣＬＫが出力され
る。時刻ｔ８〜ｔ９の間、第２のＤフリップフロップ回
路１２の出力ａがＨｉであり、出力ａを反転するインバ
ータ回路１３の出力ｂも同様にＨｉであるため、出力Ｏ
ＵＴとしてＨｉが出力される。時刻ｔ９〜ｔ１２の間、
第２のＤフリップフロップ回路１２の出力ａがＨｉであ
り、出力ａを反転するインバータ回路１３の出力ｂがＬ
ｏｗであるため、出力ＯＵＴとしてマスタクロックＭＣ
ＬＫが出力される。時刻ｔ１２〜ｔ１３の間、第２のＤ
フリップフロップ回路１２の出力ａがＬｏｗであり、出
力ａを反転するインバータ回路１３の出力ｂも同様にＬ
ｏｗであり、マスタクロックＭＣＬＫがＨｉであり、第
１のＤフリップフロップ回路１１の出力ＣＬＫがＨｉで
あるため、出力ＯＵＴとしてＨｉが出力される。時刻ｔ
１３以降は、第２のＤフリップフロップ回路１２の出力
ａがＬｏｗであり、出力ａを反転するインバータ回路１
３の出力ｂがＨｉであるため、出力ＯＵＴとして第１の
Ｄフリップフロップ回路１１の出力ＣＬＫが出力される
ことになる。
１２の出力ａの値は時刻ｔ０〜ｔ８の間にＬｏｗ、時刻
ｔ８〜ｔ１２の間にＨｉ、時刻ｔ１２以降Ｌｏｗとな
り、出力ａを反転するインバータ回路１３の出力ｂは時
刻ｔ０〜ｔ９の間にＨｉ、時刻ｔ９〜ｔ１３の間にＬｏ
ｗ、時刻ｔ１３以降Ｈｉとなる。したがって、時刻ｔ０
〜ｔ８の間、第２のＤフリップフロップ回路１２の出力
ａがＬｏｗであり、出力ａを反転するインバータ回路１
３の出力ｂがＨｉであるため、出力ＯＵＴとして第１の
Ｄフリップフロップ回路１１の出力ＣＬＫが出力され
る。時刻ｔ８〜ｔ９の間、第２のＤフリップフロップ回
路１２の出力ａがＨｉであり、出力ａを反転するインバ
ータ回路１３の出力ｂも同様にＨｉであるため、出力Ｏ
ＵＴとしてＨｉが出力される。時刻ｔ９〜ｔ１２の間、
第２のＤフリップフロップ回路１２の出力ａがＨｉであ
り、出力ａを反転するインバータ回路１３の出力ｂがＬ
ｏｗであるため、出力ＯＵＴとしてマスタクロックＭＣ
ＬＫが出力される。時刻ｔ１２〜ｔ１３の間、第２のＤ
フリップフロップ回路１２の出力ａがＬｏｗであり、出
力ａを反転するインバータ回路１３の出力ｂも同様にＬ
ｏｗであり、マスタクロックＭＣＬＫがＨｉであり、第
１のＤフリップフロップ回路１１の出力ＣＬＫがＨｉで
あるため、出力ＯＵＴとしてＨｉが出力される。時刻ｔ
１３以降は、第２のＤフリップフロップ回路１２の出力
ａがＬｏｗであり、出力ａを反転するインバータ回路１
３の出力ｂがＨｉであるため、出力ＯＵＴとして第１の
Ｄフリップフロップ回路１１の出力ＣＬＫが出力される
ことになる。
【００２５】図３を参照すると、本発明の他の実施形態
のクロック切替回路は、図１の第１のＤフリップフロッ
プ回路１１の代りに、マスタクロックＭＣＬＫをマスタ
クロックＭＣＬＫの立ち上がりで４分周する分周回路１
１’が設けられている。
のクロック切替回路は、図１の第１のＤフリップフロッ
プ回路１１の代りに、マスタクロックＭＣＬＫをマスタ
クロックＭＣＬＫの立ち上がりで４分周する分周回路１
１’が設けられている。
【００２６】本実施形態は、マスタクロックＭＣＬＫの
立ち上がりでマスタクロックを分周したクロックＣＬＫ
でクロック切替信号を叩き直すので出力波形へのスパイ
クの発生を防げる。なお、分周回路は分周数は２分周、
４分周に限らず、任意の数でよいことは勿論である。
立ち上がりでマスタクロックを分周したクロックＣＬＫ
でクロック切替信号を叩き直すので出力波形へのスパイ
クの発生を防げる。なお、分周回路は分周数は２分周、
４分周に限らず、任意の数でよいことは勿論である。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
下記のような効果がある。
下記のような効果がある。
【００２８】１）請求項１の発明は、クロック切替信号
の切替わりを、第１、第２のクロック信号の論理値が双
方ハイレベルの時に行い、第１のクロック信号と第２の
クロック信号を、第１のクロック信号と第２のクロック
信号の論理値が両方ともＬｏｗである時に切り替えを行
わないようにしたので、クロック切替時における出力波
形へのスパイクの発生を防止することができる。
の切替わりを、第１、第２のクロック信号の論理値が双
方ハイレベルの時に行い、第１のクロック信号と第２の
クロック信号を、第１のクロック信号と第２のクロック
信号の論理値が両方ともＬｏｗである時に切り替えを行
わないようにしたので、クロック切替時における出力波
形へのスパイクの発生を防止することができる。
【００２９】２）請求項５の発明は、システムリセット
信号により全ての回路が初期化できる構成にしたので、
システムリセット解除後に直ちに所望のクロックを供給
することができる。
信号により全ての回路が初期化できる構成にしたので、
システムリセット解除後に直ちに所望のクロックを供給
することができる。
【図１】本発明の一実施形態のクロック切替回路の回路
図である。
図である。
【図２】図１のクロック切替回路の動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明の他の実施形態のクロック切替回路の回
路図である。
路図である。
【図４】クロック切替回路の従来例の回路図である。
【図５】図４のクロック切替回路の動作を示すタイミン
グチャートである。
グチャートである。
１１ 第１のフリップフロップ回路 １２ 第２のフリップフロップ回路 １３ インバータ回路 １４ 第１のＯＲ回路 １５ 第２のＯＲ回路 １６ ＡＮＤ回路 １７ セレクター １１’ ４分周回路
Claims (5)
- 【請求項１】 マスタクロックを該マスタクロックの立
ち上がりでｎ分周（ｎは２以上の偶数）する分周回路
と、 前記分周回路の出力の立ち上がりでクロック切替信号を
出力するＤフリップフロップ回路と、 前記Ｄフリップフロップ回路の出力信号であるクロック
切替信号により前記マスタクロックまたは前記分周回路
の出力信号を切替え、出力するセレクターを有するクロ
ック切替回路。 - 【請求項２】 前記セレクターは、前記Ｄフリップフロ
ップ回路の出力を反転するインバータ回路と、前記マス
タクロックと前記インバータ回路の出力の論理和をとる
第１の論理和回路と、前記分周回路の出力と前記Ｄフリ
ップフロップ回路の出力の論理和をとる第２の論理和回
路と、第１と第２の論理和回路の出力の論理積をとる論
理積回路を有する、請求項１記載のクロック切替回路。 - 【請求項３】 前記分周回路が、反転出力をデータ入力
とするＤフリップフロップ回路である、請求項１記載の
クロック切替回路。 - 【請求項４】 前記分周回路が４分周回路である、請求
項１記載のクロック切替回路。 - 【請求項５】 前記分周回路および前記Ｄフリップフロ
ップ回路はシステムリセット信号をリセット入力とす
る、請求項１記載のクロック切替回路。
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30743097A JP3219141B2 (ja) | 1997-11-10 | 1997-11-10 | クロック切替回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH11145795A JPH11145795A (ja) | 1999-05-28 |
| JP3219141B2 true JP3219141B2 (ja) | 2001-10-15 |
Family
ID=17968979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30743097A Expired - Fee Related JP3219141B2 (ja) | 1997-11-10 | 1997-11-10 | クロック切替回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3219141B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6604451B1 (en) | 1998-11-13 | 2003-08-12 | Tokkyokiki Corporation | Fluid actuator |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566297B1 (ko) * | 1999-09-01 | 2006-03-30 | 삼성전자주식회사 | 클럭 분주 회로 |
| CN116318090B (zh) * | 2023-05-15 | 2023-08-11 | 广东巨风半导体有限公司 | 一种逻辑保护电路及其控制方法、功率模块 |
-
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- 1997-11-10 JP JP30743097A patent/JP3219141B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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