TW419899B - Variable frequency oscillator, and phase locked loop and clock synchronizer using thereof - Google Patents

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TW419899B
TW419899B TW088105786A TW88105786A TW419899B TW 419899 B TW419899 B TW 419899B TW 088105786 A TW088105786 A TW 088105786A TW 88105786 A TW88105786 A TW 88105786A TW 419899 B TW419899 B TW 419899B
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A7 419899 B7_ 五、發明說明（1 ) 【發明之背景】 (請先閱讀背面之注意事項#4寫本頁> 本發明係有關使用可變頻振盪電路的相位同步電路（ 以下稱「PLL」），尤其有關於在適用於低電源電壓動 _作之半導體積體電路裝置的可變頻振盪電路及使用其之 P L L。 由於嵌入微電腦之大規模半導體積體電路裝置（以下 稱「L S I」）之開發的盛行，因此該大規模化，高速化 ，低消耗電力化則不斷進展。微處理器係以執行經由程式 等指示之演算的演算裝置，整體與時脈同步動作。做爲產 生時脈之電路，眾所皆知有使用P L L之頻率的頻率合成 器〔參照（D.Mijuskovic 其他 “ Cell Bases FuU Integrated COMS Frequency Synthesizer ” ）〕a 以 L S I 顯示一般使 用之頻率合成器之構成於圖11。 經濟部智慧財產局員工消費合作社印製 同頻率之中，經由相位比較器1 ，迴圈濾波器3及電 流控制振盪器7 (以下略稱「I C 0」），係輸出同步於 自外部之基準信號i r的時脈信號i v t ^。I C 0 7係對應 輸入電流，改變振盪頻率之可變頻振盪電路。又分頻器9 係將自外部之石英振盪器等輸入之低頻輸入信號f i加以 分頻的基準信號產生器、分頻器8係插入回歸迴圈之回歸 用分頻器，將兩者之各分頻經由適切地設定，可得所定頻 率的時脈信號f v t 。然而，向相位比較器1之比較信號 f P係自分頻器8取出。 在此，圖1 1所示構成之基本機能係經由回歸迴圈， 於輸入信號產生相位同步信號PLL。分頻器8、9之設 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公t ) -4- 經濟部智慧財產局員工消費合作社印製 419899 A7 ___B7 五、發明說明（2 ) 置係爲任意進行，P L L係經由設置此等，尤其做爲頻率 合成器加以工作。又P L L係當輸出信號呈時脈信號之時 ，呈時脈產生電路。 將如此之頻率合成器，經由L S I形成之時，採用考 量半導體積體電路之特質的構成。即，半導體積體電路中 ，雖可容易得靜電容量，但有難以獲得阻抗之情形，難以 形成阻抗。在此，將迴圈濾波器3以靜電容量加以形成， 同靜電容量之電流的充放電不以充電泵2加以進行，設置 補助充電泵（以下稱「ACP」）5，進行將迴圈濾波器 3呈旁路者。A C P 5係呈與阻抗等效之工作，於回歸迴 圈之傳達函數形成零點。經由設置零點可安定回歸迴圏。 相位比較器1係檢出基準信號i r和分頻器8之輸出 信號f P的相位差，輸出爲控制I C 0 7之U P信號（上 昇頻率的控制信號）和D N信號（下降頻率之信號）。又 ，UP信號、DN信號之各反轉信號的UPB信號、 DNB信號亦同時輸出。此UP信號及DN信號係相當於 基準信號f r和比較信號f p之相位差的脈衝寬度調制。 又，I C07係構成半導體積體電路之時，可由將振 盪頻率和電流之關係較與電壓之關係呈更好之直線性的傾 向，較電壓控制振盪器（VCO)更喜好被採用，電壓電 流變換器（以下略稱「V I C」4則將迴圈濾波器3之靜 電容量之端子間電壓變換爲電流。然而，A C P 5係輸出 電流地加以構成之故，爲形成上述旁路，以加法電路6加 算V I C 4和A C P 5之輸出電流。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- n ϋ n n I n I 1 n —1 n 1« ϋ I {請先閲讀背面之沒意事項捭埃寫本頁) 經濟部智慧財產局員工消費合作社印製 41S899 A7 B7 五、發明說明（3) 接著，對於如此P L L之主要電路加以說明。將充電 泵2和迴圈濾波器3之構成示於圖1 2。充電泵2係由2 組電晶體之開關1 2 ' 1 3和電流源1 0、1 1所構成， ’輸入自相位比較器1之UP信號和DNB信號。在此， UP信號及d η信號係於〇時爲1有效者。又，迴圈濾波 器3係連接於充電泵2之輸出，以靜電容量C ρ加以構成 e 充電泵2係自貯存於迴圈濾波器3之靜電容量C ρ的 電荷，將對應輸入U P信號和DNB信號之電荷加以充放 電。在此充電放電之電荷量係呈於構成充電泵2之電流源 10、1 1之電流値I up、I dn，乘上UP信號和 D N B信號之脈衝寬度的差分之値。 將靜電容量之端子間電壓變換呈電流的V I C 4之例 示於圖13 〔例如參照IEEE ISSCC ’ 9 5
Digest Technical Pages (1995 年 2 月發行）第 1 12 頁 〜第 1 1 3 頁（Ilya Novof 著 “ Fully Integrated CMOS P h a s e - L o c k e d L ο ο p w i t h 1 5 t ο 2 4 0 Μ Η Z L o c k i n g R a n g e a n d 土 50ps Jitter")。 同V I C係將於飽和範圍動作之電晶體，以3段以上 縱連接之電路加以構成，電源電壓需3V以上。 接著，IC07係由於上述半導體積體電路之特質和 高速動作之要求，將具增益之複數電流控制型之延遲電路 ，呈環狀縱連接_之環狀振盪器爲一般者（例如參照 1996 年 IEEE Press 公司發行 Β· Razavi 著「Design 本紙張尺度適用中固®家標準（CNS)A4規格（210 x 297公釐） -6- J I ^ I I ^-----裝！— 訂·！ I* 線 (請先閱讀背面之注意事項声4寫本頁) A7 419899 B7 五、發明說明（4 ) of Monolithic Phase-Locked Loops and Clock Recovery Circuits」第1頁〜第3 9頁）。 將延遲電路之例示於圖1 4。輸入相互極性反轉之差 ‘動信號V i η ，輸出差動信號Vo u t的電晶體M2 1 ' Μ 2 2則形成差動.增幅電路，電晶體Μ 2 3、Μ 2 4則呈 此等之負荷。連接差動增幅電路之各輸出端子的電晶體 M2 5、M2 6則呈正回歸電路，經由正回歸形成之負性 阻抗則取消前述負荷阻抗。由此，表面上負荷阻抗會變高 。然而，各電晶體M2 5、M2 6係將閘極電極呈輸入端 子' 將汲極端子呈輸入端子的增幅電路，正回歸電路係將 該輸出入端子相互交叉加以連接形成。 輸入頻率控制信號V c 〇 u n t之電晶體Μ 2 7、 Μ 2 8係將電晶體Μ 2 3 ' Μ 2 4之共通源極電流和電晶 體Μ 2 5、Μ 2 6之共通源極電流加以變化，變化上述表 面之負荷阻抗。於增幅電路之輸出端子中，雖未加以圖示 ，有浮動容量•以同浮動容量和表面之負荷阻抗形成時定 數，但經由變化表面之負荷阻抗，變化時定數。即，經由 電流，變化延遲電路之延遲量，以如此之延遲電路變化巡 迴縱連接之環狀振盪器之I C 0 7的振盪頻率。 圖1 4之延遲電路係又經由電晶體M2 7 、M2 8不 呈與電晶體M2 1 、M2 2縱連接之構成，可使電源電壓 被壓低。但是，令增幅電路及定電流源之電晶體，於飽和 範圍使用及增幅電路之輸出端子連接於後段之延遲電路之 增幅電路的輸入端子等，電源電壓係約需電晶體之閘極· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） J---，--！裝·！ !| 訂·！ 線 (請先閱讀背面之注意事項尹t寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 419899 ____B7___ 五、發明說明（5 ) 源極間電壓之3倍，具體而言，最少需2 _ 5V。 【發明之要旨】 ' 裝有微處理器之L S I中，伴隨其大規模化，半導體 元件之尺寸則變小’因此其元件之耐壓下降，進而電源有 進電壓化之情形。即原爲5 V電壓呈3 V ,最近有向1 V 以下發展之傾向。然而，電源之低電壓化，直接關乎 LS I之消耗電力之下降。又，LS I之大規模化外，伴 隨應用之擴大，極度要求動作速度之提升和頻率可變範圍 之擴大。 前述之以往各電路中，係以3 V內外者爲對象，當下 降至1 V之時，會產生以下之問題。 對於I C07而言，當電晶體之動作電流下降，延遲 電路之增益會減少’振盪頻率附近之延遲電路的增益有下 降1之可能性。此時，頻率之可變範圍則變窄，依情況會 產生振盪的停止。做爲針對此之對策，雖有將延遲電路之 縱連接段數變多之方法，但伴隨振盪頻率之上限的下降， 會增加消耗電力之故’不能稱之爲適切之良策。 對於V i C 4 ’於飽和範圍動作之電晶體，會移至阻 抗範圍（飽和範圍），於此過程中，不能進行線性佳之電 壓電流變換。 接著’有關振盪頻率之可變範圍，經由圖1 1所示之 A C Ρ 5呈旁路之電路構成中，會有可變範圍難以加寬之 下述問題= 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -a 1 — —'---^--— I-裝-- -----—訂!1!_ 線 {請先閱讀背面之注意事項ί寫本頁) 經濟部智慧財產局員工消費合作社印製 419S99 A7 B7_____ 五、發明說明（6 ) 當產生UF信號或DN信號時，瞬間會加算該電流之 故，振盪頻率係在短時間會呈跳脫之現象。在此’將正規 之頻率f。，使該周期呈T，將瞬間性之頻率跳脫量及周期 -之跳脫量各呈A f 、ΔΤ之時，會成立以下之式（1 )。 ΔΓ/Γ-Δ///,··"..··⑴ 因此，如使用以往之A C P 5之時，將UP信號或 DN信號直接加上關連加以加減算時，△ ί會呈一定之故 ，伴隨Δ f。之下降，周期之誤差AT /Τ則會變大=即， 抖動（時間之搖擺）則會變大。而抖動之大小1有其容許 之臨界存在之故，ί。無法下降至某程度，振盪頻率之可變 範圍則會變窄。 本發明之目的係解決以往技術之前述問題•在於低電 源電壓之下加以動作，且提供可以高頻振盪之新穎頻率可 變振盪電路，以及具有使用其之廣振盪頻率範圍的P L L 及時脈同步電路。 本發明之最大特徵係採用將PMOS ( Metal 〇xlde Semiconductor )電晶體和η Μ 0 S電晶體之閘極電極相互 連接而呈輸入端子，且相互連接汲極電極而呈輸出端子之 互補型增幅電路爲增幅電路要素，將差動增幅電路和輸出 入端子相互交叉連接之正回歸電路使用該互補型增幅電路 加以構成，於差動增幅電路之輸出端子間連接正回歸電路 ，將爲控制前述互補型增幅電路之源極電流之控制用 MO S電晶體和前述互補型增幅電路，直接連接於電源端 子和接地端子間構成之延遲電路，採用於頻率可變振幅電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —Jilt. -----_ I! I I 藝訂------ (請先閱讀背面之注意事項#4寫本頁) 經濟部智慧財產局員工消費合作社印製 -9- A7 419599 _____B7_ 五、發明說明（7 ) 路之部分。 如此之延遲電路之構成中，使用差動增幅電路及正回 歸電路之前述互補型增幅電路之PMO S電晶體之源極電 極則相互連接，更且相互連接N Μ 0 S電晶體的源極電極 。又，於控制用Μ 0 S電晶體之閘極電極供給頻率控制信 號，該控制用電晶體之汲極電流則呈控制電流，控制互補 型增幅電路之源極電流。 互補型增幅電路係當一方之電晶體呈開啓狀態（阻抗 範圍）之時，可做爲另一方之電晶體呈關閉之反相器加以 使用。本發明中，將互補型增幅電路經由做爲如此之反相 器使用，將差動增幅電路呈相互狀態反轉之反相器之差動 電路，令正回歸電路呈閂鎖電路。爲此令差動增幅電路及 正回歸電路動作之電壓係可呈一方電晶體呈開啓狀態之電 壓，即呈電晶體之臨限値電壓程度者（於關閉狀態之電晶 體中，無需電壓之施加），具體而言爲0.7ν之程度。 一方面，控制前述互補型增幅電路之源極電流的控制 用Μ〇S電晶體係需維持飽和範圍，爲此之汲極•源極間 電壓係呈0 · 3 V程度。因此，本發明之延遲電路係可以 於上述臨限電壓0 . 7V，加上此〇 _ 3V之IV電源電 壓加以動作。 接著，正回歸電路係檢出差動增幅電路之輸出之微小 電壓差1將輸出端子自電源電壓向接地電位之方向，或向 該相反方向變化加速之故，延遲電路係表面上具有大的增 益的同時，可呈高速動作者。又，可使延遲電路之縱連續 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
Jlil-^ιι^ί — — ! !1111 — — — — — — n ^ (請先閱讀背面之注意事項#4寫本頁) 經濟部智慧財產局員工消費合作社印製 -10- A7 419899 ___B7_____ 五、發明說明（8 ) 段數變少。 如此地，使用本發明之延遲電路構成之頻率可變振盪 電路係於低電源電壓之下，不產生增益之下降，安定地振 .盪。 本發明之另外特徵係將閘極電極偏壓至較汲極電極爲 高的第1之MO S電晶體，和將迴圈濾波器之輸出電路輸 入至閘極電極，將輸出電流自汲極電極取出地，於第1之 MO S電晶體之汲極，連接源極電極之第2之M〇 S電晶 體所成電路1呈電壓電流變換電路之電流電壓變換部之處 者《上述偏壓係例如將閘極電極連接於電源地加以實現者 c 如上所述，偏壓之電晶體係以阻抗範圍加以動作，電 源電壓呈1 V程度之低電壓時，幾近與低電壓同時振動。 經由將如此之阻抗呈源極阻抗地，第2之Μ 0 S電晶體係 在於低電源電壓之下，可進行線性之電壓電流變換。由此 ，可得線性範圍寬廣之變換電流，伴隨著可確保P L L之 寬廣動作範圍。 JHI—— — — — — 1 — — --------訂--------- (請先閱讀背面之注意事項#4寫本頁) 經濟部智慧財產局員工消費合作社印製 電流製泵輸爲源 定電複電所做流 之定-充流，電 2 之時助電子定 第 1之補路端之 及第效成電的 1 源之有構動子第 流號呈路差端將 電信號電之之係 定 Β 信鏡 2 流者 之 ΡΝ流第電佳 1 UD電合製較 第和和的結複且 以號，流將出更 係信路電，輸， 徵 Ρ 電之時路時 特 U 動路之電子 1 入差電效鏡端 另輸 2 動有流出 之換第差爲電輸 明切的之號和之 發和流 2 信子電 本，電第 Ρ 端充 源之出 U 之助 流源輸，出.補 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） -11 - 經濟部智慧財產局員工消費合作社印製 419S99 A7 ______B7___ 五、發明說明（9 ) 及第2之定電流源之電流，比例於前述迴圈濾波器之輸出 信號加以變化者》 經由設定如此之比例關係，具有本提案之補助充電泵 ’的PLL中，前式（1 )之Δί則呈比例於f。者，無關於 頻率，周期誤差ΔΤ/Τ呈一定。下降振盪頻率時，振盪 亦不會娛大1 P L L可得寬廣之振盪頻率範圍。 這些以及其他物件以及許多伴隨優勢的此發明將容易 地被欣賞，經由參考深思熟慮的有關於這伴隨的如下描述 之描述可被容易地了解。 【圖面之簡單說明】 圖1係爲說明使用有關本發明之頻率可變振盪電路的 第1之實施例的構成圖。 圖2係爲說明使用第1之實施例之頻率可變振盪電路 的延遲電路之例的電路圖。 圖3係爲說明使用第1之實施例之頻率可變振盪電路 的數位信號變換器之例的電路圖。 圖4係爲說明使用本發明之頻率可變振盪電路的 P L L之第1之實施例的構成圖。 圖5係爲說明使用第1之實施例之P L L的電壓電流 變換電路及補助充電泵之例的電路圖。 圖6係說明對於有關本發明之頻率可變振盪電路之控 制電壓的振盪頻’率的關係之曲線圖。 圖7係爲說明本發明之頻率可變振盪電路之第2發明 本纸張尺度適用中國囷家標準（CNS)A4規格（210 X 297公釐） -12- J I ! ΙΊ_--— — I -裝 ---- - 訂· I ---I! I線 (請先閲讀背面之注意事項ί寫本頁) 經濟部智慧財產局員工消費合作社印製 419S99 a? B7 五、發明說明（ίο) 之實施形態的構成圖。 圖8係爲說明使用第2之實施例之頻率可變振盪電路 的延遲電路之例的電路圖。 • 圖9係爲說明使用於圖8之延遲電路的控制信號生成 電路的電路圖。 圖1 0係說明本發明之第3發明之實施形態的構成圖 〇 圖1 1係爲說明以往之PLL的構成圖。 圖1 2係爲說明以往之充電泵及迴圈濾波器的電路圖 0 圖1 3係爲說明以往之電壓電流變換電路之電路圖。 圖1 4係爲說明以往延遲電路之電路圖。 主要元件對照表 1 :相位比較器 . 2 :充電泵 3 :迴圈濾波器
4 · V I C
5 : A C P 6 :加法電路 7 ： I C 0 8 :分頻器 9 :分頻器 1 〇 :電流源 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） • 13 - JIII1-IHIII--*-------— — — — — I (請先間讀背面之注意事項再4寫本頁) A7 B7 419899 五、發明說明（11 ) 1 1 :電流源 1 2 :開關 1 3 :開關 1 5〜2 7 :電晶體 28-1〜28-4 :延遲電路 2 9 :數位信號變換電路 30〜33 :PMOS電晶體 34〜38 : NM〇S電晶體 4 1〜4 4 :電晶體 4 5 :定電流源 46 : PMOS電晶體 4 7 :電晶體 4 8 :電晶體 4 9 :資料產生電路 50— 1〜50 - 2 :輸出電路
5 1 : P L L
5 2 :處理電路 5 3 :輸入電路 5 4 :外部I C 以下，參照將有關本發明之頻率可變振盪電路，以及 使用其之P L L及時脈同步電路示於圖示之幾個實施例， 更詳細地加以說明。然而圖1〜圖1 4之同一符號，係顯 示同一物或類似物者。 J------------裝— —--訂------！·線 {請先閱讀背面之注意事項再4寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14- 經濟部智慧財產局員工消費合作社印製 419899 A7 _B7___ 五、發明說明（12) 【實施例1】 本實施例之頻率可變振盪電路係將示於圖2之延遲電 '路呈環狀縱連續者，令該電路構成，示於圖1。於圖1中 ，2 8 — 1〜2 8 - 4係具有差動之輸出入端子之延遲電 路，2 9係將延遲電路2 8 _ 4之差動之二輸出信號呈單 —信號之數位信號變換電路者。 延遲電路28係輸入差動信號Vi nl 、Vi n2 ， 輸出差動信號Vou t 1 、Vo u t 2 。圖2中，30〜 33係PMOS電晶體，34〜38係NMOS電晶體者 ，電晶體3 0和3' 4、3 1和3 5 、3 2和3 6及3 3和 3 7係將閘極電極相互連接呈輸入端子，且呈相互連接汲 極電極的輸出端子的互補型增幅電路。互補型增幅電路係 一方之電晶體呈另一方之電晶體負荷地加以動作之故，可 得高增益。 經由將各互補型增幅電路之PMOS電晶體3 0〜 3 3之源極電極加以相互連接，相互連接N Μ 0 S電晶體 34〜37之源極電極地，以輸入信號V 1 η 1、 V i η 2之互補型增幅電路構成差動增幅電路，將輸出入 端子相互交叉連接，以此連接差動增幅電路之輸出端子的 2個互補型增幅電路構成正回歸電路。如此地將互補型增 幅電路做爲增幅電路要素加以使用。然後|於電源端子（ 電源電壓V D D )和接地端子間，直列連接此等之互補型 增幅電路和Ν Μ ◦ S電晶體3 8。 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） J I I 1.1--II--I I ------ - ^— — 11 — I (請先閲讀背面之;1意事項猙4'寫本頁) A7 419899 _ B7 五、發明說明（13 ) 在此，於差動增幅電路之輸出端子中附加互補型增幅 電路之輸出容量 '配線容量、下段之輸入容量等之浮動容 量 C s 1 C. s 2。 _ 於此延遲電路，當輸入差動信號Vi nl 、. V: n2 時，差動增幅電路對容量C s 1 、C s 2不進行充放電， 生成差動輸出。以放電電流和容量C s 1 、C s 2訂定延 遲電路之延遲量之故，放電電流經由電晶體3 8加以決定 地，進行可變延遲電路之動作。爲此，較具有電晶體3 4 、3 7之電流供給能力，具有電晶體3 8之電流供給能力 較優。 電晶體3 8係輸入頻率控制信號V c ο n t ，輸出呈 放電電流之控制電流。然後，電晶體3 8則於後述，係呈 電流鏡電路之後段者，於同電流鏡電路中，複製輸入電流 之前段之電晶體之閘極•源極間電壓則做爲頻率控制信號 V c ο n t加以生成。然而，電流控制用之電晶體3 8係 不限於圖2所示之接地側，亦可配置於電源側者。此時之 電晶體係呈PMO S電晶體，輸入之頻率控制信號係與前 述信號極性反轉者。 本發明中，將電源呈低電壓地，互補型之增幅電路之 任一者之電晶體呈開啓狀態之時，另一方之電晶體則呈關 閉狀態。電晶體3 8係爲進行電流控制，於飽和範圍加以 動作。開啓狀態（阻抗範圍）之電晶體中，於該閘極•源 極間供予電壓（約0 . 7 V )即可，關閉狀態之電晶體係 無需電壓。另一方面，於電晶體3 8之汲極•源極間，爲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 JII1·— — — — ！- i ! I 訂 (請先閱讀背面之注項#失寫本頁> 經濟部智慧財產局員工消費合作社印製 -16- 419899 A7 B7 五、發明說明（14 ) 移轉至飽和範圍需供予電壓（約〇 . 3 v )。在此’以令 電源電壓VDD呈臨限値電壓之0，7V ’加上此飽和電 壓之0 · 3 V的1 V ’做爲下限加以限定之。 開關狀態所動作之互補型增幅電路全係呈反相器’上 述差動增幅電路係做爲相互呈反轉狀態之反相器的差動電 路加以動作。，正回歸電路係做爲閂鎖電路加以動作。互 補型之增幅電路具有高增益之故，將如此動作可於高速下 進行’更可減少頻率可變振邊電路之延遲電路的縱連接段 數。 於差動增幅電路輸入信號V i η 1 、V 1 n2 ’於輸 出信號V o u t 1 ' V o u t 2產生微小電壓差時，問鎖 電路動作之正回歸電路係檢出該電壓差’差動輸出信號 V 〇 u t 1、V 〇 u t 2則向電源電壓或接地電位1之方 向變化加以加速’且差動輸出可確保充分之振幅地加以動 作。爲此，表面上延遲電路係具有大的增益。 然而，爲安定動作，需將差動增幅電路之各電晶體之 電壓電流變換增益*呈較正回歸電路之各電晶體之電壓電 流變換增益爲大。爲此’將差動增幅電路之各電晶體之聞 極寬度，呈較正回歸電路之各電晶體之閘極寬度之閘極寬 度爲大者。相反之設定時，則會招致振盪的停止。 如圖1所示，頻率可變振盪電路係將如此延遲電路 2 8呈環狀地縱連接地加以構成。控制信號V c 0 n t係 同時供予各延遲電路。振盪頻率係經由延遲電路2 8之延 遲量所決定之故’經由各延遲電路之電晶體3 8的控制電 J I i —.1----11! i I I ---訂.！ *線 (請先閱讀背面之注意事項#4寫本荑) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用十國國家標準（CNS)A4規格（210 * 297公釐） -17- A7 419899 ___B7______ 五、發明說明（15 ) 流，控制振盪頻率之頻率可變振盪電路，即可得I C 0。 然而，延遲電路2 8爲於輸出入反轉相位之電路之故 ，將最終段之延遲電路2 8 - 4之初段之延遲電路2 8 _ -1的連接，與其他之連接呈相反。然而，頻率可變振盪電 路係以延遲電路之4段之縱連接構造所構成，但段數非限 於此，可呈其他之偶數段數。 接著•將示於圖1之數位信號變換電路（以下略稱「 DSC」）299之構成例，示於圓3-DSC29係定 電流源4 5、構成差動增幅電路之4個電晶體4 1、42 、43、44所成。差動輸入信號Vi η 1、Vi n2 ( 延遲電路28_4之差動輸出信號Vou t 1、 V o u t 2 )係經由電晶體4 3、4 4所構成之源極結合 型之差動增幅電路加以增幅，經由連接於該汲極電極之2 個電晶體4 1 、4 2 ，變換呈具有數位信號所需振幅的喃 一數位信號f V C 0。 接著，將採用以上之頻率可變振盪電路的P L L之構 成，示於圖4。整體之構成係將V I C 4之輸出信號有 ACP5所接受之配線外，與示於圖11之構成基本上爲 相同者，本實施例之頻率可變振盪電路則以I C Ο 7加以 顯示。將採用此本實施例之PLL的V I C4、ACP4 及加法電路6示於圖5。除去I C07之其他電路則與前 先說明之以往電路相同之故，省略說明。於圖5中，左側 之虛線爲V I Cf 4，將右側擴爲包圍之虛線爲A C P 5， 電晶體2 7和該周圍爲加法電路6。加法電路6係輸出供
Jn —-I — — — — — — — — - I I I I - I ^ 'If — — — — — — <請先閱讀背面之注意事項夺4寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格<210x 297公釐） -18- A7 419899 ___B7 五、發明說明（16) 予I C 0 7的控制信號V C ο n t 。 V I C 4係由經由2個電晶體1 5 、1 6所構成之電 流鏡電路，迴圏濾波器3之輸出控制電壓信號V 1 p f ， ’變換呈電流信號的電晶體1 9、連接於電晶體1 9之源極 端子，將閘極端子連接於電源端子之電晶體2 0所構成。 將如此之閘極端子經由採用連接於電源端子之構成， 可令電源電壓降低，可將電晶體2 0偏壓於線形範圍加以 使用。此時之電晶體2 0係與阻抗相同之動作。因此電晶 體1 9係，將閘極端子之信號V 1 p f ，於線性之電壓-電流變換特性之根本下，變化電流，該複製電流之電流信 號I v i c則自電晶體1 6做爲V I C 4之輸出信號加以 輸_出。 接著，ACP5係由電晶體21、22所成第1之差 動電路、電晶體2 3、24所成第2之差動電路、連接於 電晶體2 2、2 3的電晶體2 5、2 6所成負荷電路及於 第1和第2之差動電路供予電流之2個電晶體1 7、1 8 所構成。電晶體2 5 、2 6係構成電流鏡電路呈上述負荷 電路。 於第1之差動電路之輸入端子，供予相位比較器1之 輸出的U P信號和該反轉信號之U P B信號，於第2之差 動電路之輸入端子，供予相位比較器1之輸出的DN信號 和該反轉信號之D N B信號。又*電晶體1 7係亦與電晶 體1 5 ，和電晶體1 8同樣地，形成電晶體1 5和電流鏡 電路。各輸出電流信號I t a i 1 。因此電流I t a i 1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） J------------ ---* I — I ---—訂 ------ (請先閲讀背面之注意事項#-¾寫本頁) 經濟部智慧財產局員工消費合作社印製 -19- 經濟部智慧財產局員工消費合作社印製 ^19899__^_ 五、發明說明（17) 係具與電流I v i c之比例關係，對應信號V I p f者。 即圖5所示自V I C4至ACP5之連接，係經由爲形成 電晶體1 5至電晶體1 7、1 8的電流鏡電路之連接所成 0 A C P 5係經由上述UP信號及DN信號之1或〇之 狀態’決定上述2個之差動電路之開關，結果，輸出不經 迴圈濾波器3之回歸電流信號Iaux。然而，在此， U P信號及D N信號係呈〇之時爲有效者。 以下，分爲可得UP信號及DN信號之4個情形，說 明輸出電流I aux的ACP5之動作。在此，將電流之 方向使用正負（+，一）之記號加以表示。 (1 ) U P信號爲〇，D N信號爲1之時 自電晶體I 7、1 8洪予之電流I t a i 1則流向電 晶體2 2及電晶體2 4。結果，電流I t a i 1介由電晶 體22呈輸出電流I aux。即，I aux=I ta i 1 。電流I a u x係加算電流I v i c。 (2) UP信號爲1 ，DN信號爲0之時 電流I t a i 1係流向電晶體2 1及電晶體2 3。結 果，經由電晶體2 5，2 6之電流鏡電路之動作，電流 I t a 1 1向電晶體2 5流動。即’呈I a u X = 一 Ϊ t a i 1 〇 (3) UP信號爲1 ，DN信號爲1之時 電流I t a i 1係流向電晶體2 1及電晶體2 4。結 果，於電晶體22及電晶體23無電流’呈Iaux=〇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- J I» f— n _.n ^ I- I I I ^ n I I 1 n ^ ^ I I * I ϋ ^ n ! 1 I I (請先閱讀背面之注意事項再4寫本頁> 經濟部智慧財產局員工消費合作社印製 419S99 a7 B7 五、發明說明（18) 0 (4) UP信號爲0，DN信號爲0之時 電流I t a i 1係流向電晶體2 2及電晶體2 3 ，流 •於電晶體2 2之電流値和流於電晶體2 5之電流値相等之 故，同樣呈I aux = 〇。 而，電晶體2 7係與前述之延遲電路2 8之控制用電 晶體3 8 —共地，構成電流鏡電路。加算電流I v 1 c和 電流I a u X，輸入至呈電流鏡電路之前段的電晶體2 7 。於電晶體27流有I 1 co=Ivi c + I aux，同 電晶體係控制用電晶體3 8生成爲輸出對應電流I 1 c 〇 之控制電流的頻率控制信號V c ο n t 。 以上之4個條件和電流I 1 c 〇之對應以表加以顯示。 表1 UP DOWN Iaux Iico 0 1 + Itail Ivic + Itail 1 0 -Itail Ivic-Itail 1 1 0 I vie 0 0 0 I vie 在此，AC P 5之直接回歸電流信號I a u X係對應 迴圈濾波器3之輸出之控制信號V 1 p f ，即，對應振盪 頻率所變化之故，如前先所述，可抑制P L L所產生之振 動，可擴展振盪頻率之範圍。然而1在於振盪頻率之範圍 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -21 - J I,------— I-裝 -----訂· — I--I ·線 (請先閱讀背面之注意事項再4寫本頁) A7 419S99 _____B7___ 五、發明說明（19 ) 不被寬廣地取得之其他使用目的中，可固定信號I a U X 者。此時，於電晶體1 7、1 8之閘極端子供予任意固定 之偏壓電壓，令電流I t a i 1呈固定電流。由此電流 _ I t a 1 i ’於回歸迴圈之傳達函數可生成零點。 有關電流I t a ：i 1之要點係將供予VI C4之電流 I v i c和v供予A C P 5之電流I a u X之關係，可令 P L L之回歸迴圈呈安定地加以決定。於本實施形態中， 經由電晶體1 5和電晶體1 7、1 8之電流鏡比，可決定 該關係地加以構成。電流鏡比係大槪令電晶體1 7、1 8 之尺寸對電晶體1 5而言，呈較1/2爲小之範圍加以設 定。然而’本發明係非限於此比率者，只要可確保回歸迴 圈之安定性之値，亦可採用其他之比率。 在此，將本實施例之頻率可變振盪電路之振盪頻率之 模擬結果亦於圖6。圖之橫軸爲輸入本發明之實施形態之 電壓電流變換電路之控制信號V 1 p f ，縱軸係振盪頻率 F 〇 s c 。模擬係以不同之電源電壓之3個條件加以進行 。如圖6所示，電源電壓於1.05V之條件下，得 400MHZ以上之振盪頻率，於1.2V時，則超越 800MHZ。又，振盪頻率之下限係低至10MZ前後 ，可得寬廣之振盪頻率範圍。將如此之特性可實現4段之 較少延遲電路段數，消耗電力係太約低至2 M w程度。
本發明之P L L係如此之小規模，將電源呈低電壓化 的同時，呈低消耗電力之故，可容易內藏L S I 。本實施 例中，於搭載微處理器之LS I內藏PLL，將同PLL 本紙張尺度適用申國國家標準（CNS)A4規格（210 X 297公芨） J I ί ΙΊ — — — — — — —— — — — — — — I— 11111111 (請先閱讀背面之注意事項再4寫本頁> 經濟部智慧財產局員工消費合作社印紫 -22- 經濟部智慧財產局8工消費合作社印製 419S9S a7 ___B7 五、發明說明（2〇) 做爲微處理器之時脈產生電路使用。 (實施例2 ) 令延遲電路之縱連接段數呈奇數之頻率可變振盪電路 ，顯示圖7。在此，使用3段之例加以說明，奇數段時爲 5段、7段、9段地，其他之段數亦同樣地加以動作。然 而·自最終段之延遲電路2 8 - 3向初段之延遲電路2 8 - 1之連接係段數不同於偶數之頻率可變振盪電路之時， 與其他之段數間之連接相同。 延遲電路係可採用實施例1者，於本實施例中，尤其 ，使用於電源側設置控制用之電晶體圖8所示之延遲電路 〇 於圖8中，4 6係連接於電源和示於圖2之差動增幅 電路及正回歸電路之共通源極電極間的PMO S電晶體。 電晶體4 6之閘極電極中，供予控制信號V c ο n t和相 位相反之控制信號V c ο n t 2。 將生成此控制信號Vc ο n t 2的電路示於圖9。電 晶體4 7係輸入控制信號V c ο n t ，輸出與電晶體3 8 同樣之控制電流。電晶體4 8係與電晶體4 6 —同地形成 電流鏡電路，將此控制電流之複製電流，生成輸出至電晶 體46之控制信號Vcont2。 電晶體4 6係接受控制信號V c ο n t 2，與電晶體 3 8連動，進行電流控制。將電晶體4 6之電流供給能力 ，較電晶體3 0、3 3之電流供給能力爲大，容量C s 1 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -23- J I ί.------ ------111 I I ^ 11111(1 (請先M讀背面之注意事項务4寫本頁) A7 419899 ____B7____ 五、發明說明（21 ) 、C s 2之充電電流則僅經由電晶體4 6加以決定。 經由使用以上之構成，經由電晶體3 8 、4 6之兩者 ，控制電流即可控制延遲量之故，較使用示於圖2之延遲 _電路，於廣範圍可控制振盪頻率。然而，電源電壓係將電 晶體4 6移至飽和範圍之故，僅增加需要電壓（約 0 . 3 v ) 〇 (實施例3 ) 於上述之實施例中，將本發明之P L L做爲微處理器 之時脈產生電路加以使用，不限於此使用方式，例如可做 爲圖1 0所示之L S I內部之半導體內部電路和外部之半 導體積體電路（以下略稱「I C」）之相位同步的時脈同 步電路的時脈供給電路加以適用。 於圖1 0，自半導體內部電路（處線內）輸出資料 Dxo ，於外部之IC54，處理資料Dxo ，將該結果 之資料D X i再處理於半導體積體電路地加以構成。此時 ，半導體內部電路、係需以與外部I C 5 4以同一相位之 時脈加以動作。爲此之時脈同步電路則由本發明之P L L 5 1 、2個之輸出電路50-1 、50 — 2 '資料產生電 路4 9、輸入電路5 3及處理電路5 2所成構成。惟輸入 電路53和輸出電路50 - 1、50_2之數係非限於合 計3個，準備爲處理外部I C54之資料的數。在此，爲 簡便以3個加以·說明。 自半導體內部之所定區塊向外部I C 5 4之資料D 〇 - ------.-----------------· ^---------線 (請先閲讀背面之注意事項f寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24· A7 419S99 B7___ 五、發明說明（22) ，係經由資料產生電路4 9和輸出電路5 0 - 1呈資料 Dxo。又爲使外部I C54動作之時脈CK，係自連接 於同步於基準信號f r振盪之PLL 5的輸出電路50 -_ 2取出。更且，自輸出電路50 — 2取出之信號係與時脈 CK分支，呈PLL5 1之比較信號f P。 一般而言，驅動自半導體積體電路的外部I C時，負 荷容量呈數p F以上爲大者爲多。此時，無法避免輸出電 路50 - 1 、50 — 2之延遲量的變大，整體之動作速度 有大爲損失之問題。如圖10所示，於PLL51之比較 信號ί P ，使用輸出電路50 - 2之輸出信號，於資料產 生電路4 9和處理電路5 2之控制時脈中，經由使用 P L L 5 1之輸出信號，可補正輸出電路5 0 - 1及輸出 電路5 0-2之延遲量。經由圖1 0所示之構成，可令半 導體內部和與外部I C時脈相位一致，可令本體高速動作 〇 根據本發明，經由使用令於阻抗範圍動作之電晶體之 採用爲可能之電路構成之延遲電路，於低電源電壓，可實 現可高頻振盪動作之頻率可變振盪電路。更且，經由使用 同頻率可變振盪電路，和使用偏壓至閘極電極較汲極電極 爲高的電壓的電晶體之電壓電流變換器，和將直接回歸電 流對應振盪頻率加以變化之補助充電泵，以低電源電壓加 以動作，且振盪頻率範圍可實現寬廣之p L L。 P L L係可容易於低電源電壓動作之L S 1的內藏， 呈大規模、高性能之L S I化微處理器之時脈生成電路。 J I ΐ 1ί.--------^ *--I--I — — — — 1^. <請先閱讀背面之注$項再每寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） -25- 419S99 A7 B7 五、發明說明（23) 以上可經由熟練此技術者可進一步了解’前述所描述 者是一創新揭露的裝置，而多樣的變化和修正製造在於本 發明下，只要沒有離開從這精神和範圍皆屬於本發明。 J I ί - I I ---I I i I I I---訂.-------- (請先閲讀背面之注意事項再域寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中0國家標準<CNS)A4規格（210 X 297公釐） -26-

Claims (1)

  1. 419899 頜 __il 六、申請專利範圍 (請先閱讀背面之注意事項再#寫本頁> 1 .一種頻率可變振盪電路，針對將具備輸入相互極 性反轉之差動信號加以增幅的差動增幅電路，和將輸出入 端子相互交叉連接之2個之增幅電路所成，且該輸出入端 子連接於差動增幅電路之輸出端子的正回歸電路的延遲量 可變之延遲電路，呈環狀縱連接構成之頻率可變振盪電路 中 > 其特徵係構成前述差動增幅電路之增幅電路要件和構 成前述正回歸電路之增幅電路要件係皆將P Μ ◦ S電晶體 和Ν Μ 0 S電晶體之閘極電極相互連接呈輸入端子，且相 互連接汲極電極呈輸出端子的互補型增幅電路，爲控制該 互補型增幅電路之源極電流的控制用Μ 0 S電晶體和該互 補型增幅電路直接連接於電源端子和接地端子者。 經濟部智慧財產局員工消費合作社印製 2 . —種頻率可變振盪電路，針對將具備輸入相互極 性反轉之差動信號加以增幅的差動增幅電路，和將輸出入 端子相互交叉連接之2個之增幅電路所成，且該輸出入端 子連接於差動增幅電路之輸出端子的正回歸電路的延遲量 可變之延遲電路，呈環狀縱連接構成之頻率可變振盪電路 中，其特徵係構成前述差動增幅電路之增幅電路要件和構 成前述正回歸電路之增幅電路要件係皆將PMO S電晶體 和NMO S電晶體之閘極電極相互連接呈輸入端子，且相 互連接汲極電極呈輸出端子的互補型增幅電路，爲控制前 述Ρ Μ 0 S電晶體之源極電流之控制用Ν Μ 0 S電晶體和 前述互補型增幅電路直接連接於電源端子和接地端子者。 3.如申請專利範圍第1或第2項之頻率可變振盪電 路，其中，前述差動增幅電路之互補型增幅電路之電晶體 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐〉 A8BSC8D8 419999 六、申請專利範圍 之電壓電流變換增益較前述正回歸電路之互補型增幅電路 之電晶體之電壓電流變換增益爲大者。 4 .如申請專利範圍第3項之頻率可變振盪電路，其 中，前述差動增幅電路之互補型增幅電路之電晶體之閘極 寬度較前述正回歸電路之互補型增幅電路之電晶體之閘極 寬度爲大者。 5 . —種相位同步電路，針對比較輸入基準信號和比 較信號，輸出相位差的相位比較器，和將該相位差置換呈 第1之電流的充電泵，和將該相位差置換呈其他之第2之 電流呈輸出信號之補助充電泵，和將第1電流充電呈靜電 •容量，將充電電壓呈輸出信號之迴圈濾波器及對應加算前 述迴圏濾波器之輸出信號和前述補助充電泵之輸出信號， 改變頻率，至少使用輸出前述比較信號之頻率可變振盪電 路，形成回歸迴圈的相位同步電路中，其特徵係前述頻率 可變振盪電路係申請專利範圍第1或第2項之頻率可變振 盪電路者。 6 .如申請專利範圍第5項之相位同步電路，其中， 前述補助充電泵係將第2電流，對應前述迴圈濾波器之輸 出信號加以變化輸出者。 7 .如申請專利範圍第5項之相位同步電路，其中， 更具有將前述迴圈濾波器之輸出信號變換爲電流之電壓電 流變換電路，該電壓電流變換電路係具備令迴圈濾波器之 輸出信號*輸入至閘極電極，自汲極電極輸出電流的第1 之MO S電晶體’和將汲極電極連接於第1之Μ〇S電晶 —Ί Μ·—; ^ ' ----I 1I ^--I--- (請先閱讀背面之注意事項再4寫本頁> 經濟部智慧时產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- A8 419899_1 六、申請專利範圍 體之源極電極，且將閘極•源極間電極較汲極•源極間電 壓爲高的第2之MO S電晶體者。 8 ·如申請專利範圍第7項之相位同步電路，其中* 第2之MO S電晶體之閘極電極及源極電極則連接於電源 端子和接地端子間者。 9 .如申請專利範圍第5項之相位同步電路，其中， 前述相位比較器係將爲上昇頻率可變振盪電路之振盪頻率 的控制信號（以下稱U P信號）和爲下降之控制信號（以 下稱D N信號）和各別反轉之信號，做爲前述位相差加以 輸出者，_ 前述補助充電泵係由第1之定電流源和第2之定電流 源，和輸入U P信號和U P B信號，切換第1之定電流源 之電流的第1之差動電路，和輸入DN信號和DNB信號 ，切換第2之定電流源之電流的第2之差動電路’和DN 信號爲有效之時，複製第2差動電路輸出之電流的電流鏡 電路所成，u P信號爲有效之時，結合第2之差動電路輸 (請先閱讀背面之注意事項再ί食本頁) 經濟部智慧財產局員工消费合作社印製 端 中電之 體之 之 其定化 導上 成 ，之變 半板 所路 2 以 於基 子。電第加 積體 端F#步及號 集導 之 0 同源信 行半 流 | 位流出 進之 電 _ 相電輸 爲他 製_之定之 對其 複¾項之器 針於 出輸 9 1 波 ’積 輸aft第第濾 路集 路矶圍將圈 電和 電 h 範有迴 步路 鏡¾利具述 同電 流«,專係前 脈體 電充請泵於 時積 和助申電例 種之 子補如充比 一 1 端出.助’ ·第 之輸 ο 補流 。1 之 流爲 1 述電者 1 上 電， 前之段 板 出子 ，源手 .基 -29- 本紙張尺度適用令國國家標準（CNS)A4規格<210 X 297公釐〉 經濟部中央標嗥局員工消費合作社印装 419S99 il C8 D8六、申請專利範圍 第2之積體電路間的資料送訊，設於第1之積體電路的時 脈同步電路中，其特徵係至少具有進行對第2之積體電路 之資料送訊的第1之輸出電路，和向第2之積體電路送訊 時脈之第2之輸出電路，和進行自第2之積體電路之資料 1之同訊的輸入電路，和向第1之輸出電路供給資料之資 料1產生電路*和輸入自輸入電路之資料的處理電路，和 供給向資料產生電路和處理電路控制時間的時脈，且將該 時脈供予第2之輸出電路的時脈供給電路，該時脈供給電 路係將第1之積體電路內之基準信號輸入至相位比較器之 一方之輸入端子，於相位比較器之另一方之輸入端子，輸 入第2之輸出電路之輸出時脈的相位同步電路。 1 2 ·如申請專利範圍第1 1項之時脈同步電路，其 中，前述相位同步電路係如申請專利範圍第5項所載之相 位同步電路，更且前述第2之輸出電路配置於如申請專利 範圍第5項所載之相位同步電路之相位比較器之比較信號 輸入端子和頻率可變振盪電路之輸出端子間者。 J I I - - - n n n n n 線 (請先抽讀背面之注項再球寫本頁) 本紙張尺度逋用中國B家標丰（CMS ) A4%格（210X297公釐） 30
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