JPH09312552A - 発振回路及びそれを利用したｐｌｌ回路 - Google Patents
発振回路及びそれを利用したｐｌｌ回路Info
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- JPH09312552A JPH09312552A JP8125528A JP12552896A JPH09312552A JP H09312552 A JPH09312552 A JP H09312552A JP 8125528 A JP8125528 A JP 8125528A JP 12552896 A JP12552896 A JP 12552896A JP H09312552 A JPH09312552 A JP H09312552A
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- H03K—PULSE TECHNIQUE
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Abstract
(57)【要約】
【課題】電源電圧が低下しても周波数帯域が十分広く、
リニア動作に影響がない電圧発振回路を提供する。 【解決手段】入力電圧値に応じた周波数の出力を生成す
る発振回路において、入力電圧値に応じた電流値を有す
る第一の定電流源と、第一の定電流源により充電される
充電用キャパシタと、そのキャパシタの充電される端子
に一方の入力端子が接続され他方の入力端子に第一の基
準電圧が供給されそれら両入力端子を比較してＨレベル
またはＬレベルの出力信号を生成するコンパレータと、
そのコンパレータの出力により制御され両入力端子の電
位が一致した時にキャパシタの端子を第一の基準電圧よ
り低い第二の基準電圧に引き下げるスイッチとを有する
ことを特徴とする。
リニア動作に影響がない電圧発振回路を提供する。 【解決手段】入力電圧値に応じた周波数の出力を生成す
る発振回路において、入力電圧値に応じた電流値を有す
る第一の定電流源と、第一の定電流源により充電される
充電用キャパシタと、そのキャパシタの充電される端子
に一方の入力端子が接続され他方の入力端子に第一の基
準電圧が供給されそれら両入力端子を比較してＨレベル
またはＬレベルの出力信号を生成するコンパレータと、
そのコンパレータの出力により制御され両入力端子の電
位が一致した時にキャパシタの端子を第一の基準電圧よ
り低い第二の基準電圧に引き下げるスイッチとを有する
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧の値に比
例した周波数を有する出力を生成する電圧発振回路とそ
れを利用したＰＬＬ回路に関し、低い電源電圧において
も十分な周波数範囲の出力を生成することができる回路
の改良に関する。
例した周波数を有する出力を生成する電圧発振回路とそ
れを利用したＰＬＬ回路に関し、低い電源電圧において
も十分な周波数範囲の出力を生成することができる回路
の改良に関する。
【０００２】
【従来の技術】ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路は、受信信号に同期した出力を生成する回
路として、例えばデジタル表示装置や無線装置等で広く
使用されている。このＰＬＬ回路は、通常、入力信号と
出力信号をＮ分の１に分周した比較信号との位相を比較
し、その位相差に応じた電圧値に比例する電圧発振回路
を備えている。
ｏｏｐ）回路は、受信信号に同期した出力を生成する回
路として、例えばデジタル表示装置や無線装置等で広く
使用されている。このＰＬＬ回路は、通常、入力信号と
出力信号をＮ分の１に分周した比較信号との位相を比較
し、その位相差に応じた電圧値に比例する電圧発振回路
を備えている。
【０００３】図１１は、従来の電圧発振回路の一例を示
す回路図である。その構成は、入力電圧Ｖｉｎの電圧値
に比例した電流Ｉ１，Ｉ２を生成し、ラッチ回路１６の
出力によってその電流出力の向きを変える電圧電流変換
器１と、充放電用キャパシタＣ１と、低い基準電圧ＶＲ
Ｌと高い基準電圧ＶＲＨをそれぞれ比較基準電圧とする
コンパレータｃｏｍｐ１，ｃｏｍｐ２と、ラッチ回路１
６から構成される。電圧電流変換器１内には、差動アン
プ１６と、入力Ｖｉｎの電圧値に比例した電流ｉ１０，
ｉ１１，Ｉ１を生成するＰチャネル型トランジスタから
なる電流源Ｐ１，Ｐ２，Ｐ３と、カレントミラー回路を
構成するＮチャネル型トランジスタＱ１，Ｑ２及びスイ
ッチＳＷ１，ＳＷ２が設けられている。
す回路図である。その構成は、入力電圧Ｖｉｎの電圧値
に比例した電流Ｉ１，Ｉ２を生成し、ラッチ回路１６の
出力によってその電流出力の向きを変える電圧電流変換
器１と、充放電用キャパシタＣ１と、低い基準電圧ＶＲ
Ｌと高い基準電圧ＶＲＨをそれぞれ比較基準電圧とする
コンパレータｃｏｍｐ１，ｃｏｍｐ２と、ラッチ回路１
６から構成される。電圧電流変換器１内には、差動アン
プ１６と、入力Ｖｉｎの電圧値に比例した電流ｉ１０，
ｉ１１，Ｉ１を生成するＰチャネル型トランジスタから
なる電流源Ｐ１，Ｐ２，Ｐ３と、カレントミラー回路を
構成するＮチャネル型トランジスタＱ１，Ｑ２及びスイ
ッチＳＷ１，ＳＷ２が設けられている。
【０００４】図１２はその動作を説明するための波形図
である。例えば、出力ＶｏｕｔがＨレベルの時、スイッ
チＳＷ１がオン、スイッチＳＷ２がオフ状態であり、電
流源Ｐ１からキャパシタＣ１に向かって電流Ｉ１が流れ
る。その結果、ノードＡは基準電位ＶＲＨに向かって上
昇する。ノードＡが基準電圧ＶＲＨに達すると、コンパ
レータｃｏｍｐ２の出力がＨからＬレベルになり、ラッ
チ回路１６を介して出力ＶｏｕｔがＬレベルに変化す
る。その結果、スイッチＳＷ１がオフ（開放）となり、
スイッチＳＷ２がオン（短絡）となる。そして、キャパ
シタＣ１が電流Ｉ２によって放電を開始する。そして、
ノードＡが基準電圧ＶＲＬに達すると、コンパレータｃ
ｏｍｐ１の出力がＨからＬレベルに変化し、ラッチ回路
１６を介して出力ＶｏｕｔがＬレベルからＨレベルに変
化する。その結果スイッチＳＷ２がオフ（開放）とな
り、スイッチＳＷ１がオン（短絡）となる。そして、前
述した最初の動作に戻る。
である。例えば、出力ＶｏｕｔがＨレベルの時、スイッ
チＳＷ１がオン、スイッチＳＷ２がオフ状態であり、電
流源Ｐ１からキャパシタＣ１に向かって電流Ｉ１が流れ
る。その結果、ノードＡは基準電位ＶＲＨに向かって上
昇する。ノードＡが基準電圧ＶＲＨに達すると、コンパ
レータｃｏｍｐ２の出力がＨからＬレベルになり、ラッ
チ回路１６を介して出力ＶｏｕｔがＬレベルに変化す
る。その結果、スイッチＳＷ１がオフ（開放）となり、
スイッチＳＷ２がオン（短絡）となる。そして、キャパ
シタＣ１が電流Ｉ２によって放電を開始する。そして、
ノードＡが基準電圧ＶＲＬに達すると、コンパレータｃ
ｏｍｐ１の出力がＨからＬレベルに変化し、ラッチ回路
１６を介して出力ＶｏｕｔがＬレベルからＨレベルに変
化する。その結果スイッチＳＷ２がオフ（開放）とな
り、スイッチＳＷ１がオン（短絡）となる。そして、前
述した最初の動作に戻る。
【０００５】以上の様に、基準電圧ＶＲＨとＶＲＬとの
間をノードＡがキャパシタＣ１の充放電に従って上下
し、出力ＶｏｕｔにＨとＬレベルのクロックパルスが生
成される。その時の出力Ｖｏｕｔの周波数は、キャパシ
タＣ１の充電と放電のスピードにより決まり、また充電
と放電のスピードは、入力電圧Ｖｉｎに比例する電流値
Ｉ１，Ｉ２に比例する。その結果、出力Ｖｏｕｔは入力
電圧Ｖｉｎの値に応じた周波数を持つことになる。
間をノードＡがキャパシタＣ１の充放電に従って上下
し、出力ＶｏｕｔにＨとＬレベルのクロックパルスが生
成される。その時の出力Ｖｏｕｔの周波数は、キャパシ
タＣ１の充電と放電のスピードにより決まり、また充電
と放電のスピードは、入力電圧Ｖｉｎに比例する電流値
Ｉ１，Ｉ２に比例する。その結果、出力Ｖｏｕｔは入力
電圧Ｖｉｎの値に応じた周波数を持つことになる。
【０００６】
【発明が解決しようとする課題】しかしながら、近年に
おける電源電圧の低電圧化に伴い、図１１に示したよう
な電圧発振回路では、その出力周波数レンジが狭くなる
という問題がある。特に、電源電圧が低くなるに従っ
て、低周波数レンジがなくなる傾向にある。
おける電源電圧の低電圧化に伴い、図１１に示したよう
な電圧発振回路では、その出力周波数レンジが狭くなる
という問題がある。特に、電源電圧が低くなるに従っ
て、低周波数レンジがなくなる傾向にある。
【０００７】即ち、二つのコンパレータｃｏｍｐ１，２
には、高い基準電圧ＶＲＨと低い基準電圧ＶＲＬとが一
方の入力信号として利用され、他方の入力信号にはノー
ドＡの電圧が利用されている。そして、コンパレータの
比較動作は、コンパレータｃｏｍｐ１においては低い基
準電圧ＶＲＬ付近で、コンパレータｃｏｍｐ２において
は高い基準電圧ＶＲＨ付近で行なわれる。従って、コン
パレータの回路特性上、基準電圧ＶＲＨとＶＲＬとは、
コンパレータのリニアな動作を保証している入力範囲内
におさめることが必要となる。
には、高い基準電圧ＶＲＨと低い基準電圧ＶＲＬとが一
方の入力信号として利用され、他方の入力信号にはノー
ドＡの電圧が利用されている。そして、コンパレータの
比較動作は、コンパレータｃｏｍｐ１においては低い基
準電圧ＶＲＬ付近で、コンパレータｃｏｍｐ２において
は高い基準電圧ＶＲＨ付近で行なわれる。従って、コン
パレータの回路特性上、基準電圧ＶＲＨとＶＲＬとは、
コンパレータのリニアな動作を保証している入力範囲内
におさめることが必要となる。
【０００８】ところが、電源電圧が低下すると、コンパ
レータの上記入力範囲が狭くなる傾向にあり、その結
果、基準電圧ＶＲＨとＶＲＬとをその狭い入力範囲に収
める様設計すると、それらの差電圧ΔＶ（＝ＶＲＨ−Ｖ
ＲＬ）が狭くなる。このことは、図１２に示した出力Ｖ
ｏｕｔのパルス幅を小さくすることを意味し、出力の周
波数レンジが高いほうに移動し、低い周波数帯域がなく
なることを意味する。
レータの上記入力範囲が狭くなる傾向にあり、その結
果、基準電圧ＶＲＨとＶＲＬとをその狭い入力範囲に収
める様設計すると、それらの差電圧ΔＶ（＝ＶＲＨ−Ｖ
ＲＬ）が狭くなる。このことは、図１２に示した出力Ｖ
ｏｕｔのパルス幅を小さくすることを意味し、出力の周
波数レンジが高いほうに移動し、低い周波数帯域がなく
なることを意味する。
【０００９】一方、コンパレータのリニア動作可能な入
力範囲の両端部に基準電圧ＶＲＨとＶＲＬとを設定する
と、コンパレータ自身の動作が遅くなり、電圧発振回路
の応答速度が遅くなり発振周波数のズレを招くことにな
る。
力範囲の両端部に基準電圧ＶＲＨとＶＲＬとを設定する
と、コンパレータ自身の動作が遅くなり、電圧発振回路
の応答速度が遅くなり発振周波数のズレを招くことにな
る。
【００１０】これを解決する為に、キャパシタＣ１の容
量を大きくすることが考えられるが、それは集積回路内
に形成されるキャパシタの面積を大きくすることにな
り、高集積化に逆行する。また、電流Ｉ１，Ｉ２を小さ
くすることも考えられるが、もともと入力電圧Ｖｉｎに
比例した電流値であるので、電圧発振回路の動作レンジ
を大きくするためには、電流Ｉ１，Ｉ２のレンジも出来
るだけ大きくしておく必要があり好ましくない。
量を大きくすることが考えられるが、それは集積回路内
に形成されるキャパシタの面積を大きくすることにな
り、高集積化に逆行する。また、電流Ｉ１，Ｉ２を小さ
くすることも考えられるが、もともと入力電圧Ｖｉｎに
比例した電流値であるので、電圧発振回路の動作レンジ
を大きくするためには、電流Ｉ１，Ｉ２のレンジも出来
るだけ大きくしておく必要があり好ましくない。
【００１１】そこで、本発明の目的は、上記従来の問題
点を解決し、電源電圧に依存しない出力周波数レンジを
有する発振回路を提供することにある。
点を解決し、電源電圧に依存しない出力周波数レンジを
有する発振回路を提供することにある。
【００１２】また、本発明の目的は、電源電圧が低下し
た場合でも、速い応答速度と十分な出力の周波数レンジ
を確保することができる発振回路を提供することにあ
る。
た場合でも、速い応答速度と十分な出力の周波数レンジ
を確保することができる発振回路を提供することにあ
る。
【００１３】さらに、本発明の目的は、上記の発振回路
を利用したＰＬＬ回路を提供することにある。
を利用したＰＬＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的は、本発明に
よれば、入力電圧値に応じた周波数の出力を生成する発
振回路において、入力電圧値に応じた電流値を有する第
一の定電流源と、該第一の定電流源により充電される充
電用キャパシタと、該充電用キャパシタの充電される端
子に一方の入力端子が接続され、他方の入力端子に第一
の基準電圧が供給され、該両入力端子を比較してＨレベ
ルまたはＬレベルの出力信号を生成するコンパレータ
と、該コンパレータの出力により制御され、該充電用の
キャパシタの充電される端子を前記第一の基準電圧より
低い第二の基準電圧に引き下げる第一のスイッチ手段と
を有することを特徴とする発振回路を提供することによ
り達成される。
よれば、入力電圧値に応じた周波数の出力を生成する発
振回路において、入力電圧値に応じた電流値を有する第
一の定電流源と、該第一の定電流源により充電される充
電用キャパシタと、該充電用キャパシタの充電される端
子に一方の入力端子が接続され、他方の入力端子に第一
の基準電圧が供給され、該両入力端子を比較してＨレベ
ルまたはＬレベルの出力信号を生成するコンパレータ
と、該コンパレータの出力により制御され、該充電用の
キャパシタの充電される端子を前記第一の基準電圧より
低い第二の基準電圧に引き下げる第一のスイッチ手段と
を有することを特徴とする発振回路を提供することによ
り達成される。
【００１５】その場合、第一の基準電圧がコンパレータ
のリニア動作可能な入力範囲の中央付近の電圧値に設定
されていることが好ましい。
のリニア動作可能な入力範囲の中央付近の電圧値に設定
されていることが好ましい。
【００１６】また、上記の目的は、本発明によれば、入
力電圧値に応じた周波数の出力を生成する発振回路にお
いて、入力電圧値に応じた電流値を有する第二の定電流
源と、該第二の定電流源により放電される放電用キャパ
シタと、該放電用キャパシタの放電される端子に一方の
入力端子が接続され、他方の入力端子に第一の基準電圧
が供給され、該両入力端子を比較してＨレベルまたはＬ
レベルの出力信号を生成するコンパレータと、該コンパ
レータの出力により制御され、該放電用キャパシタの放
電される端子を前記第一の基準電圧より高い第三の基準
電圧に引き上げる第二のスイッチ手段とを有することを
特徴とする発振回路を提供することにより達成される。
力電圧値に応じた周波数の出力を生成する発振回路にお
いて、入力電圧値に応じた電流値を有する第二の定電流
源と、該第二の定電流源により放電される放電用キャパ
シタと、該放電用キャパシタの放電される端子に一方の
入力端子が接続され、他方の入力端子に第一の基準電圧
が供給され、該両入力端子を比較してＨレベルまたはＬ
レベルの出力信号を生成するコンパレータと、該コンパ
レータの出力により制御され、該放電用キャパシタの放
電される端子を前記第一の基準電圧より高い第三の基準
電圧に引き上げる第二のスイッチ手段とを有することを
特徴とする発振回路を提供することにより達成される。
【００１７】その場合、第一の基準電圧がコンパレータ
のリニア動作可能な入力範囲の中央付近の電圧値に設定
されていることが好ましい。
のリニア動作可能な入力範囲の中央付近の電圧値に設定
されていることが好ましい。
【００１８】更に、上記の目的は、本発明によれば、入
力電圧値に応じた周波数の出力を生成する発振回路にお
いて、入力電圧値に応じた電流値を有する第一の定電流
源と第二の定電流源を生成する電圧電流変換回路と、該
第一の定電流源により充電され、該第二の定電流源によ
り放電される充放電用キャパシタと、該充放電用キャパ
シタの充放電される端子に一方の入力端子が接続され、
他方の入力端子に第一の基準電圧が供給され、該両入力
端子を比較してＨレベルまたはＬレベルの出力信号を生
成するコンパレータと、該コンパレータの出力により制
御され、該充放電用キャパシタが充電中に前記の両入力
端子の電位が一致した時に該充放電用キャパシタの充放
電される端子を該第一の基準電圧より高い第二の基準電
圧に引き上げ、該充放電用キャパシタが放電中に前記の
両入力端子の電位が一致した時に該充放電用キャパシタ
の充放電される端子を該第一の基準電圧より低い第三の
基準電圧に引き下げる高低基準電圧発生回路とを有し、
前記電圧電流変換回路が、該充放電用キャパシタの端子
が前記第二の基準電圧に引き上げられた後は該第二の定
電流源を当該キャパシタに接続し、該充放電用キャパシ
タの端子が前記第三の基準電圧に引き下げられた後は該
第一の定電流源を当該キャパシタに接続する様に、前記
コンパレータの出力により制御されることを特徴とする
発振回路を提供することにより達成される。
力電圧値に応じた周波数の出力を生成する発振回路にお
いて、入力電圧値に応じた電流値を有する第一の定電流
源と第二の定電流源を生成する電圧電流変換回路と、該
第一の定電流源により充電され、該第二の定電流源によ
り放電される充放電用キャパシタと、該充放電用キャパ
シタの充放電される端子に一方の入力端子が接続され、
他方の入力端子に第一の基準電圧が供給され、該両入力
端子を比較してＨレベルまたはＬレベルの出力信号を生
成するコンパレータと、該コンパレータの出力により制
御され、該充放電用キャパシタが充電中に前記の両入力
端子の電位が一致した時に該充放電用キャパシタの充放
電される端子を該第一の基準電圧より高い第二の基準電
圧に引き上げ、該充放電用キャパシタが放電中に前記の
両入力端子の電位が一致した時に該充放電用キャパシタ
の充放電される端子を該第一の基準電圧より低い第三の
基準電圧に引き下げる高低基準電圧発生回路とを有し、
前記電圧電流変換回路が、該充放電用キャパシタの端子
が前記第二の基準電圧に引き上げられた後は該第二の定
電流源を当該キャパシタに接続し、該充放電用キャパシ
タの端子が前記第三の基準電圧に引き下げられた後は該
第一の定電流源を当該キャパシタに接続する様に、前記
コンパレータの出力により制御されることを特徴とする
発振回路を提供することにより達成される。
【００１９】この場合も、上記第一の基準電圧は、コン
パレータのリニア動作可能な入力範囲の中央付近の電圧
値に設定されていることが好ましい。
パレータのリニア動作可能な入力範囲の中央付近の電圧
値に設定されていることが好ましい。
【００２０】上記した本発明によれば、コンパレータの
一方の入力端子には、第二の基準電圧から放電されて下
降しまたは第三の基準電圧から充電されて上昇する端子
が接続され、コンパレータの他方の入力端子には第二と
第三の基準電圧の中間の第一の基準電圧が供給される。
従って、コンパレータの比較動作は、常に第一の基準電
圧近傍で行なわれる。その為、電源電圧が低下してもコ
ンパレータのリニア動作に影響はなく、十分広い周波数
帯域特性と高速応答速度を持つことができる。また、一
方の入力端子の振幅に依存せずにコンパレータのリニア
特性が保証されるので、その入力端子に接続されるキャ
パシタの容量を小さくすることもできる。
一方の入力端子には、第二の基準電圧から放電されて下
降しまたは第三の基準電圧から充電されて上昇する端子
が接続され、コンパレータの他方の入力端子には第二と
第三の基準電圧の中間の第一の基準電圧が供給される。
従って、コンパレータの比較動作は、常に第一の基準電
圧近傍で行なわれる。その為、電源電圧が低下してもコ
ンパレータのリニア動作に影響はなく、十分広い周波数
帯域特性と高速応答速度を持つことができる。また、一
方の入力端子の振幅に依存せずにコンパレータのリニア
特性が保証されるので、その入力端子に接続されるキャ
パシタの容量を小さくすることもできる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００２２】図１は、本発明の電圧発振回路を利用する
ＰＬＬ回路のブロック構成図である。１０は位相比較回
路、１１は電圧発振回路、１２は分周器である。例え
ば、テレビ信号の中の水平同期信号Ｈsyncと分周器の出
力が位相比較回路１０で比較され、その位相差に応じた
出力電圧Ｖｉｎに比例した周波数の出力ＣＬＫが電圧発
振回路で生成される。例えば、位相比較回路１０の二つ
の入力の位相差がゼロの時の出力電圧Ｖｉｎを中心にし
て、プラスマイナスの位相差に従って出力電圧Ｖｉｎが
上下する様設定される。その結果、出力ＣＬＫの周波数
は、ロックイン状態の周波数であるＨsyncのＮ倍の周波
数を中心にした周波数帯域を有することになる。
ＰＬＬ回路のブロック構成図である。１０は位相比較回
路、１１は電圧発振回路、１２は分周器である。例え
ば、テレビ信号の中の水平同期信号Ｈsyncと分周器の出
力が位相比較回路１０で比較され、その位相差に応じた
出力電圧Ｖｉｎに比例した周波数の出力ＣＬＫが電圧発
振回路で生成される。例えば、位相比較回路１０の二つ
の入力の位相差がゼロの時の出力電圧Ｖｉｎを中心にし
て、プラスマイナスの位相差に従って出力電圧Ｖｉｎが
上下する様設定される。その結果、出力ＣＬＫの周波数
は、ロックイン状態の周波数であるＨsyncのＮ倍の周波
数を中心にした周波数帯域を有することになる。
【００２３】図２は、本発明の電圧発振回路の原理的な
構成を示す回路図である。また、図３は、その動作を説
明する為の波形図である。図２に示した回路図では、図
１１で示した様な電圧電流変換回路により生成した、入
力電圧Ｖｉｎに比例した電流Ｉ１を発生する電流源に充
放電キャパシタＣ１を接続し、その接続点Ａをコンパレ
ータｃｏｍｐ１の一方の入力端子に接続する。また、ノ
ードＡには、コンパレータｃｏｍｐ１の出力で制御さ
れ、ノードＡをグランドまたは所定の低基準電圧ＶＲＬ
に接続するスイッチＳＷ１４が設けられている。そし
て、コンパレータの他方の入力端子は、コンパレータｃ
ｏｍｐ１の動作レンジの略中央付近の電圧値に設定され
た基準電圧ＳＧが接続されている。
構成を示す回路図である。また、図３は、その動作を説
明する為の波形図である。図２に示した回路図では、図
１１で示した様な電圧電流変換回路により生成した、入
力電圧Ｖｉｎに比例した電流Ｉ１を発生する電流源に充
放電キャパシタＣ１を接続し、その接続点Ａをコンパレ
ータｃｏｍｐ１の一方の入力端子に接続する。また、ノ
ードＡには、コンパレータｃｏｍｐ１の出力で制御さ
れ、ノードＡをグランドまたは所定の低基準電圧ＶＲＬ
に接続するスイッチＳＷ１４が設けられている。そし
て、コンパレータの他方の入力端子は、コンパレータｃ
ｏｍｐ１の動作レンジの略中央付近の電圧値に設定され
た基準電圧ＳＧが接続されている。
【００２４】この様な回路構成の動作について図２を参
照して説明する。例えば、今出力がＬレベルにあるとす
る。スイッチＳＷ１４はオープン状態であり、定電流Ｉ
１によりキャパシタＣ１が充電され、ノードＡは上昇す
る。この上昇速度は定電流Ｉ１の大きさによって決ま
る。やがて、ノードＡが基準電圧ＧＣに達すると、コン
パレータｃｏｍｐ１の出力がＨレベルとなり、スイッチ
ＳＷ１４をオン（短絡）する。その結果、キャパシタＣ
１は短時間で放電しノードＡはグランド電位または低基
準電圧ＶＲＬレベルまで低下する。その為、コンパレー
タｃｏｍｐ１の出力Ｖｏｕｔも再度Ｌレベルに替わり、
スイッチＳＷ１は再度オープン状態となる。そして、再
度ノードＡがキャパシタＣ１の充電に従い上昇する。
照して説明する。例えば、今出力がＬレベルにあるとす
る。スイッチＳＷ１４はオープン状態であり、定電流Ｉ
１によりキャパシタＣ１が充電され、ノードＡは上昇す
る。この上昇速度は定電流Ｉ１の大きさによって決ま
る。やがて、ノードＡが基準電圧ＧＣに達すると、コン
パレータｃｏｍｐ１の出力がＨレベルとなり、スイッチ
ＳＷ１４をオン（短絡）する。その結果、キャパシタＣ
１は短時間で放電しノードＡはグランド電位または低基
準電圧ＶＲＬレベルまで低下する。その為、コンパレー
タｃｏｍｐ１の出力Ｖｏｕｔも再度Ｌレベルに替わり、
スイッチＳＷ１は再度オープン状態となる。そして、再
度ノードＡがキャパシタＣ１の充電に従い上昇する。
【００２５】上記の動作を繰り返すことにより、出力Ｖ
ｏｕｔには、図３で示したクロックパルスが発生する。
しかも、そのＬレベル時のパルス幅が、定電流Ｉ１の大
きさに反比例して変化するので、出力Ｖｏｕｔの周波数
は定電流Ｉ１の大きさに比例する。しかも、コンパレー
タｃｏｍｐ１の比較点は、基準電圧ＳＧ点付近であり、
基準電圧ＳＧをコンパレータｃｏｍｐ１の入力範囲の中
央付近に設定しておけば、電源電圧が低下してコンパレ
ータｃｏｍｐ１の入力範囲が狭くなっても、リニア動作
領域での動作となり、電圧発振回路の高速動作と低い周
波数帯域に影響はない。低基準電圧ＶＲＬがコンパレー
タｃｏｍｐ１の入力範囲から外れていても、コンパレー
タのクリティカルな比較点はリニア動作領域内の基準電
圧ＳＧ付近であり、コンパレータの動作に何ら影響を与
えない。
ｏｕｔには、図３で示したクロックパルスが発生する。
しかも、そのＬレベル時のパルス幅が、定電流Ｉ１の大
きさに反比例して変化するので、出力Ｖｏｕｔの周波数
は定電流Ｉ１の大きさに比例する。しかも、コンパレー
タｃｏｍｐ１の比較点は、基準電圧ＳＧ点付近であり、
基準電圧ＳＧをコンパレータｃｏｍｐ１の入力範囲の中
央付近に設定しておけば、電源電圧が低下してコンパレ
ータｃｏｍｐ１の入力範囲が狭くなっても、リニア動作
領域での動作となり、電圧発振回路の高速動作と低い周
波数帯域に影響はない。低基準電圧ＶＲＬがコンパレー
タｃｏｍｐ１の入力範囲から外れていても、コンパレー
タのクリティカルな比較点はリニア動作領域内の基準電
圧ＳＧ付近であり、コンパレータの動作に何ら影響を与
えない。
【００２６】図４は、同様に本発明の電圧発振回路の原
理的な構成を示す第二の回路図である。また、図５は、
その動作を説明する為の波形図である。この例では、入
力電圧Ｖｉｎに比例した電流Ｉ２を発生する電流源に充
放電キャパシタＣ１を接続し、その接続点Ａをコンパレ
ータｃｏｍｐ１の一方の入力端子に接続する。また、ノ
ードＡには、コンパレータｃｏｍｐ１の出力で制御さ
れ、ノードＡを高い基準電圧ＶＲＨ又は電源Ｖｄｄに接
続するスイッチＳＷ１３が設けられている。そして、コ
ンパレータの他方の入力端子は、コンパレータｃｏｍｐ
１の動作レンジの略中央付近の電圧値に設定された基準
電圧ＳＧが接続されている。尚、コンパレータの入力端
子は、図２の場合と逆になっているが、これは単に極性
だけの問題であり、同じ入力端子に基準電圧とノードＡ
を入力する場合には、その出力Ｖｏｕｔの極性を逆にす
べくスイッチＳＷ１３の入力にインバータを介する必要
がある。
理的な構成を示す第二の回路図である。また、図５は、
その動作を説明する為の波形図である。この例では、入
力電圧Ｖｉｎに比例した電流Ｉ２を発生する電流源に充
放電キャパシタＣ１を接続し、その接続点Ａをコンパレ
ータｃｏｍｐ１の一方の入力端子に接続する。また、ノ
ードＡには、コンパレータｃｏｍｐ１の出力で制御さ
れ、ノードＡを高い基準電圧ＶＲＨ又は電源Ｖｄｄに接
続するスイッチＳＷ１３が設けられている。そして、コ
ンパレータの他方の入力端子は、コンパレータｃｏｍｐ
１の動作レンジの略中央付近の電圧値に設定された基準
電圧ＳＧが接続されている。尚、コンパレータの入力端
子は、図２の場合と逆になっているが、これは単に極性
だけの問題であり、同じ入力端子に基準電圧とノードＡ
を入力する場合には、その出力Ｖｏｕｔの極性を逆にす
べくスイッチＳＷ１３の入力にインバータを介する必要
がある。
【００２７】さて、図５に従って図４の回路を説明す
る。今仮に、出力ＶｏｕｔがＬレベルにあるとする。そ
の状態では、キャパシタＣ１が定電流Ｉ２によって放電
され、ノードＡのレベルは定電流Ｉ２の大きさに反比例
した速度で低下する。やがて、ノードＡが基準電圧ＳＧ
に達すると、コンパレータｃｏｍｐ１の出力がＨレベル
に変化する。その結果、スイッチＳＷ１３がオン（短
絡）状態となり、ノードＡを高い基準電圧ＶＲＨに引き
上げる。従って、再びコンパレータｃｏｍｐ１の出力は
Ｌレベルに切り換わり、スイッチＳＷ１３をオフ（オー
プン）状態とし、キャパシタＣ１が定電流Ｉ２により放
電され、ノードＡは再度下降する。
る。今仮に、出力ＶｏｕｔがＬレベルにあるとする。そ
の状態では、キャパシタＣ１が定電流Ｉ２によって放電
され、ノードＡのレベルは定電流Ｉ２の大きさに反比例
した速度で低下する。やがて、ノードＡが基準電圧ＳＧ
に達すると、コンパレータｃｏｍｐ１の出力がＨレベル
に変化する。その結果、スイッチＳＷ１３がオン（短
絡）状態となり、ノードＡを高い基準電圧ＶＲＨに引き
上げる。従って、再びコンパレータｃｏｍｐ１の出力は
Ｌレベルに切り換わり、スイッチＳＷ１３をオフ（オー
プン）状態とし、キャパシタＣ１が定電流Ｉ２により放
電され、ノードＡは再度下降する。
【００２８】上記の動作を繰り返すことで、出力Ｖｏｕ
ｔには図５で示したパルス信号が発生する。しかも、そ
のパルス幅は、定電流Ｉ２の大きさに反比例し、従って
パルスの周波数は定電流Ｉ２の大きさに比例する。しか
も、コンパレータｃｏｍｐ１の比較点は基準電圧ＳＧ付
近であり、電源電圧の低下による影響はない。
ｔには図５で示したパルス信号が発生する。しかも、そ
のパルス幅は、定電流Ｉ２の大きさに反比例し、従って
パルスの周波数は定電流Ｉ２の大きさに比例する。しか
も、コンパレータｃｏｍｐ１の比較点は基準電圧ＳＧ付
近であり、電源電圧の低下による影響はない。
【００２９】尚、図２及び図４の充電用または放電用の
キャパシタＣ１のノードＡと反対側の端子は、何らかの
定電圧端子に接続されていれば良い。従って、例えば、
図２の場合のキャパシタは、ノードＡと電源Ｖｄｄとの
間に設けられていても良い。また図４の場合のキャパシ
タも、ノードＡと電源Ｖｄｄとの間に設けられていても
良い。
キャパシタＣ１のノードＡと反対側の端子は、何らかの
定電圧端子に接続されていれば良い。従って、例えば、
図２の場合のキャパシタは、ノードＡと電源Ｖｄｄとの
間に設けられていても良い。また図４の場合のキャパシ
タも、ノードＡと電源Ｖｄｄとの間に設けられていても
良い。
【００３０】図６は、上記の原理的な回路例を元に形成
した電圧発振回路例である。また、図７はその動作を説
明する波形図である。
した電圧発振回路例である。また、図７はその動作を説
明する波形図である。
【００３１】図６に示された回路例では、図１１にて説
明した入力電圧Ｖｉｎに比例した定電流Ｉ１とＩ２を生
成し、コンパレータ１８の出力Ｖｏｕｔにより電流出力
の向きを変える電圧電流変換回路１が設けられている。
入力電圧Ｖｉｎを一方の入力とするオペアンプ１５の出
力が、Ｐチャネル型トランジスタＰ１のゲートに接続さ
れ、トランジスタＰ１のドレイン端子と抵抗Ｒの接続点
がオペアンプ１５の他方に入力端子に接続されている。
オペアンプ１５は、二つの入力端子が等しくなるよう制
御され、例えば、入力Ｖｉｎの電圧が高いとそれに伴い
トランジスタＰ１のゲートは低い電位となり、電流ｉ１
０が大きくなり、抵抗Ｒの電圧（ｉ１０×Ｒ）も高くな
り、オペアンプはバランスする。従って、入力Ｖｉｎの
電圧の大きさに比例した電流ｉ１０が生成される。
明した入力電圧Ｖｉｎに比例した定電流Ｉ１とＩ２を生
成し、コンパレータ１８の出力Ｖｏｕｔにより電流出力
の向きを変える電圧電流変換回路１が設けられている。
入力電圧Ｖｉｎを一方の入力とするオペアンプ１５の出
力が、Ｐチャネル型トランジスタＰ１のゲートに接続さ
れ、トランジスタＰ１のドレイン端子と抵抗Ｒの接続点
がオペアンプ１５の他方に入力端子に接続されている。
オペアンプ１５は、二つの入力端子が等しくなるよう制
御され、例えば、入力Ｖｉｎの電圧が高いとそれに伴い
トランジスタＰ１のゲートは低い電位となり、電流ｉ１
０が大きくなり、抵抗Ｒの電圧（ｉ１０×Ｒ）も高くな
り、オペアンプはバランスする。従って、入力Ｖｉｎの
電圧の大きさに比例した電流ｉ１０が生成される。
【００３２】その結果、電源Ｖｄｄに接続された３つの
Ｐチャネル型トランジスタＰ１，Ｐ２，Ｐ３の電流ｉ１
１とＩ１も同様に電圧Ｖｉｎに比例した電流値となる。
また、トランジスタＱ１，Ｑ２はカレントミラー回路を
構成し、トランジスタＱ２を流れる電流Ｉ２は、トラン
ジスタＱ１を流れる電流ｉ１１と同じ電流値になる。そ
の結果、電流Ｉ１，Ｉ２は共に入力Ｖｉｎの電圧値に比
例した定電流となる。
Ｐチャネル型トランジスタＰ１，Ｐ２，Ｐ３の電流ｉ１
１とＩ１も同様に電圧Ｖｉｎに比例した電流値となる。
また、トランジスタＱ１，Ｑ２はカレントミラー回路を
構成し、トランジスタＱ２を流れる電流Ｉ２は、トラン
ジスタＱ１を流れる電流ｉ１１と同じ電流値になる。そ
の結果、電流Ｉ１，Ｉ２は共に入力Ｖｉｎの電圧値に比
例した定電流となる。
【００３３】電圧電流変換回路１の出力は、充電と放電
用のキャパシタＣ１に接続され、その接続点ノードＡ
は、コンパレータ１８の一方の入力端子Ｖ−に接続され
る。そしてコンパレータ１８の出力Ｖｏｕｔはスイッチ
ＳＷ１，ＳＷ２を交互にオンさせるよう制御する。１７
はインバータである。また、コンパレータ１８の他方に
入力端子Ｖ＋には、コンパレータ１８の入力範囲の中間
レベルに設定された基準電圧ＳＧが接続される。
用のキャパシタＣ１に接続され、その接続点ノードＡ
は、コンパレータ１８の一方の入力端子Ｖ−に接続され
る。そしてコンパレータ１８の出力Ｖｏｕｔはスイッチ
ＳＷ１，ＳＷ２を交互にオンさせるよう制御する。１７
はインバータである。また、コンパレータ１８の他方に
入力端子Ｖ＋には、コンパレータ１８の入力範囲の中間
レベルに設定された基準電圧ＳＧが接続される。
【００３４】さて、ノードＡは、コンパレータ１８の出
力Ｖｏｕｔによって高い基準電圧値ＶＲＨと低い基準電
圧値ＶＲＬの電圧を交互に供給する高低基準電圧発生回
路２にキャパシタＣ２を介して接続される。具体的に
は、スイッチＳＷ３，４を出力Ｖｏｕｔによりオン・オ
フ制御する。１９はインバータである。この高低基準電
圧発生回路２により、キャパシタＣ２を介してノードＡ
の電圧を引き上げたり、引き下げたりすることにより、
コンパレータ１８の比較点が常に基準電圧ＳＧ付近で行
なわれるようになり、電源電圧の低下に影響を受けるこ
とがなくなる。
力Ｖｏｕｔによって高い基準電圧値ＶＲＨと低い基準電
圧値ＶＲＬの電圧を交互に供給する高低基準電圧発生回
路２にキャパシタＣ２を介して接続される。具体的に
は、スイッチＳＷ３，４を出力Ｖｏｕｔによりオン・オ
フ制御する。１９はインバータである。この高低基準電
圧発生回路２により、キャパシタＣ２を介してノードＡ
の電圧を引き上げたり、引き下げたりすることにより、
コンパレータ１８の比較点が常に基準電圧ＳＧ付近で行
なわれるようになり、電源電圧の低下に影響を受けるこ
とがなくなる。
【００３５】図７に従って、図６の回路の動作について
説明する。今仮に、出力ＶｏｕｔがＨレベルであるとす
る。その場合、スイッチＳＷ１とＳＷ４がオン（短絡）
状態である。スイッチＳＷ１がオン（短絡）状態である
ので、電流Ｉ１がノードＡを経由してキャパシタＣ１に
流れる。その結果、ノードＡが上昇し、やがて基準電圧
ＳＧに達すると、出力ＶｏｕｔがＨレベルからＬレベル
に変化する。その結果、スイッチＳＷ３とＳＷ２がオン
（短絡）状態になる。スイッチＳＷ３のオンにより、キ
ャパシタＣ２には高い基準電圧ＶＲＨが接続され、ノー
ドＡはキャパシタＣ２を介して交流的に引き上げられ
る。その引き上げの程度は、キャパシタＣ１とＣ２の容
量比（Ｃ２／（Ｃ１＋Ｃ２））分である。従って、ノー
ドＡには、ＳＧ＋｛Ｃ２／（Ｃ１＋Ｃ２）｝×（ＶＲＨ
−ＶＲＬ）に引き上げられる。
説明する。今仮に、出力ＶｏｕｔがＨレベルであるとす
る。その場合、スイッチＳＷ１とＳＷ４がオン（短絡）
状態である。スイッチＳＷ１がオン（短絡）状態である
ので、電流Ｉ１がノードＡを経由してキャパシタＣ１に
流れる。その結果、ノードＡが上昇し、やがて基準電圧
ＳＧに達すると、出力ＶｏｕｔがＨレベルからＬレベル
に変化する。その結果、スイッチＳＷ３とＳＷ２がオン
（短絡）状態になる。スイッチＳＷ３のオンにより、キ
ャパシタＣ２には高い基準電圧ＶＲＨが接続され、ノー
ドＡはキャパシタＣ２を介して交流的に引き上げられ
る。その引き上げの程度は、キャパシタＣ１とＣ２の容
量比（Ｃ２／（Ｃ１＋Ｃ２））分である。従って、ノー
ドＡには、ＳＧ＋｛Ｃ２／（Ｃ１＋Ｃ２）｝×（ＶＲＨ
−ＶＲＬ）に引き上げられる。
【００３６】出力ＶｏｕｔがＬレベルの状態では、スイ
ッチＳＷ２がオン（短絡）状態であるので、電流Ｉ２に
よりキャパシタＣ１が放電される。即ち、ノードＡが低
下し、やがて基準電圧ＳＧに達すると、コンパレータ１
８の出力ＶｏｕｔがＬからＨレベルに切り換わり、今度
はスイッチＳＷ４とＳＷ１をオン（短絡）状態にする。
スイッチＳＷ４がオン状態になり、キャパシタＣ２を介
してノードＡが引き下げられ、ＳＧ−｛Ｃ２／（Ｃ１＋
Ｃ２）｝×（ＶＲＨ−ＶＲＬ）に引き下げられる。そし
て、スイッチＳＷ１を介して、再度キャパシタＣ１が電
流Ｉ１で充電されノードＡが上昇する。
ッチＳＷ２がオン（短絡）状態であるので、電流Ｉ２に
よりキャパシタＣ１が放電される。即ち、ノードＡが低
下し、やがて基準電圧ＳＧに達すると、コンパレータ１
８の出力ＶｏｕｔがＬからＨレベルに切り換わり、今度
はスイッチＳＷ４とＳＷ１をオン（短絡）状態にする。
スイッチＳＷ４がオン状態になり、キャパシタＣ２を介
してノードＡが引き下げられ、ＳＧ−｛Ｃ２／（Ｃ１＋
Ｃ２）｝×（ＶＲＨ−ＶＲＬ）に引き下げられる。そし
て、スイッチＳＷ１を介して、再度キャパシタＣ１が電
流Ｉ１で充電されノードＡが上昇する。
【００３７】これらの動作を繰り返すことで、図７に示
した如き出力Ｖｏｕｔが生成される。そして、出力Ｖｏ
ｕｔのパルス幅は、電流値Ｉ１，Ｉ２の大きさに反比例
し、従って出力Ｖｏｕｔの周波数は、電流値Ｉ１，Ｉ２
の大きさに比例する。即ち、入力Ｖｉｎの電圧値に比例
した周波数のパルス出力Ｖｏｕｔが生成される。
した如き出力Ｖｏｕｔが生成される。そして、出力Ｖｏ
ｕｔのパルス幅は、電流値Ｉ１，Ｉ２の大きさに反比例
し、従って出力Ｖｏｕｔの周波数は、電流値Ｉ１，Ｉ２
の大きさに比例する。即ち、入力Ｖｉｎの電圧値に比例
した周波数のパルス出力Ｖｏｕｔが生成される。
【００３８】更に、コンパレータ１８の他方の入力端子
Ｖ＋側は、そのリニア動作特性が保証される入力範囲の
中央付近に設定された基準電圧ＳＧに接続されている。
そして、一方の入力端子Ｖ−はその基準電圧ＳＧより低
いレベルから上昇し、ＳＧより高いレベルから下降する
ノードＡに接続されている。従って、コンパレータ１８
の比較点は常に入力範囲の中央付近（＝ＳＧ）になり、
電源電圧が低下してもその動作特性に影響はない。しか
も、リニア特性の中心領域での比較動作であるため、そ
の応答特性は高速である。更に、一方の入力端子Ｖ−側
の振幅を、コンパレータの入力範囲に関係なく大きくと
ることができる。従って、電流値Ｉ１，Ｉ２に対してキ
ャパシタＣ１の容量を小さくすることが許される。即
ち、キャパシタＣ１の容量を小さくすると同じ電流値Ｉ
１，Ｉ２に対しては、ノードＡの振幅が大きくなる。し
かし、それは本発明により許される。従って、キャパシ
タＣ１を集積回路で実現する場合にその面積を小さくす
ることができる。
Ｖ＋側は、そのリニア動作特性が保証される入力範囲の
中央付近に設定された基準電圧ＳＧに接続されている。
そして、一方の入力端子Ｖ−はその基準電圧ＳＧより低
いレベルから上昇し、ＳＧより高いレベルから下降する
ノードＡに接続されている。従って、コンパレータ１８
の比較点は常に入力範囲の中央付近（＝ＳＧ）になり、
電源電圧が低下してもその動作特性に影響はない。しか
も、リニア特性の中心領域での比較動作であるため、そ
の応答特性は高速である。更に、一方の入力端子Ｖ−側
の振幅を、コンパレータの入力範囲に関係なく大きくと
ることができる。従って、電流値Ｉ１，Ｉ２に対してキ
ャパシタＣ１の容量を小さくすることが許される。即
ち、キャパシタＣ１の容量を小さくすると同じ電流値Ｉ
１，Ｉ２に対しては、ノードＡの振幅が大きくなる。し
かし、それは本発明により許される。従って、キャパシ
タＣ１を集積回路で実現する場合にその面積を小さくす
ることができる。
【００３９】図８は、図６の回路図の電圧電流変換部１
内のオペアンプ１５の回路例である。オペアンプ１５
は、入力Ｖｉｎとその逆相入力／Ｖｉｎが比較される比
較部１５ａとその出力を増幅する増幅部１５ｂから構成
される。比較部１５ａには、カレントミラー回路を構成
する負荷トランジスタＰ１０，Ｐ１１と、定電圧Ｖ１が
ゲートに印加されて定電流源となるトランジスタＱ１２
と、差動入力Ｖｉｎ，／Ｖｉｎがそれぞれのゲートに入
力されるトランジスタＱ１０，Ｑ１１から構成される。
そして、トランジスタＱ１１のドレイン端子がＰチャネ
ル型トランジスタＰ１２のゲートに接続され、そのドレ
イン端子が出力端子Ｖｏに接続される。トランジスタＱ
１３は、定電圧Ｖ２が入力される定電流源である。
内のオペアンプ１５の回路例である。オペアンプ１５
は、入力Ｖｉｎとその逆相入力／Ｖｉｎが比較される比
較部１５ａとその出力を増幅する増幅部１５ｂから構成
される。比較部１５ａには、カレントミラー回路を構成
する負荷トランジスタＰ１０，Ｐ１１と、定電圧Ｖ１が
ゲートに印加されて定電流源となるトランジスタＱ１２
と、差動入力Ｖｉｎ，／Ｖｉｎがそれぞれのゲートに入
力されるトランジスタＱ１０，Ｑ１１から構成される。
そして、トランジスタＱ１１のドレイン端子がＰチャネ
ル型トランジスタＰ１２のゲートに接続され、そのドレ
イン端子が出力端子Ｖｏに接続される。トランジスタＱ
１３は、定電圧Ｖ２が入力される定電流源である。
【００４０】例えば、入力側Ｖｉｎが低くなると、トラ
ンジスタＱ１０のコンダクタンスが高くなり、トランジ
スタＱ１１のコンダクタンスが低くなる。従ってトラン
ジスタＱ１１のドレイン端子の電位が下降し、Ｐチャネ
ル型トランジスタＰ１２により反転増幅されて出力Ｖｏ
は上昇する。その結果、図６に示したオペアンプの場合
には、出力Ｖｏの上昇により、Ｐチャネル型トランジス
タＰ１のゲートが上昇し、電流ｉ１０は低下する。その
結果、抵抗Ｒの電圧降下値である逆相の入力／Ｖｉｎ側
の電位も低下し、やがて、２つの入力端子Ｖｉｎと／Ｖ
ｉｎの差がゼロになるところでオペアンプの動作は安定
状態となる。入力側Ｖｉｎが高くなる場合は、上記と全
く逆の動作により、電流ｉ１０も上昇する。
ンジスタＱ１０のコンダクタンスが高くなり、トランジ
スタＱ１１のコンダクタンスが低くなる。従ってトラン
ジスタＱ１１のドレイン端子の電位が下降し、Ｐチャネ
ル型トランジスタＰ１２により反転増幅されて出力Ｖｏ
は上昇する。その結果、図６に示したオペアンプの場合
には、出力Ｖｏの上昇により、Ｐチャネル型トランジス
タＰ１のゲートが上昇し、電流ｉ１０は低下する。その
結果、抵抗Ｒの電圧降下値である逆相の入力／Ｖｉｎ側
の電位も低下し、やがて、２つの入力端子Ｖｉｎと／Ｖ
ｉｎの差がゼロになるところでオペアンプの動作は安定
状態となる。入力側Ｖｉｎが高くなる場合は、上記と全
く逆の動作により、電流ｉ１０も上昇する。
【００４１】図９は、図６のコンパレータ１８及び図
２、４で示したコンパレータｃｏｍｐ１の詳細回路例で
ある。コンパレータ１８は、入力比較部１８ａ、その出
力を増幅する増幅部１８ｂ及び増幅部１８ｂの出力Ｖｏ
に従ってＨまたはＬレベルのデジタル信号に変換する出
力変換部１８ｃから構成される。入力比較部１８ａと増
幅部１８ｂとは、図８で示したオペアンプの比較部１５
ａと増幅部１５ｂと同じである。コンパレータの場合に
は、その増幅部１８ｂの出力がＰチャネル型トランジス
タＰ１３とＮチャネル型トランジスタＱ１４からなるＣ
ＭＯＳインバータの入力端子に接続される。従って、出
力Ｖｏｕｔは、入力Ｖ＋とＶ−の電位関係が代わる度
に、ＨレベルまたはＬレベルに切り換わるデジタル値と
なる。
２、４で示したコンパレータｃｏｍｐ１の詳細回路例で
ある。コンパレータ１８は、入力比較部１８ａ、その出
力を増幅する増幅部１８ｂ及び増幅部１８ｂの出力Ｖｏ
に従ってＨまたはＬレベルのデジタル信号に変換する出
力変換部１８ｃから構成される。入力比較部１８ａと増
幅部１８ｂとは、図８で示したオペアンプの比較部１５
ａと増幅部１５ｂと同じである。コンパレータの場合に
は、その増幅部１８ｂの出力がＰチャネル型トランジス
タＰ１３とＮチャネル型トランジスタＱ１４からなるＣ
ＭＯＳインバータの入力端子に接続される。従って、出
力Ｖｏｕｔは、入力Ｖ＋とＶ−の電位関係が代わる度
に、ＨレベルまたはＬレベルに切り換わるデジタル値と
なる。
【００４２】動作は、例えば、入力端子Ｖ＋が他方の入
力端子Ｖ−より大きい場合は、トランジスタＱ１０のコ
ンダクタンスが低く、Ｑ１１のコンダクタンスが高くな
る。その為、トランジスタＱ１１のドレイン端子は上昇
し、Ｐチャネル型トランジスタＰ１２により反転増幅さ
れ、そのドレイン端子は低下し、出力ＶｏｕｔにはＨレ
ベルが出力される。即ち、Ｖ＋＞Ｖ−の状態では、出力
ＶｏｕｔはＨレベルになる。逆に、入力端子の関係がＶ
＋＜Ｖ−の状態では、出力ＶｏｕｔはＬレベルになる。
力端子Ｖ−より大きい場合は、トランジスタＱ１０のコ
ンダクタンスが低く、Ｑ１１のコンダクタンスが高くな
る。その為、トランジスタＱ１１のドレイン端子は上昇
し、Ｐチャネル型トランジスタＰ１２により反転増幅さ
れ、そのドレイン端子は低下し、出力ＶｏｕｔにはＨレ
ベルが出力される。即ち、Ｖ＋＞Ｖ−の状態では、出力
ＶｏｕｔはＨレベルになる。逆に、入力端子の関係がＶ
＋＜Ｖ−の状態では、出力ＶｏｕｔはＬレベルになる。
【００４３】図９に示された回路構成から明らかな通
り、入力端子が接続される入力比較部１８ａでは、その
リニアな動作特性が保証される入力の範囲が、電源Ｖｄ
ｄの電位に影響を受ける。即ち、負荷トランジスタＰ１
０，Ｐ１１により、入力トランジスタＱ１０とＱ１１の
ドレイン端子は、電源Ｖｄｄからトランジスタの閾値Ｖ
ｔｈ（Ｐ）分低下したレベルに制限される。また、トラ
ンジスタＱ１０とＱ１１の共通ソース端子からＮ型トラ
ンジスタの閾値電圧Ｖｔｈ（Ｎ）分上昇したレベル付近
が、入力Ｖ＋，Ｖ−のリニア特性の中心となる。しか
も、トランジスタＱ１０，Ｑ１１のソース・ドレイン間
電圧はある程度の電位差がないと正常な動作が得られな
い。従って、電源電圧Ｖｄｄのレベルが低くなること
は、比較部１８ａのリニア動作特性が得られる入力の動
作範囲が狭くなることを意味する。もちろん、トランジ
スタの閾値を下げることによりある程度避けることはで
きるが、それにも限界がある。
り、入力端子が接続される入力比較部１８ａでは、その
リニアな動作特性が保証される入力の範囲が、電源Ｖｄ
ｄの電位に影響を受ける。即ち、負荷トランジスタＰ１
０，Ｐ１１により、入力トランジスタＱ１０とＱ１１の
ドレイン端子は、電源Ｖｄｄからトランジスタの閾値Ｖ
ｔｈ（Ｐ）分低下したレベルに制限される。また、トラ
ンジスタＱ１０とＱ１１の共通ソース端子からＮ型トラ
ンジスタの閾値電圧Ｖｔｈ（Ｎ）分上昇したレベル付近
が、入力Ｖ＋，Ｖ−のリニア特性の中心となる。しか
も、トランジスタＱ１０，Ｑ１１のソース・ドレイン間
電圧はある程度の電位差がないと正常な動作が得られな
い。従って、電源電圧Ｖｄｄのレベルが低くなること
は、比較部１８ａのリニア動作特性が得られる入力の動
作範囲が狭くなることを意味する。もちろん、トランジ
スタの閾値を下げることによりある程度避けることはで
きるが、それにも限界がある。
【００４４】従って、本発明の如く、コンパレータの入
力比較部１８ａの一方の入力端子を、リニア特性の中心
領域に固定しておくことで、その比較動作は常にリニア
特性に従うものとなる。従って、電源電圧Ｖｄｄの低下
の影響を余り受けないことになる。
力比較部１８ａの一方の入力端子を、リニア特性の中心
領域に固定しておくことで、その比較動作は常にリニア
特性に従うものとなる。従って、電源電圧Ｖｄｄの低下
の影響を余り受けないことになる。
【００４５】図１０は、上述したスイッチＳＷ１，ＳＷ
２，ＳＷ３，ＳＷ４，ＳＷ１３，ＳＷ１４を構成するＣ
ＭＯＳスイッチ回路の例である。Ｐチャネル型トランジ
スタＰ１５とＮチャネル型トランジスタＱ１５とが並列
に接続され、そのゲートに、スイッチ信号の反転、非反
転信号が入力されて、オン（短絡）、オフ（オープン）
状態にされる。
２，ＳＷ３，ＳＷ４，ＳＷ１３，ＳＷ１４を構成するＣ
ＭＯＳスイッチ回路の例である。Ｐチャネル型トランジ
スタＰ１５とＮチャネル型トランジスタＱ１５とが並列
に接続され、そのゲートに、スイッチ信号の反転、非反
転信号が入力されて、オン（短絡）、オフ（オープン）
状態にされる。
【００４６】本発明は、上記した実施の形態の回路図に
限定されることはない。要すれば、コンパレータ出力に
よってノードＡが基準電圧ＳＧの上側と下側に引き上げ
または引き下げされるよう動作し、それに伴い、キャパ
シタＣ１を入力電圧に比例した電流Ｉ１，Ｉ２で放電ま
たは充電するよう動作すればよい。
限定されることはない。要すれば、コンパレータ出力に
よってノードＡが基準電圧ＳＧの上側と下側に引き上げ
または引き下げされるよう動作し、それに伴い、キャパ
シタＣ１を入力電圧に比例した電流Ｉ１，Ｉ２で放電ま
たは充電するよう動作すればよい。
【００４７】また、上記の原理回路図で示した通り、ノ
ードＡの引き上げと引き下げは、何れか一方だけ行なわ
れる場合でも良い。
ードＡの引き上げと引き下げは、何れか一方だけ行なわ
れる場合でも良い。
【００４８】
【発明の効果】以上説明した通り、本発明によれば、電
源電圧を低下させても影響を受けないで十分広い周波数
帯域を有し、高速性を損なわない電圧発振回路を提供す
ることができる。従って、その電圧発振回路を利用すれ
ば電源電圧が低下しても特性が劣化しないＰＬＬ回路を
提供することができる。
源電圧を低下させても影響を受けないで十分広い周波数
帯域を有し、高速性を損なわない電圧発振回路を提供す
ることができる。従って、その電圧発振回路を利用すれ
ば電源電圧が低下しても特性が劣化しないＰＬＬ回路を
提供することができる。
【図１】本発明の電圧発振回路を利用するＰＬＬ回路の
ブロック構成図である。
ブロック構成図である。
【図２】本発明の電圧発振回路の原理的な構成を示す回
路図である。
路図である。
【図３】図２の電圧発振回路の動作を説明する為の波形
図である。
図である。
【図４】本発明の電圧発振回路の原理的な構成を示す別
の回路図である。
の回路図である。
【図５】図４の電圧発振回路の動作を説明する為の波形
図である。
図である。
【図６】実施の形態の電圧発振回路例である。
【図７】図６の動作を説明する波形図である。
【図８】図６の回路図の電圧電流変換部１内のオペアン
プ１５の回路例である。
プ１５の回路例である。
【図９】コンパレータ１８、ｃｏｍｐ１の詳細回路例で
ある。
ある。
【図１０】スイッチＳＷを構成するＣＭＯＳスイッチ回
路例である。
路例である。
【図１１】従来の電圧発振回路の一例を示す回路図であ
る。
る。
【図１２】図１１の動作を説明するための波形図であ
る。
る。
１ 電圧電流変換回路 ２ 高低基準電圧発生回路 １０ 位相比較回路 １１ 電圧発振回路 １２ 分周器 Ｃ１ 充電放電キャパシタ ＳＷ１，ＳＷ２ スイッチ ＳＷ３，ＳＷ４ スイッチ ＳＷ１３，ＳＷ１４ スイッチ ＳＧ 第一の基準電圧 ＶＲＨ 第二の基準電圧 ＶＲＬ 第三の基準電圧
Claims (11)
- 【請求項１】入力電圧値に応じた周波数の出力を生成す
る発振回路において、 入力電圧値に応じた電流値を有する第一の定電流源と、 該第一の定電流源により充電される充電用キャパシタ
と、 該充電用キャパシタの充電される端子に一方の入力端子
が接続され、他方の入力端子に第一の基準電圧が供給さ
れ、該両入力端子を比較してＨレベルまたはＬレベルの
出力信号を生成するコンパレータと、 該コンパレータの出力により制御され、該充電用のキャ
パシタの充電される端子を前記第一の基準電圧より低い
第二の基準電圧に引き下げる第一のスイッチ手段とを有
することを特徴とする発振回路。 - 【請求項２】請求項１記載の発振回路において、 前記第一の基準電圧が、前記コンパレータのリニア動作
可能な入力電圧付近の電圧値に設定されていることを特
徴とする。 - 【請求項３】入力電圧値に応じた周波数の出力を生成す
る発振回路において、 入力電圧値に応じた電流値を有する第二の定電流源と、 該第二の定電流源により放電される放電用キャパシタ
と、 該放電用キャパシタの放電される端子に一方の入力端子
が接続され、他方の入力端子に第一の基準電圧が供給さ
れ、該両入力端子を比較してＨレベルまたはＬレベルの
出力信号を生成するコンパレータと、 該コンパレータの出力により制御され、該放電用キャパ
シタの放電される端子を前記第一の基準電圧より高い第
三の基準電圧に引き上げる第二のスイッチ手段とを有す
ることを特徴とする発振回路。 - 【請求項４】請求項３記載の発振回路において、 前記第一の基準電圧が、前記コンパレータのリニア動作
可能な入力電圧付近の電圧値に設定されていることを特
徴とする。 - 【請求項５】入力電圧値に応じた周波数の出力を生成す
る発振回路において、 入力電圧値に応じた電流値を有する第一の定電流源と第
二の定電流源を生成する電圧電流変換回路と、 該第一の定電流源により充電され、該第二の定電流源に
より放電される充放電用キャパシタと、 該充放電用キャパシタの充放電される端子に一方の入力
端子が接続され、他方の入力端子に第一の基準電圧が供
給され、該両入力端子を比較してＨレベルまたはＬレベ
ルの出力信号を生成するコンパレータと、 該コンパレータの出力により制御され、該充放電用キャ
パシタが充電中に前記の両入力端子の電位が一致した時
に該充放電用キャパシタの充放電される端子を該第一の
基準電圧より高い第二の基準電圧に引き上げ、該充放電
用キャパシタが放電中に前記の両入力端子の電位が一致
した時に該充放電用キャパシタの充放電される端子を該
第一の基準電圧より低い第三の基準電圧に引き下げる高
低基準電圧発生回路とを有し、 前記電圧電流変換回路が、該充放電用キャパシタの端子
が前記第二の基準電圧に引き上げられた後は該第二の定
電流源を当該キャパシタに接続し、該充放電用キャパシ
タの端子が前記第三の基準電圧に引き下げられた後は該
第一の定電流源を当該キャパシタに接続する様に、前記
コンパレータの出力により制御されることを特徴とする
発振回路。 - 【請求項６】請求項５記載の発振回路において、 前記第一の基準電圧が、前記コンパレータのリニア動作
可能な入力電圧付近の電圧値に設定されていることを特
徴とする。 - 【請求項７】請求項５記載の発振回路において、 前記第二の基準電圧は、高い方の電源電圧より低い所定
の電圧に設定されていることを特徴とする。 - 【請求項８】請求項５記載の発振回路において、 前記第三の基準電圧は、グランド電圧以上の所定の電圧
に設定されていることを特徴とする。 - 【請求項９】請求項５記載の発振回路において、 前記電圧電流変換回路は、前記第一の定電流源と該充放
電用キャパシタの端子との間に設けられ、該コンパレー
タの出力によりオン・オフ制御される第一のスイッチ
と、前記第二の定電流源と該充放電用キャパシタの端子
との間に設けられ、該コンパレータの出力によりオフ・
オン制御される第二のスイッチとを有し、該第一のスイ
ッチと第二のスイッチとは交互にオン・オフすることを
特徴とする。 - 【請求項１０】請求項５記載の発振回路において、 前記高低基準電圧発生回路は、前記充放電用キャパシタ
の充放電される端子にカップリング用キャパシタを介し
て接続され、更に、該第二の基準電圧端子と該カップリ
ング用キャパシタとの間に設けられ、該コンパレータの
出力によりオン・オフ制御される第三のスイッチと、該
第三の基準電圧端子と該カップリング用キャパシタとの
間に設けられ、該コンパレータの出力によりオフ・オン
制御される第四のスイッチとを有し、該第三のスイッチ
と第四のスイッチとは交互にオン・オフすることを特徴
とする。 - 【請求項１１】入力信号の位相に同期し入力信号の所定
倍の周波数の出力信号を発生するフェイズ・ロックド・
ループ回路（以下ＰＬＬ回路と称する。）において、 該入力信号と該出力信号を所定倍分の１に分周した比較
信号との位相差を検出し、該位相差に応じた出力電圧を
出力する位相比較回路と、 該位相比較回路の出力電圧を入力電圧とし、上記出力信
号をその出力に生成する請求項１乃至１０のうち何れか
の請求項記載の発振回路と、 該出力信号を所定倍分の１に分周する分周器とを有する
ことを特徴とするＰＬＬ回路。
Priority Applications (2)
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|---|---|---|---|
| JP12552896A JP3625572B2 (ja) | 1996-05-21 | 1996-05-21 | 発振回路及びそれを利用したｐｌｌ回路 |
| US08/805,365 US5870000A (en) | 1996-05-21 | 1997-02-24 | Oscillation circuit and PLL circuit using same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12552896A JP3625572B2 (ja) | 1996-05-21 | 1996-05-21 | 発振回路及びそれを利用したｐｌｌ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH09312552A true JPH09312552A (ja) | 1997-12-02 |
| JP3625572B2 JP3625572B2 (ja) | 2005-03-02 |
Family
ID=14912417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12552896A Expired - Fee Related JP3625572B2 (ja) | 1996-05-21 | 1996-05-21 | 発振回路及びそれを利用したｐｌｌ回路 |
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|---|---|
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1997
- 1997-02-24 US US08/805,365 patent/US5870000A/en not_active Expired - Lifetime
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