JP7386643B2 - 発振回路 - Google Patents
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Description
この発振回路は、例えば図7に示すように、電流源1011、トランジスタQ1、トランジスタQ2、及びカレントミラー回路1012を備えている。
トランジスタQ1は、コレクタ端子及びベース端子が電流源1011に接続され、エミッタ端子がOSC端子1013に接続されている。
トランジスタQ2は、ベース端子が電流源1011に接続され、エミッタ端子がOP端子1014に接続されている。
抵抗R2は、一端に電源電圧が入力される。
トランジスタQ3は、エミッタ端子が抵抗R1の他端に接続され、ベース端子及びコレクタ端子がトランジスタQ2のコレクタ端子に接続されている。
トランジスタQ4は、エミッタ端子が抵抗R2の他端に接続され、ベース端子がトランジスタQ2のコレクタ端子に接続され、コレクタ端子がトランジスタQ1のエミッタ端子に接続されている。
また、OP端子1014には、発振回路における発振振幅を決めるための抵抗(不図示)が接続される。この抵抗により電圧電流変換された電流は、カレントミラー回路1012を介してOSC端子1013に正帰還される。
しかしながら、上記のように、従来の発振回路は、トランジスタの非線形特性を利用して軟発振特性を実現しているため、温度特性が悪く、ICプロセスのバラツキの影響を受け易い。
実施の形態1.
図1は実施の形態1に係る発振回路1の構成例を示す図である。
発振回路1は、近接スイッチ(不図示)に用いられる。発振回路1は、図1に示すように、コンパレータ回路(第1コンパレータ回路)cmp1、カレントミラー回路101、及び設定部102を備えている。
MOSトランジスタM2は、ゲート端子がMOSトランジスタM1のゲート端子に接続され、ソース端子がMOSトランジスタM1のソース端子に接続され、ドレイン端子がOSC端子103に接続されている。
スイッチSW1は、一端がMOSトランジスタM1のソース端子に接続され、他端がMOSトランジスタM1のドレイン端子に接続されている。スイッチSW1は、コンパレータ回路cmp1の出力信号がハイレベルの場合にオン(帰還電流が流れない)とし、出力信号がローレベルの場合にオフ(帰還電流が流れる)とする。
MOSトランジスタM3は、ゲート端子がオペアンプOP1の出力端子に接続され、ソース端子がOP端子104に接続され、ドレイン端子がMOSトランジスタM1のドレイン端子に接続されている。
コイルコアL1は、一端がOSC端子103に接続され、他端がSG(Signal Ground)に接続されている。SGにおける電圧は、発振回路1における発振振幅の中心点となる電圧である。
共振コンデンサC1は、一端がOSC端子103に接続され、他端がSGに接続されている。
図1に示す実施の形態1に係る発振回路1では、コンパレータ回路cmp1が発振電圧と第1基準電圧とを比較している。そして、図2に示すように、カレントミラー回路101は、発振電圧(V(OSC))が第1基準電圧(V1)より大きい場合に動作し、OSC端子103に帰還電流を流す。これにより、この発振回路1では、帰還電流量はOP端子104における電圧と抵抗ROPの抵抗値により決まり、帰還電流が流れるタイミングは発振電圧と第1基準電圧との比較により決まるため、温度特性をほとんど持たない構成とすることが可能となる。なお、帰還電流の大きさは、OP端子104における電圧と抵抗ROPの抵抗値により調整できる。図2において、V(OSC)はOSC端子103における電圧を示し、V(SG)はSGにおける電圧を示し、Iopは上記電流(OP端子104における電流)を示している。
更に、この発振回路1では、設定電圧をDAC等でデジタル的に設定可能とすることで、動作点の調整をデジタル的に実施可能となる。よって、この発振回路1では、発振振幅の調整の安定性が増し、調整が容易となる。
なお上記では、OSC端子103における電圧が発振回路1の動作電圧範囲内とすることを目的とした設定としているが、SGにおける電圧は上記に限らない。SGにおける電圧が上記の電圧でなくても、例えばレベルシフト回路を用いることでも回避可能である。また、SGは必須ではない。
Ifb=2×Ip×cos(x1) (1)
x1=asin(V1/A)(2)
実施の形態1に係る発振回路1では、帰還電流量は発振振幅(並列共振回路2のインピーダンス)に依らずほぼ一定となる。そのため、この発振回路1を備えた近接スイッチでは、検出体が近くに位置して共振インピーダンスが下がった場合に、発振条件を満たさなくなる場合がある。そこで、実施の形態2に係る発振回路1では、共振インピーダンスが下がった場合に帰還電流量を増やす機能を有する構成について説明する。
図3に示す実施の形態2に係る発振回路1は、図1に示す実施の形態1に係る発振回路1に対し、コンパレータ回路(第2コンパレータ回路)cmp2、ロジック回路(第1ロジック回路)105及び励磁部(第1励磁部)106を追加している。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
図3に示す実施の形態2に係る発振回路1では、コンパレータ回路cmp2が発振電圧と第2基準電圧とを比較する。そして、ロジック回路105は発振電圧が第1基準電圧と第2基準電圧との範囲内であるかを判定し、励磁部106はロジック回路105により発振電圧が第1基準電圧と第2基準電圧との範囲内であると判定された場合にOSC端子103に第1励磁電流を流す。第1励磁電流は、OP端子104における電流より大きな電流である。なお、発振電圧が第1基準電圧と第2基準電圧との範囲内である場合にはカレントミラー回路101からOSC端子103に帰還電流が流れず、発振電圧が第2基準電圧よりも大きい場合にはカレントミラー回路101からOSC端子103に帰還電流が流れる。これにより、図4に示すように、発振振幅が小さい場合に帰還電流量を増やすことができる。
この際、B点でA点と同じレベルの第1励磁電流を流す場合、帰還電流の位相は理想的には0となる。一方、B点で第1励磁電流を流さない場合は位相がずれる。そのため、位相ずれを問題とする場合は、励磁部106は、B点でも第1励磁電流を流した方がよい。
すなわち、この場合、ロジック回路105は、発振電圧が第1基準電圧と第2基準電圧との範囲内であると判定した場合に、スイッチSW2をオンとさせる出力信号を出力する。また、第1励磁電流は0より大きい値であればよい。
実施の形態1に係る発振回路1では、発振電圧がSGにおける電圧とほぼ等しい電圧で安定してしまうと帰還電流が流れなくなり、発振が止まってしまうという安定状態が存在する。そこで、実施の形態3に係る発振回路1では、一定期間発振が止まった場合に帰還電流を強制的に流す機能(強制励磁機能)を有する構成について説明する。
図5に示す実施の形態3に係る発振回路1は、図1に示す実施の形態1に係る発振回路1に対し、コンパレータ回路(第3コンパレータ回路)cmp3、ロジック回路(第2ロジック回路)107及び励磁部(第2励磁部)108を追加している。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
図5に示す実施の形態3に係る発振回路1では、コンパレータ回路cmp3が発振電圧と第3基準電圧とを比較する。コンパレータ回路cmp3は、発振している場合にはその出力が変化し、発振していない場合にはその出力は変化しない。そして、その出力をロジック回路107で判定し、コンパレータ回路cmp3の出力が一定期間変化しない場合には発振停止状態と判定し、第2励磁電流をOSC端子103に流すためにスイッチSW3を一定周期でパルス状にオンさせる。すなわち、この発振回路1では、発振が開始されると、コンパレータ回路cmp3の出力は、発振周波数と同じ周波数で変化する。そのため、励磁部108は、発振周期の数倍以上の期間、コンパレータ回路cmp3の出力が変化しない場合に、第2励磁電流を流す。これにより、この発振回路1では、発振電圧がSGにおける電圧と一致して安定してしまった場合でも発振を再開可能となる。
実施の形態1~3に係る発振回路1は、カレントミラー回路101を有している。このカレントミラー回路101では、トランジスタの出力インピーダンスが低いため、出力電圧によって出力電流が変化し、電流精度が悪くなる。そのため、このカレントミラー回路101では、特に出力電圧が変化する回路に電流を供給する場合に誤差が大きくなる。そこで、実施の形態4では、上記課題を解消するための構成について説明する。
図6に示す実施の形態4に係る発振回路1は、図1に示す実施の形態1に係る発振回路1に対し、カレントミラー回路101及び設定部102を、カスコードカレントミラー回路109及び設定部110に変更している。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
図6に示す実施の形態4に係る発振回路1では、抵抗ROPに複数並列接続されたMOSトランジスタM20及び複数並列接続されたMOSトランジスタM21が接続され、これらのMOSトランジスタM20及びMOSトランジスタM21がカスコードカレントミラー回路109に接続されている。また、MOSトランジスタM11とMOSトランジスタM13とのサイズ比、及び、MOSトランジスタM12とMOSトランジスタM14とのサイズ比は、同一となっている。
√{ID(M20)/(W10/L10)}=√{ID(M21)/(W11/L11)}+√{ID(M21)/(W12/L12)}+Δ (1)
2 並列共振回路
101 カレントミラー回路
102 設定部
103 OSC端子(第1端子)
104 OP端子(第2端子)
105 ロジック回路
106 励磁部(第1励磁部)
107 ロジック回路
108 励磁部(第2励磁部)
109 カスコードカレントミラー回路
110 設定部
1061 電流源
1081 電流源
Claims (5)
- 並列共振回路の一端が接続される第1端子における電圧である発振電圧と、第1基準電圧とを比較する第1コンパレータ回路と、
前記第1コンパレータ回路による比較結果に基づいて、発振電圧が第1基準電圧より大きい場合のみに、前記第1端子に帰還電流を流すカレントミラー回路と、
前記カレントミラー回路における帰還電流量を決めるための電流を、抵抗が接続される第2端子における設定されたDC電圧を当該抵抗の抵抗値で割った電流に基づいて設定する設定部とを備え、
前記設定部は、前記カレントミラー回路と前記第2端子との間に接続されている
ことを特徴とする発振回路。 - 発振電圧と、第1基準電圧より高く且つ最大発振振幅の5~20%以内の電圧である第2基準電圧とを比較する第2コンパレータ回路と、
前記第1コンパレータ回路及び前記第2コンパレータ回路による比較結果に基づいて、発振電圧が第1基準電圧より大きく、第2基準電圧より小さいかを判定する第1ロジック回路と、
前記第1ロジック回路により発振電圧が第1基準電圧より大きく、第2基準電圧より小さいと判定された場合に、前記第1端子に、前記第2端子における電流よりも大きな電流である第1励磁電流を流す第1励磁部とを備え、
前記カレントミラー回路は、前記第1ロジック回路により発振電圧が第1基準電圧より大きく、第2基準電圧より小さいと判定された場合には、前記第1端子に帰還電流を流さない
ことを特徴とする請求項1記載の発振回路。 - 発振電圧と、第1基準電圧より高く且つ最大発振振幅の5~20%以内の電圧である第2基準電圧とを比較する第2コンパレータ回路と、
前記第1コンパレータ回路及び前記第2コンパレータ回路による比較結果に基づいて、発振電圧が第1基準電圧より大きく、第2基準電圧より小さいかを判定する第1ロジック回路と、
前記第1ロジック回路により発振電圧が第1基準電圧より大きく、第2基準電圧より小さいと判定された場合に、前記第1端子に、0よりも大きな電流である第1励磁電流を流す第1励磁部とを備えた
ことを特徴とする請求項1記載の発振回路。 - 前記第1ロジック回路は、発振電圧が第1基準電圧より大きく、第2基準電圧より小さい且つ立下りである場合での第1励磁電流の供給要否を選択可能とする
ことを特徴とする請求項2又は請求項3記載の発振回路。 - 発振電圧と、前記並列共振回路の他端が接続されたシグナルグランドにおける電圧と同一である第3基準電圧又は第1基準電圧とを比較する第3コンパレータ回路と、
前記第3コンパレータ回路による比較結果に基づいて、一定期間発振していないかを判定する第2ロジック回路と、
前記第2ロジック回路により一定期間発振していないと判定された場合に、前記第1端子に、前記並列共振回路におけるインピーダンスとの積が第1基準電圧以上となる電流である第2励磁電流を流す第2励磁部とを備えた
ことを特徴とする請求項1から請求項4のうちの何れか1項記載の発振回路。
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