JPH08102643A

JPH08102643A - 可変遅延回路及びこれを使用したリング発振回路並びにこれを使用したｐｌｌ回路

Info

Publication number: JPH08102643A
Application number: JP6237666A
Authority: JP
Inventors: Masaki Ikeda; 雅紀池田
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 1996-04-16

Abstract

(57)【要約】【目的】制御可能な遅延時間の最小値が従来よりも小
さくでき且つ回路規模も小さい可変遅延回路を実現す
る。【構成】インバータ回路３の出力ノード（Ｖａ）に容
量素子Ｃ２を接続した可変遅延回路において、インバー
タ回路３の出力ノード（Ｖａ）と容量素子Ｃ２との間に
制御信号Ｖcnt の電圧値に応じてスイッチングのタイミ
ングが変わるスイッチング回路（スイッチングトランジ
スタＴｒ３）が挿入接続される。そこで、容量素子Ｃ２
の充電電流を制限するために従来は必要とされた電圧−
電流変換回路やカレントミラー回路が不要となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、可変遅延回路に関
し、特に、二値信号（この発明では二値信号の遷移状態
の制御を問題とするのでこの明細書では波形整形等によ
って最終的に二値化されるべき信号をも含めて二値信号
と呼ぶ。）を遅延させる遅延回路であって、制御可能な
遅延時間の最小値を従来よりも短いものとすることがで
きる可変遅延回路に関するものである。さらには、これ
に加えてＩＣ化に際し遅延時間のバラツキが少ない可変
遅延回路に関する。また、このような可変遅延回路を有
して、従来よりも高い周波数で発振動作可能なリング発
振回路及びＰＬＬ回路（Phase Lock Loop 回路）に関す
るものである。

【０００２】

【従来の技術】テレビ受像機やＶＴＲ，ＦＭチューナー
等の装置や通信装置等にあっては、ノイズ等の影響を排
して搬送波等に追従する位相と周波数の発振信号を発生
するためにＰＬＬ回路が用いられることが多い。このＰ
ＬＬ回路には発振信号の周波数を制御可能なものとする
ために電圧制御発振回路が含まれるが、高周波の発振信
号を必要とする場合には電圧制御発振回路としてリング
発振回路が採用される。このリング発振回路は、複数個
の遅延回路が順にリング状に接続された発振回路であ
り、しかも発振周波数が制御信号に応じて可変制御され
るリング発振回路である。また、この周波数可変のリン
グ発振回路に用いられる遅延回路としては、発振信号の
周波数制御のために、制御信号に応じて遅延時間が可変
制御される可変遅延回路が用いられる。

【０００３】図９に従来の可変遅延回路の例を示す。こ
こに、１０は、二値信号Ｖinを入力信号とし、遅延時間
を可変制御するための電圧信号Ｖcnt を制御信号として
受け、入力信号（Ｖin）の立ち下がりの遷移タイミング
を制御信号（Ｖcnt ）の電圧値に応じて遅延させた反転
信号Ｖa を生成しこれを出力信号とする可変遅延回路で
ある。なお、制御信号を電圧信号とするのは、ＰＬＬ回
路に用いられる電圧制御発振回路が制御信号を電圧信号
とすること等に対応したものである。また、２０は可変
遅延回路１０と同様の構成でこれに従属接続された可変
遅延回路、３０は可変遅延回路２０の出力信号を反転す
るとともに波形整形（二値化）して出力信号Ｖout を発
生するインバータ回路である。

【０００４】可変遅延回路１０の構成を説明する。ここ
に、Ｃ１は充放電されて電圧信号を発生する容量素子と
してのコンデンサ、１はコンデンサＣ１の充電電流の大
きさを制御するための電圧−電流変換回路、２はコンデ
ンサＣ１への充電電流を供給する電流源としてのカレン
トミラー回路、３は入力信号（Ｖin）を受けその反転値
に対応した向きの充放電電流をコンデンサＣ１に出力す
るインバータ回路である。インバータ回路３は信号反転
とともに入力信号（Ｖin）の二値化をも行うものである
が、この二値状態の変化に対応して固有の遅延時間でス
イッチングするインバータ回路３に対し、電圧−電流変
換回路１，カレントミラー回路２，コンデンサＣ１で構
成される一次遅れ回路が遅延時間の制御のために付加さ
れている。そしてコンデンサＣ１の充電電流を変えるこ
とで、インバータ回路３の出力電圧信号（Ｖa ）の立ち
上がり傾斜部分における傾斜を変化させて、遅延時間を
可変制御する。

【０００５】具体的には、コンデンサＣ１は、一端がイ
ンバータ３の出力ノードに接続され他端が接地ラインＶ
ssに接続されたものである。電圧−電流変換回路１は、
制御信号（Ｖcnt ）を入力とし電流−電圧変換のための
抵抗Ｒ１を流れる電流を出力とするものであり、制御信
号（Ｖcnt ）を正転入力とし抵抗Ｒ１の一端に発生した
電圧をフィードバックして反転入力として制御信号（Ｖ
cnt ）に対応した電流が抵抗Ｒ１に流れるように電流を
制御するオペアンプとを主体として構成される。カレン
トミラー回路２は、入力側が電源ラインＶddと電圧−電
流変換回路１の出力側との間に挿入接続されて電圧−電
流変換回路１の出力電流を入力とし、出力側が電源ライ
ンＶddとインバータ回路３の電流供給側のトランジスタ
Ｔｒ1 との間に挿入接続されて反転した向きの出力電流
をインバータ回路３の電流供給側のトランジスタＴｒ1
に供給する、すなわちトランジスタＴｒ1 を介して制御
信号（Ｖcnt ）に対応した電流値の充電電流をコンデン
サＣ１に供給するものである。

【０００６】また、インバータ回路３は、入力信号（Ｖ
in）をゲートに受け入力信号（Ｖin）が“Ｌ”（ロー）
のときオンしてカレントミラー回路２の出力電流をコン
デンサＣ１に供給し入力信号（Ｖin）が“Ｈ”（ハイ）
のときオフしてカレントミラー回路２の出力とコンデン
サＣ１とを遮断する電流供給側のＰチャンネルＭＯＳト
ランジスタＴｒ1 と、入力信号（Ｖin）をゲートに受け
入力信号（Ｖin）が“Ｈ”（ハイ）のときオンしてコン
デンサＣ１に充電されている電荷を接地ラインＶssに放
電させ入力信号（Ｖin）が“Ｌ”（ロー）のときオフし
て接地ラインＶssとコンデンサＣ１とを遮断する電流放
出用のＮチャンネルＭＯＳトランジスタＴｒ2 とを備え
るものである。トランジスタＴｒ1 のドレインとトラン
ジスタＴｒ2 とが接続されたインバータ回路３の出力ノ
ードにはコンデンサＣ１の充放電電流の入出力側端子も
接続され、この出力ノードに発生した電圧Ｖa がインバ
ータ回路３の出力電圧信号（Ｖa ）とされる。

【０００７】図９の回路の動作を説明する。先ず、制御
信号（Ｖcnt ）の値を仮にＶ０としたときの動作を図１
０の波形図を参照しつつ説明する。このとき、電圧−電
流変換回路１によって、抵抗Ｒ１を介する電流さらにカ
レントミラー回路２の入力側電流はほぼ（Ｖ０／Ｒ１）
となり、インバータ回路３のトランジスタＴｒ1 がオン
のときにこれを介してコンデンサＣ１に供給される電流
も、カレントミラー回路２の出力電流によって決まるこ
とから、やはり（Ｖ０／Ｒ１）となる。このため、コン
デンサＣ１の充電時におけるインバータ回路３の出力電
圧信号（Ｖa ）は、信号波形の傾斜がほぼ（Ｃ１／（Ｖ
０／Ｒ１））となる。なお、インバータ回路３のトラン
ジスタＴｒ2 がオンのときにはこれを介して速やかにコ
ンデンサＣ１からの放電がなされるので、このときの出
力電圧信号（Ｖa ）の信号波形の傾斜は急峻なものとな
る。

【０００８】そこで、“Ｈ”，“Ｌ”の二値を採る発振
信号を入力信号（Ｖin）として受け（図１０の（ａ）参
照）、入力信号（Ｖin）が“Ｈ”となっておりトランジ
スタＴｒ２がオンでコンデンサＣ１が完全放電した状態
から始めて（図１０の時刻ｔ０参照）、入力信号（Ｖi
n）が“Ｈ”から“Ｌ”に遷移すると（図１０の（ａ）
における立ち下がり部分参照，時刻ｔ１）、コンデンサ
Ｃ１の制御された放電によってインバータ回路３の出力
電圧信号（Ｖa ）は（Ｃ１／（Ｖ０／Ｒ１））の傾きで
緩やかに“Ｌ”から“Ｈ”に遷移する（図１０の（ｂ）
における立ち上がり部分参照）。そして、インバータ回
路３の出力電圧信号（Ｖa ）が可変遅延回路１０の出力
としてさらに次段の可変遅延回路２０に入力されると可
変遅延回路２０におけるインバータ回路によって二値化
される。ここで、インバータ回路における閾値をＶe と
すると、インバータ回路３の出力電圧信号（Ｖa ）が閾
値Ｖe に達したときすなわち時間ｄ１＝（Ｖe ／（Ｃ１
／（Ｖ０／Ｒ１）））だけ遷移開始から遅延した時点
（時刻ｔ２）で、可変遅延回路２０の出力電圧信号（Ｖ
b ）が反転する（図１０の（ｃ）における立ち下がり部
分参照）。さらに、電圧信号（Ｖb ）がインバータ３０
によって反転されて、出力信号Ｖout が変化する（図１
０の（ｄ）における立ち上がり部分参照）。これによ
り、出力信号Ｖoutは、立ち上がり遷移するタイミング
が入力信号（Ｖin）の立ち下がり遷移のタイミングに対
し時間ｄ１だけ遅延させられたものとなる。

【０００９】これに対し、入力信号（Ｖin）が“Ｌ”か
ら“Ｈ”に遷移すると（図１０の時刻ｔ３参照）、コン
デンサＣ１の急速放電によってインバータ回路３の出力
電圧信号（Ｖa ）は速やかに“Ｈ”から“Ｌ”に遷移す
る（図１０の（ｂ）における立ち下がり部分参照）。そ
して、インバータ回路３の出力電圧信号（Ｖa ）が可変
遅延回路１０の出力としてさらに次段の可変遅延回路２
０に入力されると、可変遅延回路２０が上述の可変遅延
回路１０と同様に動作して、可変遅延回路２０の出力電
圧信号（Ｖb ）が（Ｃ１／（Ｖ０／Ｒ１））の傾きで緩
やかに“Ｌ”から“Ｈ”に遷移する（図１０の（ｃ）に
おける立ち上がり部分参照）。さらにこれがインバータ
回路３０によって閾値Ｖe で二値化されて波形整形さ
れ、同様に可変遅延回路２０の出力電圧信号（Ｖb ）が
閾値Ｖe に達した時点（時刻ｔ４）で出力信号Ｖout が
変化する（図１０の（ｄ）における立ち下がり部分参
照）。これにより、出力信号Ｖout は、立ち下がり遷移
するタイミングが入力信号（Ｖin）の立ち上がり遷移の
タイミングに対し時間ｄ１だけ遅延させられたものとな
る。この結果、制御信号（Ｖcnt ）の値Ｖ０に対応して
時間ｄ１だけ入力信号（Ｖin）を遅延させた反転信号
が、出力信号Ｖout として得られる。

【００１０】次に制御信号（Ｖcnt ）の値を仮に（Ｖ０
／２）としたときの動作を説明するが、このときの波形
を示す図１１の波形（ａ）〜（ｄ）はそれぞれ図１０の
波形（ａ）〜（ｄ）に対応したものである。このとき、
電圧−電流変換回路１によって、抵抗Ｒ１及びカレント
ミラー回路２の入力側電流はほぼ（（Ｖ０／２）／Ｒ
１）となり、インバータ回路３のトランジスタＴｒ1 が
オンのときにこれを介してコンデンサＣ１に供給される
電流も、カレントミラー回路２の出力電流によって決ま
ることから、やはり（（Ｖ０／２）／Ｒ１）となる。こ
のため、コンデンサＣ１の充電時におけるインバータ回
路３の出力電圧信号（Ｖa ）は、信号波形の傾斜がほぼ
（Ｃ１／（（Ｖ０／２）／Ｒ１））となる。そして、可
変遅延回路１０，可変遅延回路２０による遅延時間ｄ２
は、（Ｖe ／（Ｃ１／（（Ｖ０／２）／Ｒ１）））すな
わち（２×ｄ１）となる。

【００１１】そこで、上述の場合と同様にして（図１１
の波形（ａ）〜（ｄ）参照）、制御信号（Ｖcnt ）の値
（Ｖ０／２）に対応して時間（２×ｄ１）だけ入力信号
（Ｖin）を遅延させた反転信号が、出力信号Ｖout とし
て得られる。また、制御信号（Ｖcnt ）の値を他の任意
の値に設定することで、これに対応した遅延時間だけ入
力信号（Ｖin）を遅延させた出力信号Ｖout を得ること
ができる。

【００１２】したがって、このような可変遅延回路が複
数個順にリング状に接続されたリング発振回路は、発振
周波数が電圧制御信号に応じて可変制御されるリング発
振回路を構成し、さらにこの周波数可変のリング発振回
路を電圧制御発振回路として用いることでＰＬＬ回路の
一構成が可能となる。

【００１３】

【発明が解決しようとする課題】このように従来の可変
遅延回路にあっては、インバータ回路の出力ノードに接
続された容量素子への充電電流の大きさを制御すること
により、出力電圧信号の傾斜を変化させて遅延時間を可
変制御していた。このため、インバータの電流吐出側ト
ランジスタに対し直列に電流制限のためのカレントミラ
ー回路等を設ける必要がある。しかし、このような電流
制限回路がその機能を果たすためには、通常そのトラン
ジスタが能動域で動作する必要があることから、スイッ
チング動作で駆動しうる電流値よりも小さな電流しか駆
動することができない。その結果、可変遅延回路による
制御可能な遅延時間の最小値は、インバータ回路単体に
よる遅延時間よりもかなり大きなものとならざるを得
ず、インバータ回路単体による遅延時間に近い値にまで
小さくすることは困難である。

【００１４】さらに、外部から受ける制御信号が電圧信
号である場合、これに対応した充電電流を生成するため
の電圧−電流変換回路を必要とする。しかし、電圧−電
流変換回路はオペアンプ等を主体として構成されること
から、インバータ回路等の他の構成要素に比べて回路規
模が大きい。このため、全体の回路規模も大きくなりが
ちである。

【００１５】また、回路のＩＣ化を図った場合、抵抗Ｒ
１等の値に依存して決まる電圧−電流変換比率と、コン
デンサＣ１の容量とは、製造プロセスの変動によってば
らつくが、これらは互いに無関係にばらつく。このこと
から、これらの積に従う遅延時間の可変遅延回路におけ
る遅延時間の制御可能な範囲は、ばらつきが大きくなり
易いという不都合もある。

【００１６】そして、このような可変遅延回路を用いて
構成された周波数可変のリング発振回路やＰＬＬ回路に
は、上述のことに対応して、発振周波数を高くすること
ができないこと、回路規模が大きいこと、ＩＣ化に際し
発振周波数の制御可能範囲のばらつきが大きいことなど
の不都合がある。この発明は、上記従来技術における未
解決の課題に着目してなされたものであり、制御可能な
遅延時間の最小値が従来よりも小さくでき回路規模も小
さい可変遅延回路を実現することを目的とする。さらに
は、制御可能な遅延時間の最小値が従来よりも小さくで
き回路規模も小さくＩＣ化したときにばらつきが小さい
可変遅延回路を実現することを目的とする。また、制御
可能な発振周波数を従来よりも高くでき回路規模も小さ
い周波数可変のリング発振回路やＰＬＬ回路の実現、さ
らにはこれに加えてＩＣ化したときにばらつきが小さい
周波数可変のリング発振回路やＰＬＬ回路の実現をも目
的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、二値信号を入力とするインバー
タ回路と、前記インバータ回路の出力ノード側に接続さ
れた遅延時間を設定する容量素子とを備え、遅延時間を
可変制御するための電圧制御信号によって前記容量素子
の充放電を制御するようにした可変遅延回路において、
前記インバータ回路に入力信号を供給すると共に、前記
インバータ回路の出力ノード及び前記容量素子との間に
前記制御信号に応じて前記容量素子に対する充放電電流
の通電時間を制御するスイッチング回路を介挿したもの
である。

【００１８】また、請求項２の発明は、前記スイッチン
グ回路をＭＯＳトランジスタで構成すると共に、前記容
量素子をＭＯＳトランジスタと同一半導体基板に形成し
たゲート容量で構成するようにしたものである。請求項
３の発明は、請求項１又は２記載の可変遅延回路を複数
段リング状に接続して構成されたリング発振回路であ
る。

【００１９】請求項４の発明は、基準信号と帰還信号と
の位相差に応じた信号を出力する位相比較回路と、前記
位相比較回路の出力側に接続されたフィルタ回路と、前
記フィルタ回路の出力側に接続され且つ出力信号を前記
位相比較回路に帰還信号として供給する請求項３記載の
リング発振回路で構成される電圧制御発振回路とを備え
たＰＬＬ回路である。

【００２０】

【作用】請求項１記載の発明に係る可変遅延回路にあっ
ては、インバータ回路の出力電流がそのままスイッチン
グ回路を介して容量素子の充電電流とされるので、入力
信号が変化したときこれに応じる充電電流は何ら制限さ
れることなく容量素子に供給される。そこで、容量素子
の容量と充電電流の大きさによって決まる容量素子に発
生する電圧の傾斜すなわちインバータ回路の出力ノード
の電圧出力信号の傾斜は従来よりも急峻なものとなる。
よって、従来よりも遅延時間を短くすることが可能とな
る。

【００２１】ところで、この傾斜度は固定的なものであ
り、制御信号の値によって変化するものではない。しか
し、スイッチング回路が制御信号の電圧値等とインバー
タ回路の出力ノードの電圧出力信号との比較結果に対応
して容量素子への充放電電流を通電遮断することとした
ことから、容量素子の充電期間が制御信号の電圧値に応
じて変化し、これに伴ってインバータ回路の出力ノード
の電圧出力信号の傾斜部分の長さが制御信号の電圧値に
応じて変化する。

【００２２】具体的には、スイッチング回路が通電状態
で容量素子が放電した状態において入力信号が反転する
と、上述の傾斜で容量素子が充電され、さらに容量素子
の発生電圧が上昇してインバータ回路の出力ノードの電
圧出力信号が制御信号の電圧値に達すると、スイッチン
グ回路が遮断状態となり、インバータ回路の出力ノード
の電圧が、容量素子から切り離されて、速やかに入力信
号の反転値に達する。これにより、立ち上がり部分の波
形の下部が傾斜しその上部がこの傾斜部分の期間だけ遅
延した波形が得られる。

【００２３】一方、逆向きの遷移については、スイッチ
ング回路が遮断状態で容量素子が制御信号の電圧値にま
で充電された状態において入力信号が反転すると、スイ
ッチング回路が遮断状態のためインバータ回路の出力ノ
ードの電圧が速やかに制御信号の電圧値にまで下がる。
そして、これに応じてスイッチング回路が通電状態とな
り、制御信号の電圧値にまで充電されていた容量素子か
らの放電が行われる。インバータ回路の出力ノードの電
圧が入力信号の反転値に達するまでのこのときの傾斜は
上述の傾斜と逆向きで同様の傾斜度のものとなる。これ
により、立ち下がり部分の波形の下部が傾斜した波形が
得られる。

【００２４】電圧出力信号が、遷移部にこのような傾斜
部を有する波形の信号として生成されることから、電圧
出力信号を所定の閾値で二値化するとその立ち上がりタ
イミング又は立ち下がりタイミングが傾斜部分の期間に
応じて遅延した波形が得られる。このことから、この発
明の可変遅延回路は、インバータ回路の出力ノードの電
圧出力信号の傾斜度が固定的なものであっても、その傾
斜部分の時間長を制御信号の電圧値に応じて変化させる
ことができる。そこで、遅延時間を可変制御することが
可能となる。しかも、電圧出力信号の傾斜が急峻で従来
よりも遅延時間を短くすることが可能なことは既述の通
りであるから、従来よりも小さな遅延時間の範囲で可変
制御することが可能である。

【００２５】さらに、この構成の可変遅延回路にあって
は、回路規模を大きくする主要因となるオペアンプ等の
回路が不要であるのに対し、新たに設けられたスイッチ
回路は一般に簡易で小規模な回路で済む。そこで、全体
の回路規模も小さなものとなる。したがって、この発明
にあっては、制御可能な遅延時間の最小値が従来よりも
小さくでき回路規模も小さい可変遅延回路を実現するが
できる。

【００２６】請求項２記載の発明に係る可変遅延回路に
あっては、さらに容量素子とスイッチング回路とが同一
のＭＯＳ−ＩＣ内に設けられ、スイッチング回路がスイ
ッチングトランジスタであり、しかも容量素子がゲート
容量で構成される。具体的には、このスイッチングトラ
ンジスタと容量素子とは、その断面構造における深さ方
向の構成がほぼ同一のものである。

【００２７】ここで、同一のＭＯＳ−ＩＣ内に同一の断
面構造で形成されたトランジスタと容量素子において
は、充放電電流に大きく影響するゲート厚さのばらつき
というＩＣ製造プロセス条件の変動に関し、同様の変動
を受けることとこの変動がそれらの特性に及ぼす影響の
特性とから、トランジスタのオン抵抗が大きい方にばら
ついたときには容量素子の容量が小さい方にばらつき、
トランジスタのオン抵抗が小さい方にばらついたときに
は容量素子の容量が大きい方にばらつくという相関関係
が存在する。

【００２８】そこで、トランジスタのオン抵抗の大小と
容量素子の充放電電流の大小とはほぼ逆の相関があり、
さらに容量素子の充放電により発生する電圧の傾斜は充
放電電流の大きさと容量素子の容量の大きとの比に対応
して決まることから、ＩＣ製造プロセス条件が変動して
も、トランジスタのばらつきと容量素子のばらつきが互
いに相殺しあい、充放電によって容量素子に発生する電
圧のばらつきは、抑制される。

【００２９】したがって、この発明の第２の構成の可変
遅延回路にあっては、制御可能な遅延時間の最小値が従
来よりも小さくでき回路規模も小さくでき、しかもＩＣ
化したときのばらつきを小さく抑えることができる。こ
の発明の構成のリング発振回路やＰＬＬ回路にあって
は、制御可能な遅延時間の最小値が従来よりも小さくで
き回路規模も小さい可変遅延回路を採用する。ここで、
リング発振回路やＰＬＬ回路における制御可能な発振周
波数の上限は、採用した可変遅延回路における遅延時間
の最小値に対応して決まる。

【００３０】したがって、この発明では、制御可能な発
振周波数を従来よりも高くでき回路規模も小さい周波数
可変のリング発振回路やＰＬＬ回路を実現することが可
能となる。さらに、制御可能な遅延時間の最小値が従来
よりも小さく回路規模も小さくＩＣ化したときのばらつ
きの小さい可変遅延回路を採用することにより、制御可
能な発振周波数を従来よりも高くでき回路規模も小さい
ことに加えてＩＣ化したときにばらつきが小さい周波数
可変のリング発振回路やＰＬＬ回路を実現することもで
きる。

【００３１】

【実施例】図１にこの発明の可変遅延回路の一実施例を
示す。これは従来例の図９に対応するものであり、波形
整形等によって最終的に二値化されるべき信号をも含め
た広い意味での二値信号Ｖinを入力信号とし、二値信号
Ｖinの遷移タイミングに対する遅延時間を可変制御する
ための電圧信号Ｖcnt を制御信号として受け、入力信号
（Ｖin）の立ち上がり及び立ち下がりの遷移タイミング
を制御信号（Ｖcnt）の電圧値に応じた同一時間だけ遅
延させた反転信号を生成しこれを出力信号Ｖout とする
回路である。

【００３２】ここで、１００，２００は、それぞれ図９
における可変遅延回路１０，２０に対応する可変遅延回
路である。３０は可変遅延回路２００の出力信号を反転
するとともに波形整形（二値化）して出力信号Ｖout を
発生するインバータ回路であり、図９におけるものと同
一でよい。可変遅延回路１００は、二値信号Ｖinを入力
信号とし電圧信号Ｖcnt を制御信号として受け、入力信
号（Ｖin）の立ち下がり，又は立ち上がり及び立ち下が
りの遷移タイミングを制御信号（Ｖcnt ）の電圧値に応
じて遅延させた反転信号Ｖa を生成しこれを出力信号と
するものである。立ち下がりのタイミングだけでなく立
ち上がりのタイミングをも遅延させることがある点、さ
らにその構成と性能の点で、従来のものと相違する。

【００３３】また、可変遅延回路２００は、可変遅延回
路１００と同様の構成を有し、可変遅延回路１００に従
属接続される。これは、入力信号（Ｖa ）の立ち下が
り，又は立ち上がり及び立ち下がりの遷移タイミングを
制御信号（Ｖcnt ）の電圧値に応じて遅延させた反転信
号Ｖb を生成するが、信号Ｖa が信号Ｖinの反転信号で
あることから、信号Ｖb は信号Ｖinに対してはその立ち
上がり，又は立ち下がり及び立ち上がりを遅延させるこ
ととなる。そこで、信号Ｖb は、入力信号（Ｖin）の立
ち上がり及び立ち下がりの遷移タイミングが制御信号
（Ｖcnt ）の電圧値に応じた同一時間だけ遅延させられ
た信号となる。その結果、出力信号Ｖout は上述のもの
となる。

【００３４】可変遅延回路１００の構成を説明する。こ
こに、Ｃ２は充放電されて電圧信号を発生する容量素子
としてのコンデンサ（図９のＣ１に対応する）、３は入
力信号（Ｖin）を受けその反転値に対応した向きの充放
電電流をコンデンサＣ２に出力するインバータ回路であ
る。インバータ回路３は、従来と同様に信号反転ととも
に入力信号（Ｖin）の二値化をも行うものであるが、従
来はこれに付加されていた図９における電圧−電流変換
回路１とカレントミラー回路２が取り除かれている。そ
の代わりに、スイッチングトランジスタＴｒ3 が、スイ
ッチング回路として、インバータ回路３の出力ノードと
コンデンサＣ２との間に挿入接続されている。電圧−電
流変換回路とカレントミラー回路を構成するのには多数
のトランジスタ等が要るのに対しスイッチング回路を構
成するのには単一のトランジスタでも可能であるから、
回路規模が小さくなる。さらに、コンデンサＣ２への充
電電流が制限を受けることがなくなるから、コンデンサ
Ｃ２の充放電を短時間で行うことができる。

【００３５】具体的には、インバータ回路３は、ソース
が電源ラインＶddに接続されゲートに入力信号（Ｖin）
を受けるＰチャンネルＭＯＳトランジスタＴｒ1 と、ソ
ースが接地ラインＶssに接続されドレインがトランジス
タＴｒ1 のドレインに接続されゲートに入力信号（Ｖi
n）を受けるＮチャンネルＭＯＳトランジスタＴｒ2 と
を備え、トランジスタＴｒ1 ，Ｔｒ2 のドレインの接続
点を出力ノード（Ｖa ）とするＣＭＯＳ型のインバータ
である。この回路３は、入力信号（Ｖin）が“Ｈ”（ハ
イ）のときには、トランジスタＴｒ1 がオフでトランジ
スタＴｒ2 がオンとなり、出力ノードを接地ラインＶss
に導通させて、“Ｌ”（ロー）出力状態となる。一方、
入力信号（Ｖin）が“Ｌ”（ロー）のときには、トラン
ジスタＴｒ1 がオンでトランジスタＴｒ2 がオフとな
り、出力ノードを電源ラインＶddに導通させて、“Ｈ”
（ハイ）出力状態となる。すなわち、インバータ回路３
は、入力信号（Ｖin）の反転値に対応した向きの充放電
電流となるようにコンデンサＣ２の充放電を制御する。
なお、インバータ回路３の閾値はＶe とする。

【００３６】トランジスタＴｒ3 は、ソースがコンデン
サＣ２の一端に接続されドレインがインバータ回路３の
出力ノード（Ｖa ）に接続されゲートに制御信号（Ｖcn
t ）を受けるＮチャンネルＭＯＳトランジスタである。
なお、制御信号（Ｖcnt ）が電圧信号であるから、トラ
ンジスタＴｒ3 は制御信号（Ｖcnt ）を直接に受けるこ
とができる。

【００３７】このトランジスタＴｒ3 のゲート閾値をＶ
T とするとトランジスタＴｒ3 がスイッチングする閾値
Ｖd は（Ｖcnt −ＶT ）となるから、トランジスタＴｒ
3 は、ドレインの接続されたインバータ回路３の出力ノ
ードの電圧Ｖa が閾値Ｖd より大きいときにはオフし、
電圧Ｖa が閾値Ｖd より小さいときにはオンする。これ
により、トランジスタＴｒ3 は、制御信号の電圧値（Ｖ
cnt ）に応じて決まる閾値とインバータ回路３の出力ノ
ードに発生する電圧Ｖa との比較結果に対応してコンデ
ンサＣ２への充放電電流を通電遮断するスイッチング回
路として機能する。

【００３８】コンデンサＣ２は、充放電電流の入出力側
となる一端がトランジスタＴｒ3 のソースに接続され、
他端が接地ラインＶssに接続されたものである。そこ
で、トランジスタＴｒ3 がオンのときには、インバータ
回路３からのトランジスタＴｒ3 を介する充放電電流に
よって充放電され、この充放電電流に応じた傾斜の立ち
上がり又は立ち下がり部分を有する電圧信号を充放電電
流の入出力側となる一端に発生する容量素子として機能
する。また、トランジスタＴｒ3 がオフのときには、オ
ンからオフしたときの充電状態を保持する。

【００３９】このように充放電電流の電流値を制限する
回路が設けられていないので、インバータ３，トランジ
スタＴｒ3 を介する充放電電流によってコンデンサＣ２
に発生する電圧の傾斜度は変えられないが、その代わり
トランジスタＴｒ3 が制御信号（Ｖcnt ）に応じてスイ
ッチングするので、制御信号（Ｖcnt ）に応じてコンデ
ンサＣ２の充電状態ひいてはコンデンサＣ２に発生する
電圧を制御信号（Ｖcnt ）に応じて可変制御することが
できる。

【００４０】図１の回路の動作を説明する。先ず、制御
信号（Ｖcnt ）の値を仮にＶ０（ただし、Ｖ０＜Ｖe ）
としたときの動作を図２，図４の波形図を参照しつつ説
明する。なお、図２は従来例の説明と同様にインバータ
の遅延を無視したものであるが、図４はインバータ固有
の遅延による波形の傾斜をも含んだものである。また、
簡単のためトランジスタＴｒ3 のゲート閾値ＶT を無視
し、閾値Ｖd ＝電圧Ｖ０として説明する。

【００４１】この回路は、“Ｈ”，“Ｌ”の二値を採る
発振信号を入力信号（Ｖin）として受け（図２，４の
（ａ）参照）、入力信号（Ｖin）が“Ｈ”となっており
トランジスタＴｒ２がオンでコンデンサＣ２が完全放電
した状態から始めて（図２の時刻ｔ０’参照）、入力信
号（Ｖin）が“Ｈ”から“Ｌ”に遷移して閾値Ｖe 以下
になると（図２，４の（ａ）における立ち下がり部分参
照，時刻ｔ１’）、インバータ回路３の出力状態が
“Ｌ”から“Ｈ”に遷移する。このとき、出力電圧信号
（Ｖa ）が閾値Ｖd ＝電圧Ｖ０以下の間はトランジスタ
Ｔｒ3 がオンしており、トランジスタＴｒ1 ，Ｔｒ3 を
介してコンデンサＣ２が充電される。これによってイン
バータ回路３の出力電圧信号（Ｖa ）は、コンデンサＣ
２の容量が従来のコンデンサ（Ｃ１）のものと同じであ
れば、従来のものよりは急峻に但しコンデンサＣ２が遮
断されているときよりは緩やかな傾き（この傾きをｆと
おく。）で“Ｌ”から“Ｈ”に遷移する（図２，４の
（ｂ）における立ち上がり部分の下部参照）。

【００４２】そして、コンデンサＣ２に発生する電圧が
上昇しこれに伴ってインバータ回路３の出力電圧信号
（Ｖa ）が閾値Ｖd ＝電圧Ｖ０に達するとトランジスタ
Ｔｒ3がオフする（時刻ｔ２’）。そこで、インバータ
３の出力ノード（Ｖa ）がコンデンサ２から遮断され
て、コンデンサＣ２の充電が停止し、これに対応してイ
ンバータ回路３の出力電圧信号（Ｖa ）は、速やかに
“Ｌ”から“Ｈ”に遷移する（図２，４の（ｂ）におけ
る立ち上がり部分の上部参照）。

【００４３】この出力電圧信号（Ｖa ）が可変遅延回路
１００の出力としてさらに次段の可変遅延回路２００に
入力されると可変遅延回路２００におけるインバータ回
路によって閾値Ｖe で二値化される。ここで、インバー
タ回路における遅延を無視すると、インバータ回路３の
出力電圧信号（Ｖa ）が閾値Ｖe に達したときすなわち
時間ｄ３＝（Ｖe ／ｆ）だけ遷移開始から遅延した時点
で、可変遅延回路２００の出力電圧信号（Ｖb ）が反転
する（図２，４の（ｃ）における立ち下がり部分の上部
参照）。なお、このとき可変遅延回路２００ではそのコ
ンデンサが遮断状態にあるので出力電圧信号（Ｖb ）が
速やかに変化する。さらに、電圧信号（Ｖb ）がインバ
ータ３０によって反転されて、出力信号Ｖout が変化す
る（図２，４の（ｂ）の（ｄ）における立ち上がり部分
参照）。これにより、出力信号Ｖout は、立ち上がり遷
移するタイミングが入力信号（Ｖin）の立ち下がり遷移
のタイミングに対し時間ｄ３だけ遅延させられたものと
なる。

【００４４】これに対し、入力信号（Ｖin）が“Ｌ”か
ら“Ｈ”に遷移し閾値Ｖe 以上になると（図２，４の
（ａ）における立ち上がり部分参照，時刻ｔ３’）、イ
ンバータ回路３の出力状態が“Ｈ”から“Ｌ”に遷移す
る。このとき、出力電圧信号（Ｖa ）が閾値Ｖd ＝電圧
Ｖ０以上の間はトランジスタＴｒ3 がオフしており、イ
ンバータ回路３の出力ノード（Ｖa ）とコンデンサＣ２
とが遮断状態にあるので、インバータ回路３の出力電圧
信号（Ｖa ）は速やかに“Ｈ”から“Ｌ”に遷移する
（図２，４の（ｂ）における立ち下がり部分の上部参
照）。そして、インバータ回路３の出力電圧信号（Ｖa
）が閾値Ｖd ＝電圧Ｖ０に達するとトランジスタＴｒ3
がオンし、これに伴ってインバータ３の出力ノード
（Ｖa ）とコンデンサＣ２が導通して、トランジスタＴ
ｒ3 ，Ｔｒ２を介してコンデンサＣ２からの放電が行わ
れる。これに対応してインバータ回路３の出力電圧信号
（Ｖa ）は、傾斜ｆで“Ｈ”から“Ｌ”に遷移する（図
２，４の（ｂ）における立ち下がり部分の下部参照）。

【００４５】この出力電圧信号（Ｖa ）が可変遅延回路
１００の出力としてさらに次段の可変遅延回路２００に
入力されると可変遅延回路２００におけるインバータ回
路によって閾値Ｖe で二値化されるが、Ｖ０＜Ｖe であ
るから、傾斜部分の存在に関わらず可変遅延回路２００
におけるインバータ回路は入力信号（Ｖin）の遷移，そ
してインバータ回路３の出力電圧信号（Ｖa ）の遷移に
対応して速やかに変化する（時刻ｔ３’）。ただし、可
変遅延回路２００は可変遅延回路１００によって反転さ
れた信号（Ｖa ）を入力としているから、再度の説明は
割愛するが上述の可変遅延回路１００の動作と同様にし
て、信号（Ｖa ）の立ち下がり遷移するタイミングを時
間ｄ３だけ遅延させる（時刻ｔ４’）。これにより、出
力信号Ｖout は、立ち下がり遷移するタイミングも入力
信号（Ｖin）の立ち上がり遷移のタイミングに対し時間
ｄ３だけ遅延させられたものとなる。

【００４６】次に制御信号（Ｖcnt ）の値を仮に（２×
Ｖ０）としたときの動作を説明するが、このときの波形
を示す図３，５の波形（ａ）〜（ｄ）はそれぞれ図２，
４の波形（ａ）〜（ｄ）に対応したものである。なお、
（２×Ｖ０）＞Ｖe のときを例として説明する。制御信
号（Ｖcnt ）の値がＶ０のときとの基本的な相違は、閾
値Ｖd が２倍の（２×Ｖ０）になったことに対応して傾
斜部の長さも２倍になり、これに伴って傾斜部に対応し
た遅延時間がｄ４＝（（２×Ｖ０）／ｆ）＝（２×ｄ
３）と２倍になることである。そこで、重複する説明は
割愛する。ただし、その他に（２×Ｖ０）＞Ｖe である
ことに伴い、入力信号（Ｖin）が閾値Ｖe に達するタイ
ミングと，出力電圧信号（Ｖa ）が閾値Ｖd ＝電圧（２
×Ｖ０）に達するタイミングとが逆転する。

【００４７】そこで、可変遅延回路１００により入力信
号（Ｖin）に対し出力電圧信号（Ｖa ）は立ち上がりが
（Ｖe ／ｆ）だけ遅延させられ立ち下がりが（（（２×
Ｖ０）／ｆ）−（Ｖe ／ｆ））だけ遅延させられ、さら
に、可変遅延回路２００により電圧信号（Ｖa ）に対し
電圧信号（Ｖb ）は立ち上がりが（Ｖe ／ｆ）だけ遅延
させられ立ち下がりが（（（２×Ｖ０）／ｆ）−（Ｖe
／ｆ））だけ遅延させられる。これにより、出力信号Ｖ
out は、これらの遅延時間の和として、入力信号（Ｖi
n）に対しその立ち上がり遷移するタイミング及び立ち
下がり遷移のタイミングが時間ｄ４＝（（２×Ｖ０）／
ｆ）＝（２×ｄ３）だけ遅延させられたものとなる。

【００４８】こうして、制御信号（Ｖcnt ）の値（２×
Ｖ０）に対応して時間（２×ｄ３）だけ入力信号（Ｖi
n）を遅延させた反転信号が、出力信号Ｖout として得
られる。また、以上の説明から明らかなように、制御信
号（Ｖcnt ）の値を他の任意の値に設定すれば、これに
対応した他の遅延時間だけ入力信号（Ｖin）を遅延させ
た出力信号Ｖout を得ることができる。なお、実際の遅
延時間は上述の遅延時間にインバータ回路固有の遅延時
間が重畳したものであるが、既述の通り従来のものより
急峻な傾きｆの波形を用いることから従来の可変遅延回
路よりも遅延時間の最小値を小さくすることができる。
特に、傾きｆの波形部分を制御信号（Ｖcnt ）に応じて
短縮することから、制御信号（Ｖcnt ）の値を最高値に
設定したときにはインバータ回路固有の遅延時間だけに
よる遅延時間に近いところまで制御することができる。

【００４９】なお、この実施例は、信号の立ち上がり遷
移のタイミング及び立ち下がり遷移のタイミング双方を
同じだけ遅延させる回路であるが、これらのタイミング
を同一とする必要がない場合には、可変遅延回路を複数
接続する必要はない。また、可変遅延回路の出力を受け
る後段の回路が入力を所定の閾値で二値化する回路の場
合には波形整形のためのインバータを設ける必要もな
い。そこで、このような場合には、この発明の可変遅延
回路を単独で用いることができる。

【００５０】また、この実施例は一例であり、電源ライ
ンＶddや接地ラインＶssは他の基準電圧ラインであって
もよく、トランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 はＰチャ
ンネル型とＮチャンネル型とをそれぞれ入替えた構成も
可能であり、コンデンサＣ２の他端はさらに他の基準電
圧ラインに接続されていてもよい。この発明の可変遅延
回路の他の実施例について説明する。この可変遅延回路
は、上述の可変遅延回路に対し特にＩＣ化に際し遅延時
間のばらつきを抑制すべく要件を追加したものである。
このために、少なくともコンデンサＣ２とスイッチング
トランジスタＴｒ3 とは、同一のＭＯＳ−ＩＣ内に設け
られる。なお、ＩＣの構造に関するこの部分についての
断面模式図を図６に示す。ここで、スイッチングトラン
ジスタＴｒ3 は，ドレイン１０２がインバータ回路３の
出力ノード（Ｖa ）に接続され，ソース１０３がコンデ
ンサＣ２の一端（１０５）に接続され，ゲート１０１が
制御信号（Ｖcnt ）を受けるものである。コンデンサＣ
２は，断面構造における深さ方向の構成がスイッチング
トランジスタＴｒ3 のゲート１０１及びチャンネル部分
１０４の断面構造におけるものとほぼ同一であり，断面
構造上ゲートに対応する部位１０５がトランジスタＴｒ
3 のソース１０３に接続される一端であって充放電電流
の入出力側端子となるものである。なお、コンデンサＣ
２の他端となるバックゲート部位１０６等は通常接地ラ
インＶssに接続される。

【００５１】このように形成されてＩＣ化された可変遅
延回路にあっては、ＩＣの製造プロセス条件等の変動に
よりトランジスタのゲート酸化膜の厚さが変動すると、
これに対応してコンデンサの容量も変動する。ここで、
ＭＯＳトランジスタＴｒ3 のドレイン，ソース，ゲート
に与えられる電圧が一定とすると、トランジスタＴｒ3
のオン抵抗はゲート酸化膜の厚さに支配される。具体的
には、ゲート酸化膜の厚さが薄いとトランジスタＴｒ3
のオン抵抗は小さくなり、ゲート酸化膜の厚さが厚いと
トランジスタＴｒ3 のオン抵抗は大きくなる。一方、コ
ンデンサＣ２の容量は、やはりゲート酸化膜の厚さに支
配されるが、この厚さが薄いと容量は大きくなり、この
厚さが厚いと容量は小さくなる。また、トランジスタＴ
ｒ3 を介してコンデンサＣ２が充放電されることから、
両者の変動特性は互いに相殺しあう方向に働く。

【００５２】したがって、ＩＣ製造プロセス条件が変動
しても、トランジスタＴｒ3 とコンデンサＣ２の変動が
互いに相殺しあって、充放電によってコンデンサＣ２に
発生する電圧の傾斜度ｆのばらつきは、抑制される。そ
の結果、この可変遅延回路にあっては、制御可能な遅延
時間のばらつきを少なく抑えることができる。なお、こ
の説明から明らかなように、さらにばらつきを少なくす
るためには、トランジスタＴｒ3 ばかりでなくトランジ
スタＴｒ1,Ｔｒ2 の構造もコンデンサＣ２に対応したも
のとすることが望ましい。さらに、コンデンサＣ２の辺
縁部にトランジスタのソース又はドレイン相当領域を設
けてこれをコンデンサＣ２の他端とし、これを接地ライ
ンＶss等の基準電圧ラインに接続するのも良い。

【００５３】図７に、この発明のリング発振回路の一実
施例を示す。ここに、１００，２００，３００，４０
０，５００は、それぞれ上述の可変遅延回路１００と同
一のものである。これらは、可変遅延回路１００が可変
遅延回路５００の出力を入力とし可変遅延回路２００が
可変遅延回路１００の出力を入力とする等、互いの入出
力が順に接続されてリング状をなし、いわゆる５段リン
グオシレータを構成する。また、これらは、この発振回
路における発振周波数を可変制御するための電圧信号Ｖ
cnt を制御信号として受ける。なお、インバータ３０
は、この発振回路の発生した発振信号（例えば発振可変
遅延回路５００の出力）を波形整形して出力信号Ｖout
とするものであり、波形整形等の必要があるときだけ設
けられるものである。

【００５４】リング発振回路の一般的な動作説明は割愛
するが、この例では電圧信号Ｖcntに応じて各可変遅延
回路１００乃至５００がそれぞれ１〜２ｎｓの範囲で信
号を遅延させると、可変遅延回路全体での信号遅延が５
〜１０ｎｓの範囲で制御され、これが発振信号の半周期
に対応することから、この周波数可変のリング発振回路
における発振周波数は制御信号（Ｖcnt ）に応じて１０
０〜５０ＭＨｚの範囲で可変制御される。上述のように
可変遅延回路１００〜５００における可変制御可能な遅
延時間の最小値が小さいことから、このようにこのリン
グ発振回路における可変制御可能な発振周波数の最高値
を高くすることができる。また、可変遅延回路における
遅延時間のばらつきが小さいことからこのリング発振回
路における発振周波数のばらつきも小さくなる他、回路
規模が小さくなるという特徴も引き継いでいる。

【００５５】なお、この実施例は５段リングオシレータ
であるが、５段に限られるものではなく、可変制御した
い周波数領域に応じて３段や７段等であってもよい。ま
た、リング発振回路に含まれる可変遅延回路の全てが上
述のこの発明の可変遅延回路である必要もなく、そのう
ちの１以上の回路がこの発明の可変遅延回路であっても
よい。この場合は、最高の効果は得られないにしてもそ
の個数に応じた程度の効果を得ることができる。特に、
デューティ５０％の発振信号を得たい場合は、この発明
の可変遅延回路の個数を偶数個とし残りを例えばインバ
ータとすればよい。信号の立ち下がり遷移に対する遅延
と立ち上がり遷移に対する遅延とが一致して所望の発振
信号が得られるからである。

【００５６】図８に、この発明のＰＬＬ回路の一実施例
を示す。ここに、６１０は、周波数制御の目標とされる
例えば１００ＭＨｚの発振信号Ａと、帰還された発振信
号Ｂを入力し、信号Ａと信号Ｂとの位相を比較してその
比較結果に応じた値等の信号、例えば位相ずれの程度に
対応したパルス幅を有する信号等を発生する位相比較回
路である。６２０は、位相比較回路６１０の出力信号を
フィルタリングすることにより電圧信号を発生するフィ
ルタ回路であり、通常はローパスフィルタである。６３
０は、電圧制御発振回路であるが、具体的には上述のこ
の発明のリング発振回路であり、フィルタ回路６２０の
出力電圧信号を制御信号として受け、これに応じて発振
周波数が制御される。なお、発振信号Ａは外部回路から
送られてくる例えば１００ＭＨｚの発振信号であり、電
圧制御発振回路６３０の発生する発振信号Ｂは出力信号
とされるとともに位相比較回路６１０に帰還される。

【００５７】ＰＬＬ回路の動作については、その詳細な
説明は割愛するが、この例では電圧制御発振回路６３０
の発生する発振信号Ｂが１００ＭＨｚから少しでも変動
してその位相が変化すると、発振信号Ａと発振信号Ｂと
の位相がずれ、このことが位相比較回路６１０によって
検出される。そして、この検出結果がフィルタ６２０で
フィルタリングされ電圧信号とされて電圧制御発振回路
６３０の制御信号とされ、さらにこの制御信号に応じて
電圧制御発振回路６３０の発振周波数が位相ずれを打ち
消すように加減される。そこで、発振信号Ｂは発振信号
Ａに対し周波数及び位相が追従する１００ＭＨｚの発振
信号となる。また、例えば信号Ｂの帰還ラインに例えば
（１／２）分周器を挿入すれば、発振信号Ｂは発振信号
Ａに周波数及び位相が追従する２００ＭＨｚの発振信号
となる。

【００５８】上述のようにこの発明のリング発振回路に
おける可変制御可能な発振周波数の最高値が高いことか
ら、このようにこのＰＬＬ回路の制御可能な発振周波数
を高くすることができる。また、このＰＬＬ回路は、回
路規模が小さいこと、発振周波数のばらつきが小さくな
ること等の特徴も引き継いでいる。

【００５９】

【発明の効果】以上説明したように、請求項１の発明に
係る可変遅延回路にあっては、インバータ回路の出力ノ
ードに容量素子を接続した可変遅延回路において、イン
バータ回路の出力ノードと容量素子との間に制御信号の
電圧値に応じてスイッチングのタイミングが変わるスイ
ッチング回路（スイッチングトランジスタ）が接続され
る。そこで、容量素子の充電電流を制限するために従来
は必要とされた電圧−電流変換回路やカレントミラー回
路が不要となる。

【００６０】したがって、制御可能な遅延時間の最小値
が従来よりも小さくでき回路規模も小さい可変遅延回路
を実現することができる。また、請求項２の発明に係る
可変遅延回路にあっては、第１の構成のものにさらに要
件が付加され、容量素子とスイッチング回路とが同一の
ＭＯＳ−ＩＣ内に設けられ、スイッチング回路がスイッ
チングトランジスタであり、しかもこのスイッチングト
ランジスタと容量素子とは、その断面構造における深さ
方向の構成がほぼ同一のものとされる。

【００６１】これにより、制御可能な遅延時間の最小値
が従来よりも小さくでき回路規模も小さくでき、しかも
ＩＣ化したときのばらつきを小さく抑えることができる
という効果が得られる。この発明の構成のリング発振回
路やＰＬＬ回路にあっては、発振回路における可変遅延
回路としてこの発明の可変遅延回路が採用される。

【００６２】したがって、制御可能な発振周波数を従来
よりも高くでき回路規模も小さいリング発振回路やＰＬ
Ｌ回路を実現することができ、さらに、制御可能な発振
周波数を従来よりも高くでき回路規模も小さいことに加
えてＩＣ化したときにばらつきが小さいリング発振回路
やＰＬＬ回路を実現することもできる。

【図面の簡単な説明】

【図１】図１は、この発明の可変遅延回路の一実施例で
ある。

【図２】図２は、図１の回路における信号の波形図であ
る。

【図３】図３は、図１の回路における信号の波形図であ
る。

【図４】図４は、図２に対応する波形図であってインバ
ータ回路による遅延をも考慮したものである。

【図５】図５は、図３に対応する波形図であってインバ
ータ回路による遅延をも考慮したものである。

【図６】図６は、図１の回路をＩＣ化したときの実施例
についての要部の断面模式図である。

【図７】図７は、この発明の可変周波数発振回路の一実
施例である。

【図８】図８は、この発明のＰＬＬ回路の一実施例であ
る。

【図９】図９は、従来の可変遅延回路の例である。

【図１０】図１０は、図９の回路における信号の波形図
である。

【図１１】図１１は、図９の回路における信号の波形図
である。

【符号の説明】

Ｃ１コンデンサ１電圧−電流変換回路２カレントミラー回路３インバータ回路１０，２０可変遅延回路３０インバータ回路Ｃ２コンデンサＴｒ３スイッチング回路としてのトランジスタ１００可変遅延回路１０１ゲート１０２ドレイン１０３ソース１０４チャンネル１０５ゲート対応部１０６チャンネル対応部１０７酸化膜２００可変遅延回路３００，４００，５００可変遅延回路６１０位相比較回路６２０ローパスフィルタ６３０電圧制御発振回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｌ 7/099

Claims

【特許請求の範囲】

【請求項１】二値信号を入力とするインバータ回路
と、前記インバータ回路の出力ノード側に接続された遅
延時間を設定する容量素子とを備え、遅延時間を可変制
御するための電圧制御信号によって前記容量素子の充放
電を制御するようにした可変遅延回路において、前記インバータ回路に入力信号を供給すると共に、前記
インバータ回路の出力ノード及び前記容量素子との間に
前記制御信号に応じて前記容量素子に対する充放電電流
の通電時間を制御するスイッチング回路を介挿したこと
を特徴とする可変遅延回路。
【請求項２】前記スイッチング回路をＭＯＳトランジ
スタで構成すると共に、前記容量素子をＭＯＳトランジ
スタと同一半導体基板に形成したゲート容量で構成する
ようにしたことを特徴とする請求項１記載の可変遅延回
路。
【請求項３】請求項１又は２記載の可変遅延回路を複
数段リング状に接続して構成されたリング発振回路。
【請求項４】基準信号と帰還信号との位相差に応じた
信号を出力する位相比較回路と、前記位相比較回路の出
力側に接続されたフィルタ回路と、前記フィルタ回路の
出力側に接続され且つ出力信号を前記位相比較回路に帰
還信号として供給する請求項３記載のリング発振回路で
構成される電圧制御発振回路とを備えたことを特徴とす
るＰＬＬ回路。