JP3237645B2 - 位相差‐電流変換回路 - Google Patents

位相差‐電流変換回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路等に使
用される位相差‐電流変換回路に関する。
【０００２】
【従来の技術】図１０は、従来の位相差‐電流変換回路
を示す回路図である。以下、この図面に基づき説明す
る。
【０００３】従来の位相差‐電流変換回路は、二つの信
号の位相差に応じたディジタル信号を出力するディジタ
ル型の位相比較器５０と、位相比較器５０から出力され
るディジタル信号に応じたアナログ信号として電流を出
力するチャージポンプ回路５４と、前記二つの信号の位
相が一致した場合に位相比較器５０から出力されるディ
ジタル信号を一定の遅延時間後にリセットする遅延回路
としてのリセット回路５２とを備えたものである。
【０００４】位相比較器５０は、ナンドゲート５０１〜
５０８，５１１及びインバータ５０９，５１０から構成
された、一般的なディジタル型位相比較器である。端子
Ｓｉｇ，Ｒｅｆからの入力信号の位相が一致しない場合
は、端子Ｕｐ，Ｄｏｗｎの一方がＨレベル、他方がＬレ
ベルとなる。端子Ｓｉｇ，Ｒｅｆからの入力信号の位相
が一致した場合は、端子Ｕｐ，Ｄｏｗｎの両方がまずＨ
レベルとなり、一定の遅延時間後にＬレベルとなる。
【０００５】チャージポンプ回路５４は、トランジスタ
Ｍ５〜Ｍ８、電流源５４１，５４２、電子的スイッチＳ
Ｗ２，ＳＷ３等から構成されたカレントミラー回路であ
る。端子Ｕｐ，Ｕｐ１がＨレベルかつ端子Ｄｏｗｎ，Ｄ
ｏｗｎ１がＬレベルの場合、電子的スイッチＳＷ２がオ
フかつ電子的スイッチＳＷ３がオンとなるので、端子Ｃ
ＰＯＵＴから電流Ｉｕｐが流出する。逆に、端子Ｕｐ，
Ｕｐ１がＬレベルかつ端子Ｄｏｗｎ，Ｄｏｗｎ１がＨレ
ベルの場合、電子的スイッチＳＷ２がオンかつ電子的ス
イッチＳＷ３がオフとなるので、端子ＣＰＯＵＴから電
流Ｉｄｏｗｎが流入する。また、端子Ｕｐ，Ｕｐ１及び
端子Ｄｏｗｎ，Ｄｏｗｎ１が両方ともＨレベルの場合、
電子的スイッチＳＷ２，ＳＷ３のどちらもオンとなるの
で、電流Ｉｄｏｗｎ，Ｉｕｐが互いに打ち消し合って、
端子ＣＰＯＵＴからはそれらの電流の僅かな差が出力さ
れる。逆に、端子Ｕｐ，Ｕｐ１及び端子Ｄｏｗｎ，Ｄｏ
ｗｎ１が両方ともＬレベルの場合、電子的スイッチＳＷ
２，ＳＷ３のどちらもオフとなるので、端子ＣＰＯＵＴ
からは何も出力されない。
【０００６】リセット回路５２は、直列接続された２ｎ
個のインバータ５２１〜５２ｎから構成されている。従
来は、インバータ５２１，…の段数又はインバータ５２
１，…を構成するトランジスタのサイズを調整すること
で、遅延時間を調整していた。
【０００７】リセット回路５２の遅延時間は、チャージ
ポンプ回路５４の出力電流の立ち上がり遅延時間と同じ
時間に設定する。このとき、位相比較器５０の端子Ｓｉ
ｇ，Ｒｅｆからの入力信号が同位相となるＰＬＬのロッ
ク状態においても、チャージポンプ回路５４が端子Ｓｉ
ｇ，Ｒｅｆからの入力信号のごく僅かな位相差に反応し
て、その位相差に比例した電流を出力するようになる。
これにより、一般に不感帯と呼ばれる位相差に出力電流
が比例しない状態を、回避することができる。
【０００８】
【発明が解決しようとする課題】次に、従来技術の問題
点について説明する。
【０００９】第一の問題点は、次のとおりである。ＰＬ
Ｌロック時において、チャージポンプ出力段のトランジ
スタに流れる電流は、予め設定した電流値に達してから
オフする特性が要求される。しかし、動作条件の変化や
製造時の条件のバラツキなどにより、この特性を保つこ
とができなかった。このことは、ノイズ特性の劣化の原
因になっていた。
【００１０】第一の問題点が生じる理由について説明す
る。リセット回路の遅延時間は、インバータを構成する
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲー
ト容量と、その前段インバータのＰＭＯＳトランジスタ
のオン抵抗とで決まる。これに対し、チャージポンプ回
路の電流立ち上がり遅延時間は、カレントミラー回路の
基準電流値とカレントミラー回路を構成するトランジス
タのゲート容量とで決まる。つまり、リセット回路とチ
ャージポンプ回路とで電流立ち上がり遅延時間が生ずる
原理が異なるため、電源電圧、周囲温度、製造条件等が
変化すると、リセット回路の遅延時間とチャージポンプ
回路の電流立ち上がり遅延時間とがそれぞれ独立に変動
する。そのため、ＰＬＬロック時にチャージポンプ出力
段のトランジスタに流れる電流が、設定した電流値に達
してからオフする特性が保てなかったのである。
【００１１】第二の問題点は、次のとおりである。リセ
ット回路で遅延素子として用いられるインバータは、１
段あたりの遅延量がチャージポンプ回路の電流立ち上が
り遅延時間に対して遥かに小さい。そのため、インバー
タの段数が何十段も必要になるので、ＰＬＬロック時に
おけるチャージポンプ出力電流の流れる時間を、最適な
長さに設定することが難しい。
【００１２】第二の問題点が生じる理由について説明す
る。チャージポンプ回路で発生するノイズの抑圧効果を
大きくするために、チャージポンプ回路の出力電流を大
きく設定しようとすると、出力段のトランジスタのチャ
ネル幅Ｗを大きくする必要がある。これにより、トラン
ジスタのゲート容量が増えるので、チャージポンプ回路
の電流立ち上がり遅延時間が大きくなる。一方、この遅
延時間をリセット回路で発生させるには、インバータが
何十段も必要となる。しかし、このような何十段ものイ
ンバータを半導体チップ上に形成することは、スペース
が足りないので困難である。その結果、ＰＬＬロック時
におけるチャージポンプ出力電流の流れる時間を、最適
な長さに保つことが難しくなるのである。
【００１３】
【発明の目的】そこで、本発明の目的は、チャージポン
プ出力段のトランジスタに流れる電流がＰＬＬロック時
において設定値に達してからオフする特性を、半導体チ
ップ上の占有面積を増やすことなく、常に実現できる、
位相差‐電流変換回路を提供することにある。
【００１４】
【課題を解決するための手段】請求項１記載の位相差‐
電流変換回路は、二つの入力信号の位相が一致しない場
合に一方が第一のレベルで他方が第二のレベルの第一及
び第二のディジタル信号を出力するとともに二つの入力
信号の位相が一致した場合に両方とも第一のレベルの第
一及び第二のディジタル信号を出力する位相比較器と、
この位相比較器から出力される第一のディジタル信号が
第一のレベルのときに限りに流出電流を出力するととも
に位相比較器から出力される第二のディジタル信号が第
一のレベルのときに限り流入電流を出力するチャージポ
ンプ回路と、二つの入力信号の位相が一致した場合に位
相比較器から出力された第一及び第二のディジタル信号
を一定の遅延時間後に第二のレベルにする遅延回路とを
備えたものである。そして、チャージポンプ回路には、
その立ち上がり遅延時間によって流出電流又は流入電流
を緩やかに出力する電流出力用トランジスタが設けられ
ている。遅延回路には、その立ち上がり遅延時間によっ
て前記一定の遅延時間を決定する遅延時間決定用トラン
ジスタが設けられている。遅延時間決定用トランジスタ
と電流出力用トランジスタとの立ち上がり遅延時間は、
同じに設定されている。
【００１５】請求項１記載の位相差‐電流変換回路は、
更に次の構成を採っている。電流出力用トランジスタ
は、位相比較器から出力される第一のディジタル信号が
第一のレベルのときに限りに流出電流を出力する第一の
導電型の電流出力用トランジスタと、位相比較器から出
力される第二のディジタル信号が第一のレベルのときに
限り流入電流を出力する第二の導電型の電流出力用トラ
ンジスタとからなる。遅延時間決定用トランジスタは、
二つの入力信号の位相が一致した場合に位相比較器から
出力された第一及び第二のディジタル信号によって動作
する第一の導電型の遅延時間決定用トランジスタ及び第
二の導電型の遅延時間決定用トランジスタからなる。遅
延回路には、第一の導電型の遅延時間決定用トランジス
タで決定された遅延時間と第二の導電型の遅延時間決定
用トランジスタで決定された遅延時間とのどちらか長い
方を、当該遅延回路の遅延時間とする遅延時間決定手段
が設けられている。
【００１６】チャージポンプ回路の電流出力用トランジ
スタと遅延回路の遅延時間決定用トランジスタとの立ち
上がり遅延時間が同じに設定されているので、電流出力
用トランジスタの遅延特性が電源電圧、周囲温度、製造
条件等で変化した場合も、遅延時間決定用トランジスタ
の遅延特性も同様に変化する。なぜなら、従来技術と比
較すると、電流出力用トランジスタも遅延時間決定用ト
ランジスタも同じ立ち上がり遅延時間を有するトランジ
スタであることから、チャージポンプ回路と遅延回路と
において遅延特性の変動要因が共通するからである。こ
れにより、チャージポンプ回路の出力電流が設定値に達
してオフする特性が常に保たれる。
【００１７】また、第一及び第二の導電型の電流出力用
トランジスタに、導電型の差に起因して例えばしきい値
に差が生じると、立ち上がり遅延時間にも差が生じる。
このとき、第一及び第二の導電型の遅延時間決定用トラ
ンジスタにも、同様に立ち上がり遅延時間に差が生じ
る。一方、遅延時間決定手段は、第一及び第二の導電型
の遅延時間決定用トランジスタで決定された遅延時間の
うち長いほうを、遅延回路の遅延時間とする。したがっ
て、第一及び第二の導電型の電流出力用トランジスタの
どちらか一方が動作しても、遅延回路が常に遅いほうに
合わせて動作するので、チャージポンプ回路の出力電流
が設定値に達してオフする特性が常に保たれる。
【００１８】電流出力用トランジスタと遅延時間決定用
トランジスタとの遅延特性の変化をより一致させるに
は、遅延時間決定用トランジスタと電流出力用トランジ
スタとを同じ半導体チップ上に形成することが好ましく
（請求項２）、更に同じ半導体チップ上に同じ構造で同
時に形成することが最も好ましい（請求項３）。
【００１９】請求項４記載の位相差‐電流変換回路は、
請求項１〜３記載の位相差‐電流変換回路において、更
に次の構成を採っている。二つの入力信号の位相が一致
した場合に位相比較器から出力された第一及び第二のデ
ィジタル信号を一定の遅延時間後に第二のレベルにする
遅延回路の出力信号は、第一及び第二のディジタル信号
の両方が第二のレベルから第一のレベルに変化したとき
に一定の遅延時間後に第二のレベルから第一のレベルに
変化し、続いて第一及び第二のディジタル信号の両方が
第一のレベルから第二のレベルに変化したときに瞬時に
第二のレベルに戻るものである。
【００２０】遅延回路の出力信号は、入力信号の例えば
立ち上がりのみを遅延させ立ち下がりを遅延させないこ
とにより、立ち下がりも遅延させる場合と比べ、約２倍
の周波数で位相差‐電流変換回路の動作が可能となる。
【００２１】請求項５記載の位相差‐電流変換回路は、
請求項１〜４記載の位相差‐電流変換回路において、更
に次の構成を採っている。遅延時間決定用トランジスタ
にはゲート容量増加用トランジスタが付設され、遅延時
間決定用トランジスタのゲートと当該ゲート容量増加用
トランジスタのゲートとが接続され、遅延時間決定用ト
ランジスタのソースとゲート容量増加用トランジスタの
ソース及びドレインとが接続されている。
【００２２】ゲート容量増加用トランジスタは、遅延時
間決定用トランジスタのソースに、ソース及びドレイン
が接続されているので、ドレイン電流が流れない。ま
た、ゲート容量増加用トランジスタは、遅延時間決定用
トランジスタのゲートに、ゲートが接続されているの
で、過渡的にゲート電流が流れる。一方、トランジスタ
の立ち上がり遅延時間は、ゲート容量（チャネル長とチ
ャネル幅との積）に比例し、定常的なドレイン電流に反
比例する。したがって、遅延時間決定用トランジスタ
は、ドレイン電流を増やすことなく、実質的にゲート容
量を調整できる。これにより、低消費電力化を図りつ
つ、所望の立ち上がり遅延時間が得られる。
【００２３】請求項６記載の位相差‐電流変換回路は、
請求項１〜５記載の位相差‐電流変換回路において、更
に次の構成を採っている。遅延時間決定用トランジスタ
は、電流出力用トランジスタに対して、ｋ＞１とする
と、定常的なドレイン電流を１／ｋ、かつ、チャネル長
とチャネル幅との積を１／ｋとした。
【００２４】トランジスタの立ち上がり遅延時間は、ゲ
ート容量（チャネル長とチャネル幅との積）に比例し、
定常的なドレイン電流に反比例する。すなわち、定常的
なドレイン電流を１／ｋ、かつ、チャネル長とチャネル
幅との積を１／ｋとしても、トランジスタの立ち上がり
遅延時間は変わらない。しかも、低消費電力化及び小型
化が図れる。
【００２５】以上の構成において、第一のレベルが高電
位であり、第二のレベルが低電位であってもよく、逆に
第一のレベルが低電位であり、第二のレベルが高電位で
あってもよい（請求項７，８）。また、第一の導電型が
ｐチャネル型であり、第二の導電型がｎチャネル型であ
るものとしてもよく、逆に第一の導電型がｎチャネル型
であり、第二の導電型がｐチャネル型であるものとして
もよい（請求項９，１０）。
【００２６】次に、異なる表現を用いてもう１度繰り返
し説明する。
【００２７】（１）．電源電圧、周囲温度、製造条件等
が変化した場合においても、位相比較器のリセット回路
として使用する遅延回路の遅延特性が、チャージポンプ
回路の出力電流の立ち上がり遅延特性と同じ比率で変化
する回路構成としたことを特徴とする位相差‐電流変換
回路。本発明では、ＰＬＬロック時にチャージポンプ出
力段のトランジスタに流れる電流が、電源電圧、周囲温
度、製造条件等が変化した場合でも、設定値に達してオ
フする特性が常に保たれる。
【００２８】（２）．（１）の位相差‐電流変換回路で
使用する位相比較器の遅延回路であり、以下の回路構成
を特徴とする。ただし、トランジスタのサイズとは、チ
ャネル長Ｌとチャネル幅Ｗとの積ＬＷと定義する。ま
た、ミラー比とは、カレントミラー回路で使用する入力
用及び出力用トランジスタ同士のチャネル幅Ｗの比（チ
ャネル長Ｌ一定）と定義する。
【００２９】Ａ．図１の遅延回路に示すように、トラン
ジスタで構成したカレントミラー回路のミラー電流の遅
延を検出し、これにより遅延時間を得る回路構成。
【００３０】Ｂ．図１に示すように、遅延回路のカレン
トミラー回路を構成するトランジスタＭ１とＭ２に、遅
延時間を設定するためのトランジスタＭ３を接続し、Ｍ
３のドレインはＧＮＤに接続する。これにより、消費電
流を増やすことなくミラー比の大きなカレントミラー回
路と同等な遅延特性を実現する。図１の遅延回路のカレ
ントミラー回路は、電流Ｉ１とＩ２の比が１：ｎ２とな
るが、ミラー電流Ｉ２の遅延時間はミラー比が１：（ｎ
２＋ｎ３）のカレントミラー回路とほぼ同となる。
【００３１】Ｃ．遅延回路とチャージポンプ回路の遅延
時間を同一に保ったまま、遅延回路の消費電流を増やす
ことなく、かつ、半導体集積回路上での実装面積を小さ
くするために、図１の回路を次に述べる構成とする。チ
ャージポンプ出力段Ｍ７とＭ８のカレントミラー回路の
ミラー比が１：ｎ８であるので、遅延回路のＭ１、Ｍ
２、Ｍ３のミラー比を調整し、Ｍ１と（Ｍ２＋Ｍ３）が
１：ｎ８のミラー比になるように設定する。また、Ｍ１
とＭ７のサイズ比を１：ｋに設定した場合、遅延回路の
基準電流Ｉ０をチャージポンプの基準電流Ｉｃｐの１／
ｋに設定する。
【００３２】Ｄ．図１の遅延回路は、入力信号の立ち上
がりだけを遅延し、遅延した信号の立ち下がりは入力信
号と同時に立ち下がる特性とした。図１の遅延回路で
は、入力信号と入力を遅延した信号とのＡＮＤを取るこ
とで、入力信号の立ち上がりだけを遅延する特性を実現
している。また、ＩＮＶ２とＭ４により、入力がＬレベ
ルに変化した時にはＭ４によってＭ１，Ｍ２，Ｍ３のゲ
ートに蓄積されている電荷を放電させ、瞬時に回路をオ
フ状態とすることで、消費電流の低減を図っている。遅
延回路は立ち下がりは遅延しない構成としたことで、立
ち下がりも遅延する場合と比べ、位相差‐電流変換回路
が約２倍の周波数で動作可能である。
【００３３】Ｅ．図１において、チャージポンプの基準
電流Ｉｃｐを可変した場合には、遅延回路の基準電流Ｉ
０もこれに連動させ、チャージポンプの基準電流と同じ
比率で可変する。この制御を行うことで、チャージポン
プ回路の設定電流を可変した場合でも、ＰＬＬロック時
にチャージポンプ出力段のトランジスタに流れる電流
が、設定値に達してオフする特性が保たれる。
【００３４】Ｆ．図４に示すように、ＮＭＯＳのミラー
回路による遅延回路とＰＭＯＳのミラー回路による遅延
回路とを同時に動作させ、遅延時間の長い方を選択して
出力することを特徴とする遅延回路。図１の位相差‐電
流変換回路の遅延回路を図４の回路に変更することで、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのスレ
ッシュホールド電圧がばらばらに変化した場合でも、Ｐ
ＬＬロック時にチャージポンプ出力段のトランジスタに
流れる電流が設定値に達した後にオフする特性が実現で
きる。
【００３５】図１中の遅延回路を図４の遅延回路と入れ
替えた場合、遅延回路とチャージポンプ回路の遅延時間
を同一に保ったまま、遅延回路の消費電流を増やすこと
なく、かつ、半導体集積回路上での実装面積を小さくす
るために、次に述べる構成とする。図１に示すチャージ
ポンプ回路のＮＭＯＳトランジスタを使用したＭ７とＭ
８のカレントミラー回路のミラー比が１：ｎ８であるの
で、図４中のＮＭＯＳ遅延回路のＭ９、Ｍ１０、Ｍ１１
のミラー比を調整して、Ｍ９と（Ｍ１０＋Ｍ１１）のミ
ラー比が１：ｎ８になるように設定する。図１に示すチ
ャージポンプ回路のＰＭＯＳトランジスタを使用したＭ
５とＭ６のカレントミラー回路のミラー比が１：ｎ６で
あるので、図４中のＰＭＯＳ遅延回路のＭ１２、Ｍ１
３、Ｍ１４のミラー比を調整して、Ｍ１２と（Ｍ１３＋
Ｍ１４）のミラー比が１：ｎ６になるように設定する。
Ｍ７とＭ９のサイズ比を１：ｋｎに設定した場合には、
ＮＭＯＳ遅延回路の基準電流Ｉｎをチャージポンプの基
準電流Ｉｃｐの１／ｋｎに設定する。また、Ｍ５とＭ１
２のサイズ比を１：ｋｐに設定した場合には、ＰＭＯＳ
遅延回路の基準電流Ｉｐをチャージポンプの基準電流Ｉ
ｃｐの１／ｋｐに設定する。
【００３６】
【発明の実施の形態】図１は、本発明に係る位相差‐電
流変換回路の第一実施形態を示す回路図である。以下、
この図面に基づき説明する。ただし、図１０と同一部分
は同一符号を付すことにより説明を省略する。
【００３７】特許請求の範囲における「電流出力用トラ
ンジスタ」はトランジスタＭ６，Ｍ８に相当し、同じく
「遅延時間決定用トランジスタ」はトランジスタＭ２に
相当 し、同じく「ゲート容量増加用トランジスタ」はト
ランジスタＭ３に相当する。チャージポンプ回路５４
は、ごく一般的に用いられている回路構成であり、出力
段をカレントミラー回路で構成した電流出力型のチャー
ジポンプ回路である。位相比較器１０は、デジタル型の
位相比較器であり、基準信号を入力する端子Ｒｅｆ、比
較信号を入力する端子Ｓｉｇ、位相比較の結果を出力す
る端子Ｕｐ，Ｄｏｗｎを持つ他に、端子Ｕｐ，Ｄｏｗｎ
がいずれもハイ状態となった場合に遅延回路１２にＨレ
ベルを出力する端子ＩＮと、Ｈレベルの信号を受けるこ
とにより位相比較器１０を初期状態に戻す端子ＯＵＴと
を有している。遅延回路１２は、端子ＩＮの入力信号の
立ち上がりを遅延し、この信号を端子ＯＵＴに出力す
る。
【００３８】本実施形態では、遅延回路１２の遅延時間
を、チャージポンプ回路５４の出力段のトランジスタＭ
６，Ｍ８のドレイン電流の立ち上がり遅延時間と等しく
設定することで、ＰＬＬロック時にトランジスタＭ６，
Ｍ８に流れる電流が、設定値に達してオフする特性を得
ている。その上で、電源電圧、周囲温度、製造条件など
が変化した場合においても、ＰＬＬロック時にチャージ
ポンプ回路５４の出力段のトランジスタＭ６，Ｍ８に流
れる電流が設定値に達してオフする特性、が保たれるよ
うに、遅延回路１２を以下に述べる構成（１）〜（５）
としたことを特徴としている。ただし、以下に使用する
トランジスタのサイズとは、チャネル長Ｌとチャネル幅
Ｗとの積ＬＷと定義する。また、ミラー比とは、カレン
トミラー回路で使用するトランジスタ同士のチャネル幅
Ｗの比（チャネル長Ｌは一定とする。）と定義する。
【００３９】（１）．トランジスタで構成したカレント
ミラー回路のミラー電流の遅延を検出し、これにより遅
延時間を得る。（２）．遅延回路１２のカレントミラー
回路を構成するトランジスタＭ１，Ｍ２に、遅延時間を
設定するためのトランジスタＭ３を接続し、トランジス
タＭ３のドレインをグラウンドＧＮＤに接続する。
【００４０】また、消費電流を増やすことなく、かつ、
半導体集積回路上での占有面積を小さくするために、次
に述べる構成とした。
【００４１】（３）．チャージポンプ回路５４の出力段
のトランジスタＭ７，Ｍ８のカレントミラー回路のミラ
ー比が１：ｎ８であるので、遅延回路１２のトランジス
タＭ１，Ｍ２，Ｍ３のミラー比を調整し、Ｍ１と（Ｍ２
＋Ｍ３）とが１：ｎ８のミラー比になるように設定す
る。（４）．トランジスタＭ１，Ｍ７のサイズ比を１：
ｋに設定した場合、遅延回路１２の基準電流Ｉ０をチャ
ージポンプ回路５４の基準電流Ｉｃｐの１／ｋに設定す
る。（５）．遅延回路１２は、入力信号の立ち上がりだ
けを遅延し、立ち下がりは入力信号と同時に立ち下がる
特性となるように構成する。
【００４２】遅延回路１２では、入力信号と入力を遅延
した信号との論理積をアンドゲートＡＮＤ３で得ること
で、入力信号の立ち上がりだけを遅延する特性を実現し
ている。また、端子ＩＮの入力信号がＬレベルに変化し
た時には、インバータＩＮＶ２及びトランジスタＭ４に
よってトランジスタＭ１，Ｍ２，Ｍ３のゲートに蓄積さ
れている電荷を放電させて、瞬時にトランジスタＭ１，
Ｍ２をオフ状態にする。これにより、消費電流の低減を
図っている。
【００４３】また、本実施形態では、チャージポンプ回
路５４の基準電流Ｉｃｐを電流制御回路１４によって変
化させた場合には、遅延回路１２の遅延時間を設定する
ミラー回路の基準電流Ｉ０もこれに連動させることによ
り、基準電流Ｉ０と設定電流Ｉｃｐとを同じ比率で変化
させる構成としている。
【００４４】図２は、本実施形態の位相差‐電流変換回
路における遅延回路の動作を示す波形図である。以下、
図１及び図２に基づき、遅延回路１２の動作を説明す
る。
【００４５】まず、端子ＩＮに時刻０でＨレベルの電圧
Ｖｉｎが入力されると、電流Ｉ２はトランジスタＭ１，
Ｍ２のドレイン−ソース間のチャネルが形成される時間
Ｔｄ１だけ遅れて流れ始める。すると、インバータＩＮ
Ｖ１の入力側の点ａでの電圧Ｖａは、電流Ｉ２の増加に
従って徐々に低下し、遂にはスレッシュホールド電圧Ｖ
ｔｈに達する。すると、インバータＩＮＶ１の出力側の
点ｂでの電圧ＶｂがＨレベルに変化し、これを受けるア
ンドゲートＡＮＤ１の入力側の点ｃ，ｂの電位がともに
Ｈレベルになる。そのため、遅延回路１２の端子ＯＵＴ
の電圧Ｖｏｕｔが、電圧Ｖｉｎの立ち上がりから時間Ｔ
ｄ２遅れてＨレベルに変化する。
【００４６】次に、電圧ＶｉｎがＨレベルからＬレベル
に変化した場合は、アンドゲートＡＮＤ１の入力側の一
方（点ｃ）がＬレベルになるため、遅延回路１２の端子
ＯＵＴの電圧Ｖｏｕｔは電圧Ｖｉｎと同期してＬレベル
に変化する。また、電圧ＶｉｎがＨレベルからＬレベル
に変化すると、インバータＩＮＶ２の出力信号がＨレベ
ルとなるため、トランジスタＭ４のドレイン・ソース間
がオン状態となることにより、トランジスタＭ１，Ｍ
２，Ｍ３のゲートに蓄積された電荷が瞬時に放電され
る。このため、遅延回路１２では、Ｌレベルが入力され
ている期間は電流Ｉ１，Ｉ２が流れず、オフ状態となっ
ている。
【００４７】以上、説明したように、遅延回路１２は、
入力信号の立ち上がりのみを遅延させ、立ち下がりを遅
延させない特性を持つ。
【００４８】図３は、本実施形態の位相差‐電流変換回
路の動作を示す波形図である。以下、図１及び図３に基
づき、本実施形態の位相差‐電流変換回路の動作を説明
する。
【００４９】図３は、ＰＬＬがロックしたときの、図１
の位相差‐電流変換回路の動作波形を示したものであ
る。位相比較器１０は、入力信号の立ち下がりエッジで
位相比較を行うデジタル型位相比較器である。位相比較
器１０では、時刻０で端子Ｓｉｇ，Ｒｅｆの入力信号が
同時に立ち下がり、これにより端子Ｕｐ，Ｄｏｗｎの電
圧Ｖｕｐ，Ｖｄｏｗｎが同時にＨレベルとなるととも
に、アンドゲートＡＮＤ３の出力側の端子ＩＮ（遅延回
路１２の入力端子）がＨレベルに変化している。
【００５０】チャージポンプ回路５４では、電圧Ｖｕｐ
がＨレベルになると、電子的スイッチＳＷ３がオンにな
り、トランジスタＭ５，Ｍ６のチャネルが形成される時
間Ｔｄ３遅れて、トランジスタＭ６に電流Ｉｕｐが流れ
始める。電流Ｉｕｐは、設定電流ｎ６・Ｉｃｐまで増加
していく。また、電圧ＶｄｏｗｎがＨレベルになると、
チャージポンプ回路５４の電子的スイッチＳＷ２がオン
になり、トランジスタＭ７，Ｍ８のチャネルが形成され
る時間Ｔｄ３遅れて、トランジスタＭ８に電流Ｉｄｏｗ
ｎが流れ始める。電流Ｉｄｏｗｎは、設定電流ｎ８・Ｉ
ｃｐまで増加する。チャージポンプ回路５４の出力電流
Ｉｃｐｏｕｔは、電流Ｉｕｐ，Ｉｄｏｗｎの差である。
本実施形態の位相差‐電流変換回路が実際にＰＬＬ回路
中で動作する場合には、出力電流Ｉｃｐｏｕｔの平均値
が０となる入力信号の位相差で、系が安定する。
【００５１】遅延回路１２は、端子ＩＮがＨレベルに変
化すると電子的スイッチＳＷ１がオンし、トランジスタ
Ｍ１，Ｍ２のチャネルが形成される時間Ｔｄ３遅れて電
流Ｉ２が流れ始める。そして、点ａの電圧Ｖａは、電流
Ｉ２の増加に従い徐々に低下し、遂には電圧Ｖａがイン
バータＩＮＶ１のスレッシュホールド電圧Ｖｔｈに達す
る。すると、アンドゲートＡＮＤ１では、入力側の点ｂ
での電圧ＶｂがＨレベルに変化し、入力側の点ｃでの電
圧ＶｃもＨレベルであるため、出力側の端子ＯＵＴでの
電圧ＶｏｕｔがＨレベルに変化する。
【００５２】遅延回路１２の端子ＯＵＴがＨレベルに変
化すると、これを受けて位相比較器１０がリセットされ
る。すなわち、端子Ｕｐ，ＤｏｗｎはＬレベルに変化
し、電子的スイッチＳＷ２，ＳＷ３がオフとなり、チャ
ージポンプ回路５４での電流Ｉｕｐ，Ｉｄｏｗｎがオフ
となる。また、アンドゲートＡＮＤ３の端子ＩＮもＬレ
ベルに変化し、遅延回路１２の端子ＯＵＴも同時にＬレ
ベルに変化する。
【００５３】このように、電圧Ｖｕｐ，Ｖｄｏｗｎが出
力されてから、チャージポンプ回路５４の電流Ｉｕｐ，
Ｉｄｏｗｎが設定電流ｎ６・Ｉｃｐ，ｎ８・Ｉｃｐに達
するまでの時間と同じに、遅延回路１２の遅延時間Ｔｄ
４を設定している。これにより、チャージポンプ回路５
４の出力段のトランジスタＭ６，Ｍ８に流れる電流Ｉｕ
ｐ，Ｉｄｏｗｎが、設定電流ｎ６・Ｉｃｐ，ｎ８・Ｉｃ
ｐに達してオフする特性、を実現している。
【００５４】本実施形態では、遅延回路１２を上記の構
成としたことにより、電源電圧、周囲温度、製造条件等
が変化した場合でも、チャージポンプ回路５４の電流立
ち上がりの遅延時間と遅延回路１２の遅延時間とが同じ
比率で変化する。このため、ＰＬＬロック時にチャージ
ポンプ回路５４の出力段のトランジスタに流れる電流が
設定値に達してからオフする特性、を常に保つことが可
能である。
【００５５】図３に示した遅延回路１２の遅延時間Ｔｄ
４が、電流Ｉｕｐ，Ｉｄｏｗｎが設定電流ｎ６・Ｉｃ
ｐ，ｎ８・Ｉｃｐまで達しないうちにオフされる特性で
あったとすると、ＰＬＬがロックした状態では基準電流
Ｉｃｐの値を見かけ上小さく設定した場合と等価、つま
りチャージポンプ回路５４の位相差‐電流変換ゲインが
低下することになる。チャージポンプ回路５４の位相差
‐電流変換ゲインの低下は、ＰＬＬ回路の挙動、特性な
どが理論と一致しない原因となったり、ノイズ抑圧効果
の低下によるＣ／Ｎの劣化の原因となったりする。ま
た、遅延回路１２の遅延時間Ｔｄ４が図３に示す時間よ
り長くなると、チャージポンプ回路５４の出力に現れる
リファレンス周波数成分のパワーが遅延時間Ｔｄ４に比
例して大きくなるため、ＰＬＬ出力で観測されるリファ
レンス周波数成分が増加し、Ｃ／Ｎが劣化する原因とな
る。
【００５６】図４は、本発明に係る位相差‐電流変換回
路の第二実施形態における遅延回路を示す回路図であ
る。以下、この図面に基づき説明する。
【００５７】特許請求の範囲における「遅延時間決定用
トランジスタ」はトランジスタＭ１０，１３に相当し、
同じく「ゲート容量増加用トランジスタ」はトランジス
タＭ１１，１４に相当する。図１に示した遅延回路の構
成では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タとのスレッシュホールド電圧がセンター条件から別々
に変動した場合には、ＰＬＬのロック時において電流Ｉ
ｕｐ，Ｉｄｏｗｎが設定値に達しないままオフする特性
となったり、電流Ｉｕｐ，Ｉｄｏｗｎが設定値に達した
後も流れ続ける特性となったりする欠点がある。これ
は、図１の遅延回路では、遅延時間をＮＭＯＳトランジ
スタからなるカレントミラー回路だけで作っているのに
対して、チャージポンプ回路の出力段は、ＰＭＯＳトラ
ンジスタからなるカレントミラー回路とＮＭＯＳトラン
ジスタからなるカレントミラー回路との組み合わせで構
成されていることに原因がある。図４に示す遅延回路
は、上記の欠点を補うために、以下の構成としたことを
特徴とする。
【００５８】ＰＭＯＳトランジスタからなるミラー回路
によるＰＭＯＳ遅延回路２０とＮＭＯＳトランジスタか
らなるミラー回路によるＮＭＯＳ遅延回路２２とを同時
に動作させ、遅延時間の長い方を選択することを特徴と
する遅延回路である。アンドゲートＡＮＤ２により、Ｐ
ＭＯＳ遅延回路２０の出力信号とＮＭＯＳ遅延回路２２
の出力信号と端子ＩＮからの入力信号との論理積を得る
ことで、立ち上がりだけを遅延し、立ち下がりは端子Ｉ
Ｎの入力信号と同期して立ち下がる特性を実現してい
る。
【００５９】図１中の遅延回路を図４の遅延回路と入れ
替えた場合、遅延回路とチャージポンプ回路の遅延時間
を同一に保ったまま、遅延回路の消費電流を増やすこと
なく、かつ、半導体集積回路上での占有面積を小さくす
るために、次に述べる構成とした。
【００６０】図１に示すチャージポンプ回路５４のＮＭ
ＯＳトランジスタＭ７，Ｍ８からなるカレントミラー回
路のミラー比が１：ｎ８であるので、ＮＭＯＳ遅延回路
２２のトランジスタＭ９，Ｍ１０，Ｍ１１のミラー比を
調整して、Ｍ９と（Ｍ１０＋Ｍ１１）とのミラー比が
１：ｎ８になるように設定する。
【００６１】図１に示すチャージポンプ回路５４のＰＭ
ＯＳトランジスタＭ５，Ｍ６からなるカレントミラー回
路のミラー比が１：ｎ６であるので、ＰＭＯＳ遅延回路
２０のトランジスタＭ１２，Ｍ１３，Ｍ１４のミラー比
を調整して、Ｍ１２と（Ｍ１３＋Ｍ１４）のミラー比が
１：ｎ６になるように設定する。
【００６２】トランジスタＭ７，Ｍ９のサイズ比を１：
ｋｎに設定した場合には、ＮＭＯＳ遅延回路２２の基準
電流Ｉｎをチャージポンプ回路の基準電流Ｉｃｐの１／
ｋｎに設定する。また、トランジスタＭ５，Ｍ１２のサ
イズ比を１：ｋｐに設定した場合には、ＰＭＯＳ遅延回
路２０の基準電流Ｉｐをチャージポンプ回路の基準電流
Ｉｃｐの１／ｋｐに設定する。
【００６３】図５は、本実施形態の位相差‐電流変換回
路における遅延回路の動作を示す波形図である。以下、
図４及び図５に基づき、遅延回路の動作を説明する。
【００６４】図５は、センター条件の設計でＮＭＯＳ遅
延回路２２の遅延時間ＴｄｎとＰＭＯＳ遅延回路２０の
遅延時間Ｔｄｐとを等しく設定したが、製造条件により
ＮＭＯＳトランジスタのスレッシュホールド電圧が低
く、ＰＭＯＳトランジスタのスレッシュホールド電圧が
高く変化した場合の動作波形である。
【００６５】まず、ＮＭＯＳ遅延回路２２の動作を説明
する。端子ＩＮに時刻０でＨレベルの電圧Ｖｉｎが入力
されると、電流Ｉ４はＮＭＯＳトランジスタＭ９，Ｍ１
０のドレイン−ソース間のチャネルが形成される時間Ｔ
ｄ５遅れて流れ始める。点ｄの電圧Ｖｄは、電流Ｉ４の
増加に従い徐々に低下し、遂にはインバータＩＮＶ４の
スレッシュホールド電圧Ｖｔｈに達する。すると、イン
バータＩＮＶ４の出力側の点ｅの電圧Ｖｅは、電圧Ｖｉ
ｎより時間Ｔｄｎ遅れて、Ｈレベルに変化する。
【００６６】次に、ＰＭＯＳ遅延回路２０の動作を説明
する。端子ＩＮに時刻０でＨレベルの電圧Ｖｉｎが入力
されると、電流Ｉ６はＰＭＯＳトランジスタＭ１２，Ｍ
１３のドレイン−ソース間のチャネルが形成される時間
Ｔｄ６遅れて流れ始める。点ｆの電位Ｖｆは、電流Ｉ６
の増加に従い徐々に上昇し、遂にはインバータＩＮＶ５
のスレッシュホールド電圧Ｖｔｈに達する。すると、イ
ンバータＩＮＶ５の出力信号はＬレベルとなり、これを
入力するインバータＩＮＶ６の出力側の点ｇの電圧Ｖｇ
が電圧Ｖｉｎより時間Ｔｄｐ遅れてＨレベルに変化す
る。
【００６７】アンドゲートＡＮＤ２の出力信号は、端子
ＩＮと点ｅと点ｇとにおける電圧を入力するため、端子
ＩＮにＨレベルが入力された後に点ｅ，ｇのいずれもが
Ｈレベルになった時点で、Ｈレベルに変化する。つま
り、ＰＭＯＳトランジスタを使用した遅延回路２０の遅
延時間Ｔｄｐと、ＮＭＯＳトランジスタを使用した遅延
回路２２の遅延時間Ｔｄｎとのいずれか長い方が遅延時
間となる。また、端子ＩＮがＬレベルに変化すると、ア
ンドゲートＡＮＤ２の出力信号もＬレベルに変化するた
め、遅延回路２０，２２の出力信号の立ち下がりは入力
信号と同期して立ち下がる。
【００６８】以上の構成とした遅延回路を、図１中に示
す遅延回路と置き換えることで、ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタのスレッシュホールド電圧が
それぞれ別々に変化した場合でも、ＰＬＬロック時にチ
ャージポンプ出力段のトランジスタに流れる電流が設定
値に達した後にオフする特性が実現できる。
【００６９】図６は、図４の遅延回路の一実施例を示す
回路図である。以下、この図面に基づき説明する。
【００７０】特許請求の範囲における「遅延時間決定用
トランジスタ」はトランジスタＭ１８，３０に相当し、
同じく「ゲート容量増加用トランジスタ」はトランジス
タＭ１９，３１に相当する。ＩＮが入力であり、ＯＵＴ
が出力である。ＣＯＮＴ端子に入力するＬ又はＨレベル
の信号により、トランジスタＭ１０，Ｑ１〜Ｑ３，Ｒ１
〜Ｒ３で構成される基準電流源回路の電流を、チャージ
ポンプ回路の電流源と同じ比率で可変し、遅延時間を２
段階に調節できる機能を備えている。また、ＰＳはパワ
ーセーブ端子であり、回路はＨレベルで動作する。遅延
時間を作り出す回路は、トランジスタＭ１６，Ｍ１８，
Ｍ１９からなるカレントミラー回路と、トランジスタＭ
２８，Ｍ３０，Ｍ３１からなるカレントミラー回路とで
あり、それぞれ、図４のＰＭＯＳトランジスタＭ１２，
Ｍ１３，Ｍ１４と、ＮＭＯＳトランジスタＭ９，Ｍ１
０，Ｍ１１とに相当する。なお、図中の括弧書きは（Ｌ
／Ｗ）を示す。また、図６において、図１と異なる部分
にも、便宜上同一符号を付している。
【００７１】図７に、図１の遅延回路を図６に示す実施
例の遅延回路に置き換え、ＳＰＩＣＥ（simulation pro
gram with integrated circuit emphasis）でシミュレ
ーションを行った結果の第一例を示す波形図である。以
下、図１及び図７に基づき説明する。
【００７２】シミュレーションの条件は、ＶＤＤ＝３．
０Ｖ、ジャンクション温度Ｔｊ＝２５℃、素子の製造条
件はセンター条件である。また、図１のチャージポンプ
回路５４の設定は、トランジスタＭ５〜Ｍ８のチャネル
長Ｌ＝１．５μｍ、トランジスタＭ６，Ｍ８のチャネル
幅Ｗ＝２１００μｍ、トランジスタＭ５，Ｍ６及びトラ
ンジスタＭ７，Ｍ８のそれぞれのミラー比１：５、基準
電流Ｉｃｐ＝１．２ｍＡである。同図の結果は、ＰＬＬ
のロックした状態を疑似的にシミュレーションしたもの
で、ここでは、ＰＬＬのロック時に相当する信号とし
て、位相比較器１０の端子Ｓｉｇ，Ｒｅｆに同時刻に立
ち下がる信号を入力している。
【００７３】図７では、まず、位相比較器１０の端子Ｓ
ｉｇ，Ｒｅｆに同じタイミングで立ち下がり信号が入力
され、端子Ｕｐ，Ｄｏｗｎは時間Ｔｄ１遅れて同時にＨ
レベルとなる。端子Ｕｐ，Ｄｏｗｎから入力された信号
を受けたチャージポンプ回路５４では、出力段のＰＭＯ
ＳトランジスタＭ６のドレイン電流である電流Ｉｕｐが
時間Ｔｄｐ遅れて流れ始め、ＮＭＯＳトランジスタＭ８
のドレイン電流である電流Ｉｄｏｗｎが時間Ｔｄｎ遅れ
て流れ始める。電流Ｉｕｐ，Ｉｄｏｗｎは、チャージポ
ンプ回路５４の基準電流Ｉｃｐと出力段ミラー回路のゲ
ート容量とで決まる時定数により、基準電流Ｉｃｐのミ
ラー比倍の電流ｎ６・Ｉｃｐ，ｎ８・Ｉｃｐ（ｎ６＝ｎ
８＝５）の値まで、徐々に増加していく。図７では、電
流ＩｕｐはトランジスタＭ６のドレイン電流をモニター
しているため、図１中の電流Ｉｕｐの極性と図７の電流
Ｉｕｐの極性が反転している。
【００７４】遅延回路１２の遅延時間Ｔｄ２は、電流Ｉ
ｕｐ，Ｉｄｏｗｎが基準電流Ｉｃｐのミラー比倍の値に
達する時刻まで、端子ＩＮからの入力信号の立ち上がり
を遅延するように設定している。そのため、チャージポ
ンプ回路５４の動作時の電流Ｉｕｐ，Ｉｄｏｗｎが基準
電流Ｉｃｐのミラー比倍に達した時点で、位相比較器１
０のリセット信号である端子ＯＵＴからの出力信号がＨ
レベルに変化し、端子Ｕｐ，ＤｏｗｎがＬレベルに変化
し、電流Ｉｕｐ，Ｉｄｏｗｎがオフとなる。
【００７５】図７において、遅延回路１２の遅延時間Ｔ
ｄ２が図７で示す時間より短い場合は、電流Ｉｕｐ，Ｉ
ｄｏｗｎが基準電流Ｉｃｐのミラー比倍まで達しないう
ちにオフされるため、ＰＬＬループがロックした状態で
は見かけ上、基準電流Ｉｃｐの値を小さく設定した場合
と等価、すなわちチャージポンプ回路５４の位相差‐電
流変換ゲインが低下することになる。チャージポンプ回
路５４の位相差‐電流変換ゲインの低下は、ＰＬＬ回路
の挙動が理論と一致しない原因となったり、ノイズ抑圧
効果の低下によるＣ／Ｎ劣化の原因となる。
【００７６】また、遅延回路の遅延時間Ｔｄ２が図７に
示す時間より長くなると、チャージポンプ出力に現れる
リファレンス周波数のパワーが時間Ｔｄ２の期間に比例
して大きくなる。そのため、ＰＬＬ出力で観測されるリ
ファレンス周波数成分が増加し、これもＣ／Ｎが劣化す
る原因となる。
【００７７】図８は、図１の遅延回路を図６に示す実施
例の遅延回路に置き換え、ＳＰＩＣＥでシミュレーショ
ンを行った結果の第二例を示す波形図である。以下、こ
の図面に基づき説明する。
【００７８】図８は、図７に示したシミュレーションと
条件を変えている。条件は、電源電圧ＶＤＤ＝２．７
Ｖ、ジャンクション温度Ｔｊ＝８５℃、バイポーラトラ
ンジスタはセンター条件、トランジスタのスレッシュホ
ルド電圧Ｖｔが高い条件、抵抗及び容量を＋２０％に設
定した。
【００７９】図８では、図７に示したシミュレーション
結果から電源電圧、周囲温度、製造条件を変化させてい
るが、遅延回路の遅延時間の変化がチャージポンプ回路
の遅延時間の変化と同じ比率で変化する回路構成として
いるため、電流Ｉｕｐ，Ｉｄｏｗｎが設定値ｎ６・Ｉｃ
ｐ，ｎ８・Ｉｃｐの値に達してオフされる特性が実現さ
れている。つまり、条件が変化した場合でもＰＬＬロッ
ク時にチャージポンプ回路の電流Ｉｕｐ，Ｉｄｏｗｎが
設定値に達してオフされる特性が保たれる。
【００８０】図９は、図１の遅延回路を図６に示す実施
例の遅延回路に置き換え、ＳＰＩＣＥでシミュレーショ
ンを行った結果の第三例を示す波形図である。以下、こ
の図面に基づき説明する。
【００８１】図９は、図７に示したシミュレーションと
条件を変えている。図９では、ＮＭＯＳトランジスタの
スレッシュホールド電圧を高く、ＰＭＯＳトランジスタ
のスレッシュホールド電圧を低く設定した。遅延回路の
構成をＰＭＯＳ遅延回路とＮＭＯＳ遅延回路との長い方
を選択して出力する構成としたことにより、ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタのスレッシュホー
ルド電圧がばらばらに変化した場合でも、ＰＬＬロック
時にチャージポンプ出力段のトランジスタに流れる電流
が設定値に達した後にオフする特性が実現できているこ
とを示している。
【００８２】
【発明の効果】本発明に係る位相差‐電流変換回路によ
れば、チャージポンプ回路の電流出力用トランジスタと
遅延回路の遅延時間決定用トランジスタとの立ち上がり
遅延時間が同じに設定されているので、電流出力用トラ
ンジスタの遅延特性が電源電圧、周囲温度、製造条件等
で変化した場合も、遅延時間決定用トランジスタの遅延
特性も同様に変化させることができる。これにより、チ
ャージポンプ回路の出力電流が設定値に達してオフする
特性を常に保つことができる。
【００８３】しかも、電流出力用トランジスタを第一及
び第二の導電型の電流出力用トランジスタで構成し、遅
延時間決定用トランジスタを第一及び第二の導電型の電
流出力用トランジスタで構成し、第一及び第二の導電型
の遅延時間決定用トランジスタで決定された遅延時間と
のどちらか長い方を、遅延回路の遅延時間とすることに
より、第一及び第二の導電型の電流出力用トランジスタ
に立ち上がり遅延時間の差が生じても、チャージポンプ
回路の出力電流が設定値に達してオフする特性を常に保
つことができる。
【００８４】請求項２記載の位相差‐電流変換回路によ
れば、遅延時間決定用トランジスタと電流出力用トラン
ジスタとが同じ半導体チップ上に形成されているので、
電流出力用トランジスタと遅延時間決定用トランジスタ
との遅延特性の変化をより一致させることができる。
【００８５】請求項３記載の位相差‐電流変換回路によ
れば、遅延時間決定用トランジスタと電流出力用トラン
ジスタとが同じ半導体チップ上に同じ構造で同時に形成
されているので、電流出力用トランジスタと遅延時間決
定用トランジスタとの遅延特性の変化をより一層一致さ
せることができる。
【００８６】請求項４記載の位相差‐電流変換回路によ
れば、遅延回路の出力信号が入力信号の例えば立ち上が
りのみを遅延させ立ち下がりを遅延させないので、立ち
下がりも遅延させる場合と比べ、約２倍の周波数で動作
することができる。
【００８７】請求項５記載の位相差‐電流変換回路によ
れば、遅延時間決定用トランジスタのゲートとゲート容
量増加用トランジスタのゲートとが接続され、遅延時間
決定用トランジスタのソースとゲート容量増加用トラン
ジスタのソース及びドレインとが接続されていることに
より、遅延時間決定用トランジスタに対して、ドレイン
電流を増やすことなく、実質的にゲート容量を調整でき
る。これにより、低消費電力化を図りつつ、所望の立ち
上がり遅延時間を得ることができる。
【００８８】請求項６記載の位相差‐電流変換回路によ
れば、遅延時間決定用トランジスタを、電流出力用トラ
ンジスタに対して、定常的なドレイン電流を１／ｋ、か
つ、チャネル長とチャネル幅との積を１／ｋとすること
により、遅延時間決定用トランジスタの立ち上がり遅延
時間を電流出力用トランジスタと同じにできるので、低
消費電力化及び小型化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る位相差‐電流変換回路の第一実施
形態を示す回路図である。
【図２】図１の位相差‐電流変換回路における遅延回路
の動作を示す波形図である。
【図３】図１の位相差‐電流変換回路の動作を示す波形
図である。
【図４】本発明に係る位相差‐電流変換回路の第二実施
形態における遅延回路を示す回路図である。
【図５】図４の遅延回路の動作を示す波形図である。
【図６】図４の遅延回路の一実施例を示す回路図であ
る。
【図７】図６の遅延回路を含む位相差‐電流変換回路の
シミュレーション結果の第一例(チャージポンプ遅延：
ｔｙｐ条件)を示す波形図である。
【図８】図６の遅延回路を含む位相差‐電流変換回路の
シミュレーション結果の第二例(チャージポンプ遅延：
ｍａｘ条件)を示す波形図である。
【図９】図６の遅延回路を含む位相差‐電流変換回路の
シミュレーション結果の第三例(Vtn=Ｈ,Vtp=Ｌ条件)を
示す波形図である。
【図１０】従来の位相差‐電流変換回路を示す回路図で
ある。
【符号の説明】
１０ 位相比較器 １２ 遅延回路 ５４ チャージポンプ回路 Ｍ２，Ｍ１０，Ｍ１３，Ｍ１８，Ｍ３０ トランジスタ
（遅延時間決定用トランジスタ） Ｍ３，Ｍ１１，Ｍ１４，Ｍ１９，Ｍ３１ トランジスタ
（ゲート容量増加用トランジスタ） Ｍ６，Ｍ８ トランジスタ（電流出力用トランジスタ） ＡＮＤ２ アンドゲート（遅延時間決定手段）

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】 二つの入力信号の位相が一致しない場合
    に一方が第一のレベルで他方が第二のレベルの第一及び
    第二のディジタル信号を出力するとともに二つの入力信
    号の位相が一致した場合に両方とも第一のレベルの第一
    及び第二のディジタル信号を出力する位相比較器と、こ
    の位相比較器から出力される第一のディジタル信号が第
    一のレベルのときに限りに流出電流を出力するとともに
    当該位相比較器から出力される第二のディジタル信号が
    第一のレベルのときに限り流入電流を出力するチャージ
    ポンプ回路と、前記二つの入力信号の位相が一致した場
    合に前記位相比較器から出力された第一及び第二のディ
    ジタル信号を一定の遅延時間後に第二のレベルにする遅
    延回路とを備えた位相差‐電流変換回路において、 前記チャージポンプ回路には、その立ち上がり遅延時間
    によって前記流出電流又は流入電流を緩やかに出力する
    電流出力用トランジスタが設けられ、 前記遅延回路には、その立ち上がり遅延時間によって前
    記一定の遅延時間を決定する遅延時間決定用トランジス
    タが設けられ、 この遅延時間決定用トランジスタと前記電流出力用トラ
    ンジスタとの前記立ち上がり遅延時間が同じに設定さ
    れ、 前記電流出力用トランジスタは、前記位相比較器から出
    力される第一のディジタル信号が第一のレベルのときに
    限りに流出電流を出力する第一の導電型の電流出力用ト
    ランジスタと、前記位相比較器から出力される第二のデ
    ィジタル信号が第一のレベルのときに限り流入電流を出
    力する第二の導電型の電流出力用トランジスタとからな
    り、 前記遅延時間決定用トランジスタは、前記二つの入力信
    号の位相が一致した場合に前記位相比較器から出力され
    た第一及び第二のディジタル信号によって動作する第一
    の導電型の遅延時間決定用トランジスタ及び第二の導電
    型の遅延時間決定用トランジスタからなり、 前記遅延回路には、前記第一の導電型の遅延時間決定用
    トランジスタで決定された遅延時間と前記第二の導電型
    の遅延時間決定用トランジスタで決定された遅延時間と
    のどちらか長い方を、当該遅延回路の遅延時間とする遅
    延時間決定手段が設けられた、 ことを特徴とする位相差‐電流変換回路。
  2. 【請求項２】 前記遅延時間決定用トランジスタと前記
    電流出力用トランジスタとは、同じ半導体チップ上に形
    成された、請求項１記載の位相差‐電流変換回路。
  3. 【請求項３】 前記遅延時間決定用トランジスタと前記
    電流出力用トランジスタとは、同じ半導体チップ上に同
    じ構造で同時に形成された、請求項１記載の位相差‐電
    流変換回路。
  4. 【請求項４】 前記二つの入力信号の位相が一致した場
    合に前記位相比較器から出力された第一及び第二のディ
    ジタル信号を一定の遅延時間後に第二のレベルにする前
    記遅延回路の出力信号は、前記第一及び第二のディジタ
    ル信号の両方が第二のレベルから第一のレベルに変化し
    たときに一定の遅延時間後に第二のレベルから第一のレ
    ベルに変化し、続いて前記第一及び第二のディジタル信
    号の両方が第一のレベルから第二のレベルに変化したと
    きに瞬時に第二のレベルに戻るものである、 請求項１，２又は３記載の位相差‐電流変換回路。
  5. 【請求項５】 前記遅延時間決定用トランジスタにはゲ
    ート容量増加用トランジスタが付設され、当該遅延時間
    決定用トランジスタのゲートと当該ゲート容量増加用ト
    ランジスタのゲートとが接続され、当該遅延時間決定用
    トランジスタのソースと当該ゲート容量増加用トランジ
    スタのソース及びドレインとが接続された、 請求項１，２，３又は４記載の位相差‐電流変換回路。
  6. 【請求項６】 前記遅延時間決定用トランジスタは、前
    記電流出力用トランジスタに対して、ｋ＞１とすると、
    定常的なドレイン電流を１／ｋ、かつ、チャネル長とチ
    ャネル幅との積を１／ｋとした、 請求項１，２，３，４又は５記載の位相差‐電流変換回
    路。
  7. 【請求項７】 前記第一のレベルが高電位であり、前記
    第二のレベルが低電位である、請求項１，２，３，４，
    ５又は６記載の位相差‐電流変換回路。
  8. 【請求項８】 前記第一のレベルが低電位であり、前記
    第二のレベルが高電位である、請求項１，２，３，４，
    ５又は６記載の位相差‐電流変換回路。
  9. 【請求項９】 前記第一の導電型がｐチャネル型であ
    り、前記第二の導電型がｎチャネル型である、請求項１
    記載の位相差‐電流変換回路。
  10. 【請求項１０】 前記第一の導電型がｎチャネル型であ
    り、前記第二の導電型がｐチャネル型である、請求項１
    記載の位相差‐電流変換回路。
  11. 【請求項１１】 第一入力信号と第二入力信号との間の
    異なる位相に応じて出力信号を出力する位相比較器と、
    前記出力信号に応じてチャージポンプ信号を出力するチ
    ャージポンプ回路とを備えた位相差‐電流変換回路であ
    って、 前記位相比較器は、前記出力信号を受けて当該出力信号
    をリセットする遅延回路を備え、 前記チャージポンプ回路は、前記出力信号を受ける第一
    入力ノードと、前記チャージポンプ信号を出力する第一
    出力ノードとを有する第一カレントミラー回路を備え、 前記遅延回路は、前記出力信号を受ける第二入力ノード
    と、前記出力信号をリセットするためのリセット信号を
    出力する第二出力ノードとを有する第二カレントミラー
    回路を備えた、 位相差‐電流変換回路。
  12. 【請求項１２】 前記遅延回路は、電源電圧、周囲温度
    及び製造条件の少なくとも一つに関して、前記チャージ
    ポンプ回路と同じ遅延特性を有する、 請求項１１記載の位相差‐電流変換回路。
  13. 【請求項１３】 前記第一カレントミラー回路と前記第
    二カレントミラー回路との遅延特性が等しい、 請求項１１記載の位相差‐電流変換回路。
  14. 【請求項１４】 第一入力信号と第二入力信号との間の
    異なる位相に応じて出力信号を出力する位相比較器と、
    前記出力信号に応じてチャージポンプ信号を出力するチ
    ャージポンプ回路とを備えた位相差‐電流変換回路であ
    って、 前記位相比較器は、前記出力信号を受けて当該出力信号
    をリセットする遅延回路を備え、 前記チャージポンプ回路は、第一カレントミラー回路と
    第二カレントミラー回路とを備え、 前記出力信号は、第一ディジタル信号及び第二ディジタ
    ル信号からなり、 前記第一カレントミラー回路は、第一電源供給ライン
    と、前記チャージポンプ信号を出力するチャージポンプ
    出力端子との間の第一電流パスを、前記第一ディジタル
    信号に応じて生成し、 前記第二カレントミラー回路は、第二電源供給ライン
    と、前記チャージポンプ信号を出力する前記チャージポ
    ンプ出力端子との間の第二電流パスを、前記第二ディジ
    タル信号に応じて生成し、 前記遅延回路は、前記出力信号をリセットするためのリ
    セット信号を前記第一及び第二ディジタル信号に応じて
    生成する第三カレントミラー回路を備えた、 位相差‐電流変換回路。
  15. 【請求項１５】 第一入力信号及び第二入力信号を受け
    て、第一出力信号、第二出力信号、並びに前記第一及び
    第二出力信号から作られた第三出力信号を生成する位相
    比較器と、出力端子、第一カレントミラー回路及び第二
    カレントミラー回路を有するチャージポンプ回路と、第
    三カレントミラー回路を有する遅延回路とを備えた位相
    差‐電流変換回路であって、 前記第一カレントミラー回路は、第一電源供給ラインと
    前記出力端子との間の第一電流パスを、前記第一出力信
    号に応じて生成し、 前記第二カレントミラー回路は、第二電源供給ラインと
    前記出力端子との間の第二電流パスを、前記第二出力信
    号に応じて生成し、 前記第三カレントミラー回路は、前記第三出力信号を受
    ける入力ノードと、出力ノードとを備え、 前記遅延回路は、前記第一及び第二出力信号をリセット
    するためのリセット信号を生成するために、前記第三出
    力信号及び前記第三カレントミラー回路の前記出力ノー
    ドから出力された信号を受けるロジック・ゲートを備え
    た、 位相差‐電流変換回路。
  16. 【請求項１６】 前記第三カレントミラー回路は、前記
    入力ノードに 接続された第一ゲートを有するとともに前
    記入力ノードと前記第二電源ラインとの一方にソースが
    他方にドレインがそれぞれ接続された第一トランジスタ
    と、前記第一ゲートに接続された第二ゲートを有すると
    ともに前記出力ノードと前記第二電源ラインとの一方に
    ソースが他方にドレインがそれぞれ接続された第二トラ
    ンジスタと、前記第二ゲートと前記第二電源ラインとの
    間に接続されたコンデンサとを備えた、 請求項１５記載の位相差‐電流変換回路。
  17. 【請求項１７】 前記コンデンサは、前記入力ノードに
    接続されたゲートを有するとともに前記第二電源ライン
    にソース及びドレインが接続された第三トランジスタで
    ある、 請求項１６記載の位相差‐電流変換回路。
  18. 【請求項１８】 前記第一カレントミラー回路と前記第
    三カレントミラー回路とのカレントミラー比が同じであ
    る、 請求項１７記載の位相差‐電流変換回路。
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JP3569268B2 (ja) * 2002-03-28 2004-09-22 Ｎｅｃ化合物デバイス株式会社 位相比較方法、位相比較回路、及び、ｐｌｌ回路
US20040066220A1 (en) * 2002-10-03 2004-04-08 Chun-Chieh Chen High-speed high-current programmable charge-pump circuit
US7007255B2 (en) * 2003-02-27 2006-02-28 Micron Technology, Inc. Integrated circuit design using charge pump modeling
KR100532462B1 (ko) * 2003-08-22 2005-12-01 삼성전자주식회사 상 변화 메모리 장치의 기입 전류 량을 제어하는프로그래밍 방법 및 프로그래밍 방법을 구현하는 기입드라이버 회로
US7737671B2 (en) 2005-12-05 2010-06-15 Texas Instruments Incorporated System and method for implementing high-resolution delay
JP4504930B2 (ja) * 2006-01-30 2010-07-14 パナソニック株式会社 チャージポンプ回路
CN105007074B (zh) * 2015-08-12 2017-11-14 电子科技大学 一种用于电荷泵鉴频鉴相器的延时匹配电路

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* Cited by examiner, † Cited by third party
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JP3193805B2 (ja) 1993-05-26 2001-07-30 三菱電機株式会社 Ｐｌｌ回路
JPH09214331A (ja) * 1995-11-30 1997-08-15 Fujitsu Ltd Ｐｌｌ周波数シンセサイザ及びその駆動方法
US5949264A (en) * 1996-11-29 1999-09-07 Lo; Dennis C. Digital phase detector and charge pump system reset and balanced current source matching methods and systems
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