KR19990044993A

KR19990044993A - 집적 회로

Info

Publication number: KR19990044993A
Application number: KR1019980047097A
Authority: KR
Inventors: 가즈마사 스즈끼
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-11-05
Filing date: 1998-11-04
Publication date: 1999-06-25
Also published as: US6353648B1; DE19850476C2; JPH11145799A; DE19850476A1; JP3313631B2; KR100319505B1

Abstract

내부 회로에 사용된 타이밍 신호를 클럭 신호로부터 지연기에 의해 생성할 때 조차도, 타이밍 신호에 대한 마진을 삭제하거나 감소시킴으로써 동작 주파수를 가능한 한 높게 설계한다.

지연기는 직렬로 접속되는 인버터들과 이 인버터들의 출력들과 병렬로 접속된 시정수 회로들을 포함한다. 시정수 회로들은 하나의 MOS 트랜지스터와 하나의 커패시터를 각기 가지는 직렬 회로들을 포함한다. MOS 트랜지스터의 온 상태 저항의 변화는 전압 제어 발진기의 전압 제어 신호에 의해 제어된다. 내부 지연기의 지연 시간은 외부에서 제어되어 내부 회로의 타이밍 신호를 생성하는 지연기의 지연 시간이 변화하게 된다. 내부 회로는 동작 주파수가 평상시 보다 낮게 변화되는 경우에도 정상적으로 동작될 수 있다.

Description

집적 회로

본 발명은 집적 회로에 관한 것으로, 특히 클럭 신호는 물론 이 클럭 신호를 선정된 시간만큼 지연시킴으로써 얻어지는 타이밍 신호에 의해 내부 회로가 동작되는 집적 회로에 관한 것이다.

일반적으로, 집적 회로에서, 메모리 회로와 같이 고속으로 동작하는 회로부에 다이나믹 회로가 종종 사용되어 왔다. 이 다이나믹 회로는 클럭의 소정 기간(예를 들면, 클럭이 로우 레벨의 전압을 가지는 경우) 동안 도전성을 가진 출력을 프리차아지하여 클럭의 나머지 기간(예를 들면, 클럭이 하이 레벨을 가지는 경우) 동안 논리를 출력하도록 제공된다. 그러나, 입력 신호가 논리 결정 기간 보다 나중에 오게 되는 경우, 다이나믹 회로의 동작은 불확실하게 된다.

따라서, 이 문제점을 극복하기 위하여, 논리 결정 기간은 클럭 신호를 지연함으로써 형성된 타이밍 신호 만큼 짧아지게 하고 입력 신호는 논리 결정 기간 이전에 결정되도록 하려는 시도가 있어 왔다. 도 7은 종래의 회로의 구성을 설명하기 위한 도면을 나타낸다. 도 7을 참조하면, 집적 회로(1)는 외부 클럭 신호(100)를 수신하기 위한 위상 동기 루프(PLL) 회로(2)와 내부 회로(6)를 포함한다. 내부 회로(6)은 PLL 회로(2)로부터 출력된 신호(105)를 클럭 신호로서 사용함으로써 활성화된다. 일부 회로(6)는 클럭 신호(105)를 지연기(7a)로 지연시킴으로써 형성된 타이밍 신호(106a)를 이용함으로써 활성화된다. 외부 리셋 신호(101), 외부 입력 신호(102), 외부 출력 신호(103) 및 외부 입력 및 출력 신호(104)는 내부 회로(6)에 입력 및/또는 출력되어 원하는 프로세싱을 수행한다.

도 8은 지연기(7a)의 내부 구성을 나타낸 회로도이다. 지연기(7a)는 복수 개의 단들에 직렬로 접속된 인버터 회로(10)들을 포함한다. 이 인버터는 각 단 마다 Tdinv의 지연을 가지는 경우, 2n×Tdinv의 전체 지연 시간이 2n개의 단들에 대하여 구해질 수 있다.

도 9는 지연 신호를 이용하는 다이나믹 회로의 일례를 도시하고 있다. 이 경우, 다이나믹 회로는 도전성을 가진 출력 신호(113)를 프리차아지하기 위한 PMOS 트랜지스터(16), 논리를 결정하기 위한 NMOS 트랜지스터(17) 및 논리 결정 기간을 결정하기 위한 NMOS 트랜지스터(18)로 구성된다. 논리 회로(19)의 출력 신호(111)는 NMOS 트랜지스터(17)에 입력된다. 내부 클럭 신호(105)의 논리곱 신호와 지연기(7b)에 의해 지연된 타이밍 신호(106b)는 AND 회로(20)에 의해 형성되어 논리 결정 기간 타이밍 신호(112)를 생성한다. 이때, 지연기(7b)의 지연은 논리 회로(19)의 지연 보다 작지 않은 값으로 설정된다.

도 10은 도 9에 도시된 다이나믹 회로의 동작을 나타내는 타이밍도이다. 도 9의 부호와 동일한 신호들은 도 9에서와 같은 부호로 나타난다.

도 10a는 클럭 신호로부터 타이밍 신호의 표준 설계시 표준 조건하에서의 타이밍을 나타낸 도면이다. 도 10a로부터 명백한 바와 같이, 클럭 신호(105)는 지연기(7b)에 의해 지연되어 타이밍 신호(106b)가 형성되게 한다. 지연 시간은 Td라고 가정한다. 이 논리 결정 타이밍 신호(112)는 내부 클럭 신호(105)와 타이밍 신호(106b)를 논리곱로부터 구해질 수 있다.

다이나믹 회로의 입력 신호로서 제공되는 논리 회로(19)의 출력 신호(111)는 시간 Td logic만큼 지연되어 내부 클럭 신호(105)에 도달한다. 다이나믹 회로는 이 신호를 수신하여 논리 결정 타이밍 신호(112)가 하이 전압을 가지는 경우 프로세싱 결과를 출력한다. 그러나, 집적 회로를 형성할 시 트랜지스터의 성능, 기생 저항 성분 또는 기생 용량 성분의 불균형 등으로 인해 논리 회로(19)의 출력 지연 시간이 증가하여, 시간 Td보다 큰 시간 Td logic'가 될 수도 있게 된다. 이러한 예의 타이밍은 도 10b에 도시되어 있다.

다이나믹 회로(113)의 출력 신호는 변경되지 않는 논리 출력 신호(111)를 가진 논리를 일시적으로 형성하고 나서, 출력 신호(113)는 변경된 논리 출력 신호(111)에 의해 재차 변경된다. 다이나믹 회로(113)의 출력 신호만이 하이 레벨의 전압에서 로우 레벨의 전압으로 변경된다. 따라서, 다이나믹 회로(113)의 출력 신호가 하이 레벨의 전압이어야 할 때 로우 레벨의 전압이 되는 경우, 출력은 로우 레벨의 전압이 되어, 다이나믹 회로를 오동작하게 한다.

도 10c에 나타난 바와 같이, 내부 클럭 신호(105)의 사이클이 길어진다고 할지라도, 다이나믹 회로는 지연 시간 Td가 변경되지 않기 때문에 정상적인 동작으로 복귀할 수 없다. 이러한 현상을 회피하기 위해서는, 시간 Td와 시간 Td logic 간에 마진을 제공하고, 이러한 마진의 불균형이 있는 경우에도 정상적으로 동작될 수 있도록 다이나믹 회로를 설계할 필요가 있다. 내부 클럭 신호(105)의 사이클이 짧은 경우, 시간 Td와 시간 Td logic 간의 마진에 대응되는 시간은 클럭의 사이클에 비해 무시할 수 없을 정도로 크게 된다. 결과적으로, 다이나믹 회로의 성능 저하를 초래하게 된다. 따라서, 시간 Td와 시간 Td logic 간의 마진은 가능한한 많이 제거할 필요가 있다.

PLL(2)을 형성하는 전압 제어 발진기(5)는 복수 개의 단들에 직렬로 인버터들을 접속시킴으로써 루프를 구성한다. 전압 제어 발진기(5)는 이 인버터들에 의해 지연 시간을 제어하기 위한 메카니즘을 구비하여 발진 주파수를 제어하도록 제공된다. 출력 신호는 인버터들의 접속의 중간 부분에서의 단자로부터 출력되어 타이밍 신호가 형성될 수 있게 된다. 그러나, 그렇게 형성된 타이밍 신호는 내부 클럭 신호(105)와 유사하게 내부 회로(6)에 분배될 필요가 있다. 이 경우, 내부 회로(6)에 도달하는 내부 클럭 신호(105)의 시간은 내부 회로(6)에 도달하는 타이밍 신호의 시간과 일치할 필요가 있다. 이 신호들의 도달 시간을 일치시킨다는 것이 곤란하였다.

본 발명은 종래 기술의 단점들을 극복하기 위한 것으로, 본 발명의 목적은 타이밍 신호가 지연기에 의해 클럭 신호로부터 형성될 때 조차도 지연 시간의 마진을 제거함으로써 가능한한 높은 동작 주파수를 설계할 수 있는 집적 회로를 제공함에 있다.

이 목적을 달성하기 위하여, 본 발명에 따른 집적 회로는 전압 제어 발진기의 발진 출력 신호를 피드백하고 발진 출력 신호와 외부에서 공급된 클럭 신호 간의 위상 비교 결과에 기초하여 발진기의 발진 주파수를 제어하는 위상 동기 루프와, 발진 출력 신호를 선정된 시간만큼 지연하는 지연기를 포함하여, 상기 집적 회로는 지연된 신호를 이용함으로써 구동되고, 상기 지연기는 전술된 위상 비교 결과에 대응되는 제어 신호에 따라 지연 시간의 변화를 제어한다.

전술된 바와 같이, 본 발명의 집적 회로에 따르면, 마진은 타이밍 신호에 설정되지 않고 내부 지연기에 의해 생성된 지연 시간이 외부적으로 제어되도록 설계된다. 따라서, 내부 회로의 타이밍 신호를 형성하기 위한 지연기의 지연도 변경되기 때문에, 내부 회로는 동작 주파수가 평상시 보다 낮게 변화된다고 할지라도 정상적으로 동작할 수 있다. 따라서, 동작 주파수의 설계시 마진이 제거될 때 조차도, 내부 회로는 클럭 주파수를 조절함으로써 정상적으로 동작될 수 있다.

도 1은 본 발명의 제1 실시예에 따른 집적 회로의 구성을 나타낸 블럭도.

도 2는 도 1에 도시된 지연기의 내부 구성예를 나타낸 회로도.

도 3은 도 1에 도시된 집적 회로의 동작을 나타낸 타이밍도로서, 도 3a는 회로의 설계시 집적 회로의 동작을 나타낸 도면이고, 도 3b는 회로의 제조시 집적 회로의 동작을 나타낸 도면이며, 도 3c는 클럭 사이클이 길어지는 경우 집적 회로의 동작을 나타낸 도면임.

도 4는 본 발명의 제2 실시예에 따른 집적 회로의 구성을 나타낸 블럭도.

도 5는 본 발명의 제3 실시예에 따른 집적 회로의 구성을 나타낸 블럭도.

도 6a는 도 5에 도시된 지연기의 내부 구성예를 나타낸 회로도이고, 도 6b는 도 5에 도시된 전압 제어 발진기의 내부 구성예를 나타낸 회로도임.

도 7은 종래의 집적 회로의 구성을 나타낸 블럭도.

도 8은 도 7에 도시된 지연기의 내부 구성예를 나타낸 회로도.

도 9는 다이나믹 회로의 구성예를 나타낸 회로도.

도 10은 도 7에 도시된 집적 회로의 동작을 나타내는 타이밍도로서, 도 10a는 회로의 설계시 집적 회로의 동작을 나타낸 도면이고, 도 10b는 회로의 제조시 집적 회로의 동작을 나타낸 도면이며, 도 10c는 클럭 사이클이 길어지는 경우 집적 회로의 동작을 나타낸 도면임.

<도면의 주요 부분에 대한 부호의 설명>

1 : 집적 회로

2 : 위상 동기 루프

3 : 위상 검출 회로

4 : 로우-패스 필터

5 : 전압 제어 발진기

6 : 내부 회로

7 : 지연기

본 발명의 실시예들은 첨부된 도면들을 참조하여 이하에 기술될 것이다.

도 1은 본 발명의 제1 실시예에 따른 집적 회로의 구성을 나타낸 블럭도이다. 도 1에서, 도 7에 나타난 부분들과 동일한 부분들은 도 7의 참조 부호와 동일한 참조 부호로 표시된다. 따라서, 이 부분들의 상세 설명은 생략될 것이다. 도 1을 참조하면, 외부에서 입력되는 외부 클럭 신호(100)를 집적 회로(1)에 이용하여 PLL(2), 즉, 위상 동기 루프 회로(2)가 내부 회로(6)를 구동하기 위한 내부 클럭 신호(105)를 생성하게 한다.

PLL(2)은 위상 검출 회로(3) 로우-패스 필터(4)와 전압 제어 발진기(5)를 포함한다. 위상 검출 회로(3)의 출력은 로우-패스 필터(4)에 입력되고 이 로우-패스 필터(4)의 출력은 전압 제어 발진기(5)에 입력된다. 전압 제어 발진기(5)의 출력은 내부 클럭 신호(105)로서 사용된다. 한편, 전압 제어 발진기(5)의 출력은 위상 검출 회로(3)에 입력된다. 또한, 외부 클럭 신호(100)는 위상 검출 회로(3)에 입력된다. 내부 클럭 신호(105)와 외부 클럭 신호(100) 간의 위상차는 출력에서 펄스로서 나타난다. 내부 회로(6)의 일부용으로 사용된 타이밍 신호(106)는 지연기(7)에 의해 내부 클럭 신호(105)를 지연시킴으로써 형성된다. 지연기(7)의 지연량은 전압 제어 발진기(5)의 주파수 제어용으로 사용되는 전압 제어 신호(107)를 이용함으로써 제어된다.

도 2는 도 1에 도시된 지연기(7)이 구성예를 나타낸 도면이다. 도 2를 참조하면, 지연기(7)는 복수 개의 단들에 직렬로 접속되는 인버터(10)들로 구성된다. NMOS 트랜지스터(11)와 커패시터(12)를 포함하는 직렬 회로는 지연 조절용 부하로서 인버터들 각각의 출력에 접속된다.

바꾸어 말하자면, 지연기(7)는 인버터(10)들과 이 인버터(10)들의 출력과 병렬로 각기 접속되는 NMOS 트랜지스터(11)과 커패시터(12)를 각기 포함하는 시정수 회로를 포함한다. 그리고, 저항, 즉 NMOS 트랜지스터(11)의 채널의 온-상태 저항은 인버터(10)들의 지연 시간이 각기 제어되게 되고 전체 지연 시간이 조절되도록 전압 제어 신호(107)에 의해 제어된다. 이와 관련하여, PLL(2)의 전압 제어 발진기(5)를 구성하는 인버터 체인 루프가 지연기(7)의 구성과 유사한 구성을 가지게 되어 인버터들의 지연 시간을 조절할 수 있다면, 지연 시간은 클럭 주파수에 비례하여 실질적으로 제어될 수 있다.

도 3은 도 1에 도시된 집적 회로의 동작을 나타낸 타이밍도이다.

도 3에서는 도 9에 나타난 다이나믹 회로의 지연기(7b)를 도 1에 나타난 지연기(7)로 교체함으로써 형성된 회로를 가정하고 있다.

도 3a는 집적 회로를 설계하는 시점에서 표준 상태에서의 지연이 가정된 타이밍을 나타낸다. 이 경우, 타이밍 신호(106)는 내부 클럭 신호(105)를 지연기(7)에 의해 시간 Td 만큼 지연시킴으로써 형성된다. 논리 결정 기간은 상승으로부터의 지연 시간 Td 또는 내부 클럭 신호(105)의 제1 천이에서 시작하여 하강 또는 내부 클럭 신호(105)의 최종 천이에서 종료한다. 논리 회로는 지연 시간 Td logic만큼 지연하여 신호를 출력하고 다이나믹 회로의 입력에 입력된다. 지연 시간 Td는 시간 Td logic과 동일하거나 더 긴 값으로 설정되기 때문에, 논리 결정 기간은 논리 회로의 출력이 확정된 후 시작한다.

도 3b는 지연 시간 Td logic을 가지는 집적 회로를 제조할 시 논리 회로의 출력이 불균형으로 인해 지연되는 경우를 나타낸다. 클럭 주파수가 최초 주파수로 복귀되는 경우, 시간 Td logic'은 시간 Td보다 길기 때문에, 입력 신호는 논리 결정 기간 내에서 변경되고, 이에 따라 다이나믹 회로는 정상적으로 동작하지 않는다. 따라서, 외부 클럭 신호의 사이클 또는 기간이 길어지는 경우, 도 3c에 나타난 타이밍을 얻을 수 있다. PLL(2)은 전압 제어 발진기(5)를 제어하는데, 이는 내부 클럭 신호의 주파수와 동일한 주파수를 얻기 위한 것이다. 전압 제어 발진기(5)의 제어 전압은 지연기(7)에 입력되기 때문에, 시간 Td는 시간 Td'가 되는 내부 클럭 신호의 사이클 또는 기간과 실질적으로 비례하여 길어지거나 증가하게 된다. 시간 Td'는 Td logic과 동일하거나 더 길어지는 경우, 논리 회로의 출력은 다이나믹 회로가 정상적으로 동작될 수 있도록 논리 결정 기간 내에서 변경되지 않게 된다.

도 4는 본 발명에 따른 집적 회로의 제2 실시예를 나타낸 블럭도이다. 집적 회로를 구성하는 PLL(2), 내부 회로(6) 및 지연기(7)는 집적 회로의 제1 실시예의 것과 유사하다. 커패시터(8)은 지연기(7)의 제어 신호의 입력부에 제공된다. 스위치(9)는 커패시터(8)와 PLL(2)로부터 공급된 제어 전압 신호(105) 사이에 제공된다. 이 스위치(9)는 CMOS 전송 게이트 등으로 형성될 수 있다.

스위치(9)는 집적 회로(1)의 리셋 기간 동안 턴온되도록 리셋 신호(101)에 의해 제어된다. 한편, 집적 회로(1)가 정상적으로 동작하는 경우에는 스위치(9)가 턴오프된다. 따라서, 커패시터(8)은 집적 회로(1)의 리셋 기간 동안 제어 전압에 의해 충전된다. 집적 회로의 리셋 기간이 취소된 후, 지연기(7)의 지연 시간은 커패시터(8)가 충전되는 출력으로서의 전압 신호(109)에 의해 선정된 값으로 유지되도록 제어된다. 바꾸어 말하자면, 커패시터(8)는 집적 회로(1)가 잡음의 영향을 거의 받지 않는 집적 회로(1)의 리셋 기간 동안 제어 전압에 의해 충전된다. 이후, 스위치(9)는 턴오프되고 지연기(7)의 지연 시간은 커패시터(8)가 충전되는 전압하에서 선정된 값으로 유지되도록 제어된다.

PLL(2)로부터 지연기(7) 까지의 거리가 상대적으로 길어지게 되기 때문에, 집적 회로(1)는 내부 회로의 내부 클럭 신호(105) 또는 논리 신호의 동작으로 인해 발생된 잡음의 영향을 받을 수도 있다. 지연기(7)의 제어 신호(107)가 전압의 신호이기 때문에, 지연기(7)로 인한 지연 시간이 생성된 잡음으로 인한 전압의 변화로 인해 불안정한 상태를 초래할 가능성이 있다. 그러나, 일례로서, 스위치(9)와 커패시터(8)는 지연기(7)의 근방에 배치되어, 잡음의 영향 또는 효과가 가능한한 많이 저하되게 된다.

도 5는 본 발명에 따른 집적 회로의 제3 실시예를 나타낸 블럭도이다. 제3 실시예의 집적 회로에서, 클럭 신호의 주파수 범위를 확장하기 위하여, PLL(2)의 전압 제어 발진기(5)의 인버터들의 단들의 개수는 외부 스위치 신호(110)에 의해 조절될 수 있다. 이 경우, 동일 신호, 바꾸어 말하자면, 외부 스위치 신호(110)는 지연기의 인버터들의 단들의 개수가 변경되도록 지연기에 입력될 필요가 있다.

이제, 도 6의 구조 형태에 대한 설명을 할 것이다.

도 6은 본 발명의 제3 실시예를 형성하는 전압 제어 발진기와 지연기의 구성예이다.

도 6a는 지연기(7)의 회로 구성예를 나타내는 도면이다. 도 6a에 도시된 바와 같이, 지연기(7)는 짝수개의 단들에 직렬로 접속되는 인버터(10)들로 구성된다. NMOS 트랜지스터(11)와 커패시터(12)는 지연을 조절하기 위한 부하(load)로서 각 인버터(10)들의 출력에 각기 접속된다. 전압 제어 신호(107)는 NMOS 트랜지스터(11)들의 게이트들 각각에 입력되어 지연기의 지연량이 조절되게 된다. 인버터 체인의 중간 신호가 인출되어 이 하나의 신호는 셀렉터 또는 선택기(14)에 의해 출력된다. 셀렉터(14)는 외부 주파수 범위 스위치 신호(110)에 의해 스위치되도록 제어된다.

이제, 도 6b의 전압 제어 발진기(5)의 구성 형태에 대한 설명을 할 것이다. 도 6b는 전압 제어 발진기(5)의 구성예를 나타낸 도면이다. 도 6b로부터 명백한 바과 같이, 전압 제어 발진기(5)는 지연기(7)와 유사하게, 각각의 지연 가변 인버터들을 각기 구성하는 인버터(10)들, NMOS 트랜지스터(11)들 및 커패시터(12)들로 구성된다. 그리고 나서, 이들 지연 가변 인버터들은 루프 형태로 홀수번째 단들에 접속되어 발진기를 형성한다. 더욱이, 루프 방식으로 출력된 신호는 셀렉터 또는 선택기(15)에 입력되어 루프를 형성하는 인버터들의 단들의 개수를 변경되게 할 수 있다. 이러한 방식으로, 발진 주파수의 범위가 변화될 수 있다. 이 경우, 셀렉터(15)는 외부에서 입력되는 주파수 범위 스위치 신호(110)에 의해 스위칭된다. 부가적으로, 본 발명의 제1 및 제2 실시예에 따른 집적 회로의 전압 제어 발진기(5)는 도 6b에 나타난 전압 제어 발진기(5)로부터 셀렉터(15)를 삭제하고 피드백측에 놓여진 모든 인버터들(10)을 직렬로 접속함으로써 형성될 수 있다.

종래의 집적 회로에 있어서, 타이밍 신호에 마진이 주어진다. 따라서, 집적 회로 제조시에 불균형이 발생된다고 할지라도, 집적 회로는 정상적인 상태로 동작될 수 있다. 종래의 집적 회로에 비해, 본 발명의 집적 회로에 따르면, 내부 회로의 타이밍 신호를 생성하기 위한 지연기의 지연은 내부 클럭 신호의 주파수에 의해 변경되고, 내부 클럭 신호의 주파수가 낮아지는 데, 바꾸어 말하자면 내부 클럭 신호의 사이클 또는 기간이 길어지거나 증가되어 집적 회로가 정상적인 방식으로 동작되게 된다. 따라서, 집적 회로의 설계시 타이밍 신호에 대한 마진이 제거될 때 조차도, 내부 클럭 신호의 주파수가 조절되어 집적 회로가 정상적으로 동작되게 된다. 또한, 집적 회로의 설계시 타이밍 신호에 주어진 마진이 제거될 수 있기 때문에, 내부 클럭 신호의 주파수가 상승될 때 조차도, 신호를 구동하는 데 사용될 수 있는 시간(마진이 제거된 시간)이 증가 또는 길어질 수 있다.

전술된 바와 같이, 본 발명의 집적 회로에 따르면, 타이밍 신호에는 마진이 주어지지 않고 내부 지연기로 인한 지연 시간이 외부에서 제어되어, 타이밍 신호를 생성하기 위한 지연기의 지연 시간이 짧아지게 되고, 내부 회로는 동작 주파수가 평상시 보다 낮게 변화된다고 할지라도 정상적인 방식으로 동작될 수 있게 된다. 따라서, 집적 회로의 설계시 타이밍 신호에 대한 마진이 제거된다고 할지라도, 집적 회로는 내부 클럭 신호의 주파수를 조절함으로써 효과적이며 바람직하게 동작될 수 있다.

Claims

집적 회로에 있어서:

전압 제어 발진기의 발진 출력 신호를 피드백하고 상기 발진 출력 신호와 외부에서 공급된 클럭 신호 간의 위상 비교 결과에 기초하여 상기 발진기의 발진 주파수를 제어하는 위상 동기 루프 회로와;

상기 발진 출력 신호를 선정된 시간만큼 지연하는 지연기를 포함하고, 상기 집적 회로는 지연된 신호를 이용함으로써 구동되고, 상기 지연기는 상기 위상 비교 결과에 대응되는 제어 신호에 의해 지연 시간의 변화가 제어되는 것을 특징으로 하는 집적 회로.
제1항에 있어서, 상기 지연기는 직렬로 접속되는 인버터들과 상기 인버터들의 출력과 병렬로 접속되는 시정수 회로들로 구성되고, 상기 시정수 회로들은 하나의 MOS 트랜지스터와 하나의 커패시터를 각기 가지는 직렬 회로들을 포함하고, 상기 MOS 트랜지스터의 온-상태 저항의 변화는 상기 제어 신호에 의해 제어되는 것을 특징으로 하는 집적 회로.
제2항에 있어서, 상기 제어 신호에 의해 충전되는 커패시터를 더 포함하고, 상기 MOS 트랜지스터의 온-상태 저항의 변화는 상기 커패시터로부터 방전되는 출력에 의해 제어되는 것을 특징으로 하는 집적 회로.
제3항에 있어서, 상기 커패시터는 상기 집적 회로의 리셋 기간 동안 제어 전압에 의해 충전되는 것을 특징으로 하는 집적 회로.
제1항에 있어서, 상기 전압 제어 발진기는 복수 개의 인버터들이 루프 형태로 접속되는 인버터 루프와 상기 인버터 루프를 구성하는 각 인버터들의 출력들과 병렬로 접속되는 MOS 트랜지스터와 커패시터를 각기 가지는 직렬 회로들을 포함하고, 상기 MOS 트랜지스터의 온 상태 저항의 변화는 상기 제어 신호에 의해 제어되는 것을 특징으로 하는 집적 회로.
제5항에 있어서, 상기 전압 제어 발진기는 외부에서 입력된 스위치 신호에 따라 상기 전압 제어 발진기의 상기 인버터 루프 내에 있는 인버터들의 전기적 접속 단수를 증가 및/또는 감소시키는 수단을 더 포함하는 것을 특징으로 하는 집적 회로.
제1항에 있어서, 상기 위상 비교 결과에 대응되는 상기 제어 신호는 상기 위상 비교 결과를 입력으로 하는 로우 패스 필터의 출력 신호인 것을 특징으로 하는 집적 회로.
제2항에 있어서, 상기 제어 신호는 상기 MOS 트랜지스터들의 게이트들에 인가되는 것을 특징으로 하는 집적 회로.
제2항에 있어서, 상기 지연기는 짝수개의 단들로 직렬 접속되는 인버터들과 상기 인버터들의 출력들과 병렬로 접속되는 시정수 회로들을 포함하며, 상기 시정수 회로들은 하나의 MOS 트랜지스터와 하나의 커패시터를 각기 포함하는 직렬 회로들을 가지는 것을 특징으로 하는 집적 회로.
제2항에 있어서, 외부에서 입력되는 스위치 신호에 따라 상기 지연기의 인버터들의 전기적 접속 단수를 증가 및/또는 감소시키는 수단을 더 포함하는 것을 특징으로 하는 집적 회로.
제1항에 있어서, 상기 집적 회로는 다이나믹 회로를 가지며, 상기 다이나믹 회로는:

전압으로 출력 신호를 프리차아지하는 프리차아지 수단;

논리를 결정하는 논리 결정 수단;

상기 발진 출력 신호와 상기 발진 출력 신호를 선정된 시간만큼 지연시킴으로써 취득된 신호에 기초하여 논리 결정 기간을 결정하는 논리 결정 기간 결정 수단을 포함하는

것을 특징으로 하는 집적 회로.
제11항에 있어서, 상기 논리 결정 수단은 상기 논리 결정 기간 결정 수단에 의해 결정된 상기 논리 결정 기간 내에 입력 신호에 응하여 출력 신호를 출력하는 것을 특징으로 하는 집적 회로.
제12항에 있어서, 상기 입력 신호는 상기 발진 출력 신호 쪽으로 선정된 시간만큼 지연되어 상기 논리 결정 수단에 도달되는 것을 특징으로 하는 집적 회로.