DE19850476C2 - Integrierte Schaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine integrierte Schal­ tung und insbesondere eine integrierte Schaltung, in der eine interne Schaltung durch ein Zeitsteuersignal, das durch Verzögern eines Taktsignals um eine vorbestimmte Zeit erhalten wird, sowie durch das Taktsignal betrieben wird.

Im allgemeinen ist eine dynamische Schaltung in einem Schaltungsteil eingesetzt worden, der mit einer hohen Ge­ schwindigkeit betrieben wird, wie eine Speicherschaltung in der integrierten Schaltung. Die dynamische Schaltung dient dazu, einen Ausgang mit Elektrizität bzw. Spannung während einer bestimmten Phase eines Taktes voraufzuladen (beispielsweise, wenn der Takt eine geringe Spannung auf­ weist) und ein logisches Signal während der übrigen Phase des Taktes auszugeben (beispielsweise, wenn der Takt eine hohe Spannung aufweist). Wenn jedoch ein Eingangssignal später als eine Logikentscheidungsphase kommt, kann die Operation der dynamischen Schaltung ggf. unbestimmt sein.

Um dieses Problem zu beheben, ist ein Versuch gemacht wor­ den, die Logikentscheidungsphase durch ein Zeitsteuersignal zu verkürzen, das durch Verzögern eines Taktsignals gebil­ det wird, und das Eingangssignal vor der Logikentschei­ dungsphase zu bestimmen. Fig. 7 zeigt ein Diagramm zum Er­ läutern des Aufbaus einer der Anmelderin bekannten Schal­ tung. Mit Bezug auf Fig. 7 weist eine integrierte Schaltung 1 eine Nachlaufsynchronisationsschaltung 2 (PLL-Schaltung) für den Empfang eines externen Taktsignals 100 und eine in­ terne Schaltung 6 auf. Die interne Schaltung 6 wird durch Verwenden eines von der PLL-Schaltung 2 als ein Taktsignal ausgegebenen Signals 105 betätigt. Ein Teil der Schaltung 6 wird durch Verwenden eines Zeitsteuersignals 106a betätigt, das durch Verzögern des Taktsignals 105 von einer Verzöge­ rungseinrichtung 7a gebildet wird. Ein externes Rücksetzsi­ gnal 101, ein externes Eingangssignal 102, ein externes Ausgangssignal 103 und ein externes Eingangs- und Ausgangs­ signal 104 werden der internen Schaltung 6 eingegeben und/oder von dieser ausgegeben, um eine gewünschte Verar­ beitung durchzuführen.

Fig. 8 ist ein Schaltungsdiagramm, das den internen Aufbau der Verzögerungseinrichtung 7a zeigt. Die Verzögerungsein­ richtung 7a weist Inverterschaltungen 10 auf, die mehrstu­ fig in Serie geschaltet sind. Falls der Inverter eine Ver­ zögerung von Tdinv pro Stufe aufweist, kann für die 2n Stu­ fen eine totale Verzögerungszeit von 2n x Tdinv erhalten werden.

Fig. 9 stellt ein Ausführungsbeispiel einer dynamischen Schaltung dar, die ein Verzögerungssignal einsetzt. In die­ sem Fall ist die dynamische Schaltung aus einem PMOS- Transistor 16 zum Voraufladen eines Ausgangssignals 113 mit Elektrizität bzw. Spannung, einem NMOS-Transistor 17 zum Bestimmen eines logischen Signals und einem NMOS-Transistor 18 zum Festlegen der Logikentscheidungsphase aufgebaut. Das Ausgangssignal 111 einer logischen Schaltung 19 wird dem NMOS-Transistor 17 eingegeben. Das logische Produktsignal des internen Taktsignals 105 und eines Zeitsteuersignals 106b, das von einer Verzögerungseinrichtung 7b verzögert wird, wird von einer UND-Schaltung 20 zum Erzeugen eines Zeitsteuersignals 112 für die Logikentscheidungsphase ge­ bildet. Die Verzögerung der Verzögerungseinrichtung 7b wird hierbei auf einen Wert gesetzt, der nicht kleiner als der­ jenige der logischen Schaltung 19 ist.

Fig. 10 ist ein Zeitablaufdiagramm, welches die Betriebswei­ se der in Fig. 9 dargestellten dynamischen Schaltung zeigt. Die Signale, welche denjenigen aus Fig. 9 entsprechen, sind durch die gleichen Bezugszeichen wie in Fig. 9 dargestellt.

Fig. 10A ist ein Diagramm, das gemäß einer Standardbedin­ gung dem Entwurf zufolge den Zeitablauf eines Zeitsteuer­ signals aus einem Taktsignal zeigt. Wie aus Fig. 10A er­ sichtlich ist, wird das Taktsignal 105 von der Verzöge­ rungseinrichtung 7b verzögert, um das Zeitsteuersignal 106b zu bilden. Es wird angenommen, daß diese Verzögerungszeit gleich Td ist. Das Steuersignal 112 für die Logikentschei­ dungsphase kann aus einer logischen UND-Verknüpfung des in­ ternen Taktsignals 105 und des Zeitsteuersignals 106b er­ halten werden.

Das Ausgangssignal 111 der logischen Schaltung 19, das als Eingangssignal der dynamischen Schaltung dient, erreicht das interne Taktsignal 105 mit der Verzögerungszeit Td lo­ gisch. Die dynamische Schaltung empfängt dieses Signal und gibt ein Verarbeitungsergebnis aus, wenn das Steuersignal 112 für die Logikentscheidungsphase eine hohe Spannung auf­ weist. Die Ausgabeverzögerungszeit der logischen Schaltung 19 kann jedoch aufgrund einer Unregelmäßigkeit oder der­ gleichen in der Transistorleistung, eines nebensächlichen Widerstandsbauteil oder eines nebensächlichen Kapazitäts­ bauteil bei der Herstellung der integrierten Schaltung an­ steigen, und zwar auf die Zeit Td logisch', die größer als die Zeit Td ist. Der Zeitablauf für dieses Beispiel ist in Fig. 10B dargestellt.

Das Ausgangssignal 113 der dynamischen Schaltung bildet zeitweise ein logisches Signal mit dem logischen Ausgangs­ signal 111, das nicht geändert ist, und anschließend wird das Ausgangssignal 113 wiederum durch das logische Aus­ gangssignal 111 geändert, das geändert worden ist. Das Aus­ gangssignal 113 der dynamischen Schaltung ändert sich le­ diglich von der hohen Spannung zu der niedrigen Spannung. Falls daher das Ausgangssignal 113 der dynamischen Schal­ tung auf niedriger Spannung liegt, wenn es auf hoher Span­ nung liegen sollte, wird die Ausgabe nachteilig auf niedri­ ger Spannung liegend gehalten, was die dynamische Schaltung nachteilig falsch arbeiten läßt.

Wie in Fig. 10C gezeigt, kann die dynamische Schaltung nicht in eine normale Betriebsweise zurückgebracht werden, selbst wenn der Zyklus des internen Taktsignals 105 verlän­ gert wird, da die Verzögerungszeit Td nicht geändert ist. Um ein solches Phänomen zu vermeiden, ist es notwendig, ei­ nen Spielraum zwischen der Zeit Td und der Zeit Td logisch vorzusehen und die dynamische Schaltung so zu entwerfen, daß sie normal betrieben wird, selbst wenn der Spielraum unregelmäßig ist. Falls der Zyklus des internen Taktsignals 105 kurz ist, wird die diesem Spielraum entsprechende Zeit zwischen der Zeit Td und der Zeit Td logisch so groß, daß sie bezüglich des Taktzyklus nicht vernachlässigt werden kann. Folglich wird die Leistung der dynamischen Schaltung unerwünschterweise verschlechtert. Daher muß der Spielraum zwischen der Zeit Td und der Zeit Td logisch soweit wie möglich entfernt werden.

Ein die PLL-Schaltung 2 bildender spannungsgesteuerter Os­ zillator 5 bildet eine Schleife, indem er Inverter mehrstu­ fig in Serie verbindet. Der spannungsgesteuerte Oszillator 5 ist mit einem Mechanismus zum Steuern der Verzögerungs­ zeit durch diese Inverter ausgestattet, damit er die Oszil­ lationsfrequenz steuern kann. Ein Ausgangssignal wird von einem Anschluß an einem Zwischenteil der Inverterverbindung ausgegeben, so daß ein Zeitsteuersignal gebildet werden kann. Dieses so ausgebildete Zeitsteuersignal muß jedoch ähnlich wie das interne Steuersignal 105 an die interne Schaltung 6 verteilt werden. In diesem Fall muß die Zeit des internen Taktsignals 105, das bei der internen Schal­ tung 6 ankommt, mit der Zeit des Zeitsteuersignals zusam­ menfallen, das bei der internen Schaltung 6 ankommt. Es ist nachteilig bzw. schwierig gewesen, das Zusammenfallen der An­ kunftszeit dieser Signale zu verwirklichen.

Die gattungsgemäße US 5,663,668 zeigt eine integrierte Schaltung mit einer Nachlaufsynchronisationsschaltung, die einen Phasenvergleicher, einen Tiefpaßfilter und einen spannungsgesteuerten Oszillator umfaßt. Das vom spannungs­ gesteuerten Oszillator an den Phasenvergleicher rückgeführ­ te Signal wird ebenfalls an eine Verzögerungsschaltung ge­ liefert, deren Verzögerungszeit mittels weiterer Phasenver­ gleicher gesteuert wird.

Die US 5,428,309 zeigt eine ähnliche Schaltung, bei der an­ stelle des Ausgangssignals des spannungsgesteuerten Oszil­ lators das Ausgangssignal des Phasenvergleichers (nach Tiefpaßfilterung) an die Verzögerungsschaltung geliefert wird. Diese Verzögerungsschaltung verzögert dann abhängig von diesem Steuersignal ein externes Eingangssignal um eine bestimmte Zeitspanne. Sie ist aus in Serie geschalteten In­ vertern aufgebaut.

Die US 5,565,816 und EP 0 473 903 A2 zeigen weitere inte­ grierte Schaltungen mit einer Nachlaufsynchronisations­ schaltung.

Die vorliegende Erfindung zielt darauf ab, eine integrierte Schaltung zu schaffen, die mit einer so hohen wie möglichen Betriebsfrequenz arbeiten kann, indem ein Spielraum in der Verzögerungszeit entfernt wird, selbst wenn ein Zeitsteuer­ signal aus einem Taktsignal von einer Verzögerungseinrich­ tung gebildet wird, und deren Rauschempfindlichkeit vermin­ dert ist.

Die Erfindung erreicht dieses Ziel mit dem Gegenstand des Anspruchs 1. Bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.

Vorteilhaft wird gemäß der integrierten Schaltung der vor­ liegenden Erfindung dem Zeitsteuersignal kein Spielraum ge­ geben, und eine von der internen Verzögerungseinrichtung erzeugte Verzögerungszeit ist so ausgelegt, daß sie extern steuerbar ist. Dementsprechend kann die interne Schaltung auf normale Weise betrieben werden, selbst wenn die Be­ triebsfrequenz auf einen Wert geändert wird, der niedriger als gewöhnlich ist, da die Verzögerung der Verzögerungsein­ richtung zum Bilden des Zeitsteuersignals der internen Schaltung ebenfalls geändert wird. Daher kann die interne Schaltung auf normale Weise durch Einstellen der Taktfre­ quenz betrieben werden, selbst wenn ein Spielraum beim Ent­ wurf der Betriebsfrequenz entfernt wird.

Weitere Vorteile der Erfindung werden aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele in Verbindung mit der beigefügten Zeichnung erläutert. In der Zeichnung zeigen:

Fig. 1 ein Blockdiagramm, welches den Aufbau einer inte­ grierten Schaltung gemäß einem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 2 ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des internen Aufbaus einer in Fig. 1 dargestellten Verzögerungseinrichtung zeigt;

Fig. 3 ein Zeitablaufdiagramm, welches die Betriebsweise einer in Fig. 1 dargestellten integrierten Schal­ tung zeigt;

Fig. 3A die Betriebsweise der integrierten Schaltung einem Schaltungsentwurf zu­ folge;

Fig. 3B die Betriebsweise der integrierten Schaltung nach Herstellung der Schal­ tung; und

Fig. 3C die Betriebsweise der integrierten Schaltung, wenn das Taktsignal verlän­ gert wird;

Fig. 4 ein Blockdiagramm, welches den Aufbau einer inte­ grierten Schaltung gemäß einem zweiten Ausfüh­ rungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 5 ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des inneren Aufbaus einer Verzögerungs­ einrichtung zeigt;

Fig. 6 ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des internen Aufbaus eines spannungsge­ steuerten Oszillators zeigt;

Fig. 7 ein Blockdiagramm, welches den Aufbau einer her­ kömmlichen integrierten Schaltung zeigt;

Fig. 8 ein Schaltungsdiagramm, welches den internen Auf­ bau einer in Fig. 7 dargestellten Verzögerungs­ einrichtung zeigt;

Fig. 9 ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des Aufbaus einer dynamischen Schaltung zeigt; und

Fig. 10 ein Zeitablaufdiagramm, welches die Betriebsweise der in Fig. 7 dargestellten integrierten Schal­ tung zeigt;

Fig. 10A die Betriebsweise der integrierten Schaltung dem Schaltungsentwurf zufol­ ge;

Fig. 10B die Betriebsweise der integrierten Schaltung nach Herstellung der Schal­ tung; und

Fig. 10C die Betriebsweise der integrierten Schaltung, wenn der Taktzyklus verlän­ gert wird.

Fig. 1 ist ein Blockdiagramm, das den Aufbau einer inte­ grierten Schaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In Fig. 1 werden Teile, welche denjenigen aus Fig. 7 entsprechen, mit den gleichen Bezugszeichen wie in Fig. 7 dargestellt. Daher wird die de­ taillierte Erläuterung dieser Bauteile weggelassen. Mit Be­ zug auf Fig. 1 wird ein externes Taktsignal 100, das extern eingegeben wird, in einer integrierten Schaltung 1 derart verwendet, daß eine PLL-Schaltung 2, d. h. eine phasensyn­ chronisierte Schleifenschaltung 2 ein internes Taktsignal 105 für den Betrieb einer internen Schaltung 6 erzeugt.

Die PLL-Schaltung 2 weist einen Phasendetektor 3, einen Tiefpaßfilter 4 und einen spannungsgesteuerten Oszillator 5 auf. Die Ausgabe des Phasendetektors 3 wird dem Tiefpaßfil­ ter 4 eingegeben und die Ausgabe des Tiefpaßfilters 4 wird dem spannungsgesteuerten Oszillator 5 eingegeben. Die Ausga­ be des spannungsgesteuerten Oszillators 5 wird als das in­ terne Taktsignal 105 verwendet. Andererseits wird die Ausga­ be des spannungsgesteuerten Oszillators 5 dem Phasendetektor 3 eingegeben. Das externe Taktsignal 100 wird ebenfalls dem Phasendetektor 3 eingegeben. Die Phasendifferenz zwischen dem internen Taktsignal 105 und dem externen Taktsignal 100 erscheint als ein Puls in einer Ausgabe. Ein Zeitsteuersi­ gnal 106, das für einen Teil der internen Schaltung 6 ver­ wendet wird, wird durch Verzögern des internen Taktsignals 105 durch eine Verzögerungseinrichtung 7 gebildet. Der Be­ trag der Verzögerung durch die Verzögerungseinrichtung 7 wird durch Verwenden eines Spannungssteuersignals 107 ge­ steuert, das für die Frequenzsteuerung des spannungsgesteu­ erten Oszillators 5 verwendet wird.

Fig. 2 ist ein Diagramm, das in einem Ausführungsbeispiel den Aufbau der in Fig. 1 dargestellten Verzögerungseinrich­ tung 7 zeigt. Mit Bezug auf Fig. 2 besteht die Verzögerungs­ einrichtung 7 aus Invertern 10, die in Serie mehrstufig ver­ bunden sind. Eine Serienschaltung, die einen NMOS-Transistor 11 und einen Kondensator 12 aufweist, ist mit dem Ausgang jedes Inverters als eine Last zum Einstellen der Verzögerung verbunden.

Mit anderen Worten weist die Verzögerungseinrichtung 7 die Inverter 10 und Zeitkonstantenschaltungen auf, die jeweils den NMOS-Transistor 11 und den Kondensator 12 enthalten, welche jeweils parallel mit den Ausgängen der Inverter 10 verbunden sind. Dann werden die Widerstände, d. h. die Wider­ stände im EIN-Zustand der Kanäle der NMOS-Transistoren 11, von dem Spannungssteuersignal 107 derart gesteuert, daß die Verzögerungszeit der Inverter 10 jeweils gesteuert und die Gesamtverzögerungszeit eingestellt wird. Falls in diesem Zu­ sammenhang eine Inverterkettenschleife, welche den span­ nungsgesteuerten Oszillator 5 der PLL-Schaltung 2 bildet, einen ähnlichen Aufbau wie denjenigen der Verzögerungsein­ richtung 7 aufweist, um die Verzögerungszeit der Inverter einzustellen, kann die Verzögerungszeit im wesentlichen im Verhältnis zur Taktfrequenz gesteuert werden.

Fig. 3 ist ein Zeitablaufdiagramm, welches die Betriebsweise der in Fig. 1 dargestellten integrierten Schaltung zeigt.

In Fig. 3 wird eine Schaltung angenommen, die durch Aus­ tausch der Verzögerungseinrichtung 7b der in Fig. 9 gezeig­ ten dynamischen Schaltung mit der in Fig. 2 gezeigten Verzö­ gerungseinrichtung 7 gebildet ist.

Fig. 3A zeigt den Zeitablauf, bei welchem dem Entwurf der integrierten Schaltung zufolge eine Verzögerung gemäß einem Standardzustand angenommen wird. In diesem Fall wird das Zeitsteuersignal 106 durch Verzögern des internen Steuer­ signals 105 um die Zeit Td durch die Verzögerungseinrichtung 7 gebildet. Eine Logikentscheidungsphase beginnt mit einer Verzögerungszeit Td ab dem Anstieg oder dem ersten Übergang des internen Steuersignals 105 und endet mit dem Abfall oder dem letzten Übergang des internen Taktsignals 105. Eine lo­ gische Schaltung dient dazu, ein Signal mit der Verzöge­ rungszeit Td logisch auszugeben, welches an den Eingang der dynamischen Schaltung gelangt. Da die Verzögerungszeit Td auf einen Wert gesetzt wird, der gleich oder länger derjeni­ gen der Zeit Td logisch ist, startet die Logikentscheidungs­ phase, nachdem die Ausgabe der logischen Schaltung definiert ist.

Fig. 3B zeigt einen Fall, bei dem die Ausgabe der logischen Schaltung aufgrund einer Unregelmäßigkeit bei der Herstel­ lung der integrierten Schaltung verzögert ist, so daß sie die Verzögerungszeit Td logisch' hat. Wenn die Taktfrequenz auf eine ursprüngliche Frequenz zurückgebracht wird, ist die Zeit Td logisch' länger als die Zeit Td, und folglich ändert sich ein Eingangssignal innerhalb der Logikentscheidungspha­ se, und daher kann die dynamische Schaltung nicht auf norma­ le Weise betrieben werden. Wenn der Zyklus oder die Phase des externen Taktsignals verlängert wird, kann somit ein solcher Zeitablauf erhalten werden, wie er in Fig. 3C ge­ zeigt ist. Die PLL-Schaltung 2 steuert den spannungsgesteu­ erten Oszillator 5 so, daß eine Frequenz gleich der Frequenz des internen Taktsignals erhalten wird. Da die Steuerspan­ nung des spannungsgesteuerten Oszillators 5 der Verzöge­ rungseinrichtung 7 eingegeben wird, wird die Zeit Td im we­ sentlichen proportional zu dem Zyklus oder der Phase des in­ ternen Taktsignals verlängert oder erhöht, so daß sie gleich der Td' wird. Wenn die Zeit Td' gleich oder länger als Td logisch' ist, wird die Ausgabe der logischen Schaltung nicht innerhalb der Logikentscheidungsphase geändert, so daß die dynamische Schaltung normal betrieben werden kann.

Ein Kondensator 8 ist an dem Steuersignal-Eingangsabschnitt der Verzögerungseinrichtung 7 vorgesehen. Ein Schalter 9 ist zwischen dem Kondensator 8 und dem von der PLL-Schaltung 2 gelieferten Steuerspannungssignal 105 vorgesehen. Dieser Schalter 9 kann durch ein CMOS-Übertragungsgatter oder der­ gleichen gebildet werden.

Der Schalter 9 wird durch ein Rücksetzsignal 101 gesteuert, so daß er während der Rücksetzphase der integrierten Schal­ tung 1 eingeschaltet ist. Wenn die integrierte Schaltung 1 auf gewöhnliche Weise arbeitet, ist der Schalter 9 anderer­ seits ausgeschaltet. Folglich wird der Kondensator 8 während der Rücksetzphase der integrierten Schaltung 1 mit der Steu­ erspannung geladen. Nachdem die Rücksetzphase der integrier­ ten Schaltung vorbei bzw. gelöscht ist, wird die Verzöge­ rungszeit der Verzögerungseinrichtung 7 so gesteuert, daß sie auf einem vorbestimmten Wert durch ein Spannungssignal 109 als Ausgabe gehalten wird, mit welcher der Kondensator 8 geladen ist. Mit anderen Worten wird der Kondensator 8 wäh­ rend der Rücksetzphase der integrierten Schaltung 1 mit der Steuerspannung geladen, in der die integrierte Schaltung 1 kaum einen Rauscheinfluß empfängt. Danach wird der Schalter 9 ausgeschaltet und die Verzögerungszeit der Verzögerungs­ einrichtung 7 wird derart gesteuert, daß sie auf einem vor­ bestimmten Wert unter bzw. durch die Spannung gehalten wird, mit welcher der Kondensator 8 geladen ist.

Da die Distanz von der PLL-Schaltung 2 zu der Verzögerungs­ schaltung 7 relativ lang werden kann, kann die integrierte Schaltung 1 ggf. den aufgrund der Operation eines internen Taktsignals 105 oder des logischen Signals der internen Schaltung erzeugten Rauscheinfluß empfangen. Da das Steuer­ signal 107 der Verzögerungseinrichtung 7 ein Spannungssignal ist, kann erwartet werden, daß die von der Verzögerungsein­ richtung 7 verursachte Verzögerungszeit in einen unstabilen Zustand gebracht wird, welcher auf die Spannungsänderung aufgrund des erzeugten Rauschens zurückzuführen ist. In die­ sem Beispiel sind jedoch der Schalter 9 und der Kondensator 8 in der Nähe der Verzögerungseinrichtung 7 angeordnet, so daß der Einfluß oder die Wirkung des Rauschens soweit wie möglich reduziert werden kann.

Fig. 5 ist ein Blockdiagramm, das ein zweites Ausführungs­ beispiel einer integrierten Schaltung gemäß der vorliegenden Erfindung zeigt, das in Kombination mit dem in Fig. 1 ge­ zeigten ersten Ausführungsbeispiel zu sehen ist. In der in­ tegrierten Schaltung des zweiten Ausführungsbeispiels kann die Stufenzahl der Inverter des spannungsgesteuerten Oszil­ lators 5 der PLL-Schaltung 2 durch ein externes Schaltsignal 110 eingestellt werden, um den Frequenzbereich des Taktsi­ gnals zu erweitern. In diesem Fall muß das gleiche Signal, d. h. das externe Schaltsignal 110, ebenfalls der Verzöge­ rungseinrichtung eingegeben werden, damit die Stufenzahl der Inverter in der Verzögerungseinrichtung geändert wird.

Fig. 5 ist ein Diagramm, das anhand eines Ausführungsbei­ spiels einen Schaltungsaufbau der in Fig. 4 gezeigten Verzö­ gerungseinrichtung 7 zeigt. Wie in Fig. 5 dargestellt, be­ steht die Verzögerungseinrichtung 7 aus den Invertern 10, die mit einer geraden Stufenzahl in Serie verbunden sind. Ein NMOS-Transistor 11 und ein Kondensator 12 sind jeweils mit dem Ausgang jedes Inverters 10 als eine Last zum Ein­ stellen einer Verzögerung verbunden. Das Spannungssteuersi­ gnal 107 wird jedem der Gatter der NMOS-Transistoren 11 der­ art eingegeben, daß die Verzögerungszeit der Verzögerungs­ einrichtung eingestellt wird. Das Zwischensignal eines In­ verterkettenglieds wird abgegriffen und ein einzelnes Signal wird von einem Auswähler oder einer Auswahleinrichtung 14 ausgegeben. Der Auswähler 14 wird so gesteuert, daß er von einem externen Frequenzbereichs-Schaltsignal 110 geschaltet wird.

Nachfolgend wird der Aufbau des spannungsgesteuerten Oszil­ lators 5 erläutert. Fig. 6 ist ein Diagramm, das anhand ei­ nes Ausführungsbeispiels den Aufbau des spannungsgesteuerten Oszillators 5 zeigt. Wie aus Fig. 6 ersichtlich ist, besteht der spannungsgesteuerte Oszillator 5 aus Invertern 10, NMOS- Transistoren 11 und Kondensatoren 12, die jeweils jeden der verzögerungsvariablen Inverter, ähnlich der Verzögerungsein­ richtung 7, bilden. Anschließend werden diese verzögerungs­ variablen Inverter in einer ungeraden Stufenzahl in Form ei­ ner Schleife verbunden, so daß ein Oszillator gebildet wird. Ferner wird ein auf dem Weg der Schleife ausgegebenes Signal einem Auswähler oder einer Auswahleinrichtung 15 eingegeben, so daß die Stufenzahl der Inverter, welche die Schleife bil­ den, geändert werden kann. Auf diese Weise kann der Oszilla­ tionsfrequenzbereich variiert werden. In diesem Beispiel wird der Auswähler 15 von dem Frequenzbereichs-Schaltsignal 110 geschaltet, das extern eingegeben wird. Nebenbei be­ merkt, kann der spannungsgesteuerte Oszillator 5 in der in­ tegrierten Schaltung gemäß dem ersten und dem zweiten Aus­ führungsbeispiel der vorliegenden Erfindung durch Entfernen des Auswählers 15 von dem in Fig. 6 gezeigten spannungsge­ steuerten Oszillator 5 und durch Verbinden aller Inverter 10 gebildet werden, die auf der Rückkopplungsseite in Serie an­ geordnet sind.

In der herkömmlichen integrierten Schaltung wird dem Zeit­ steuersignal ein Spielraum gegeben. Daher kann die inte­ grierte Schaltung unter einer normalen Bedingung betrieben werden, selbst wenn eine Unregelmäßigkeit bei der Herstel­ lung der integrierten Schaltung auftritt. Verglichen mit der herkömmlichen integrierten Schaltung kann bei der integrier­ ten Schaltung der vorliegenden Erfindung die Verzögerung der Verzögerungseinrichtung zum Erzeugen des Zeitsteuersignals der internen Schaltung ebenfalls durch die Frequenz des in­ ternen Steuersignals geändert werden, wobei die Frequenz des internen Taktsignals verringert wird, d. h., der Zyklus oder die Phase des internen Taktsignals derart verlängert oder erhöht wird, daß die integrierte Schaltung auf normale Weise betrieben werden kann. Dementsprechend wird die Frequenz des internen Taktsignals derart eingestellt, daß die integrierte Schaltung normal betrieben werden kann, selbst wenn der Spielraum relativ zu dem Zeitsteuersignal nach Entwurf der integrierten Schaltung entfernt wird. Ferner kann die Zeit (Zeit, von welcher der Spielraum entfernt ist), die zum Be­ treiben des Signals verwendet werden kann, erhöht oder ver­ längert werden, da der dem Zeitsteuersignal beim Entwurf der integrierten Schaltung gegebene Spielraum entfernt werden kann, selbst wenn die Frequenz des internen Taktsignals er­ höht wird.

Wie oben beschrieben, wird gemäß der integrierten Schaltung der vorliegenden Erfindung dem Zeitsteuersignal kein Spiel­ raum gegeben und die von der internen Verzögerungseinrich­ tung hervorgerufene Verzögerungszeit wird extern gesteuert, so daß die Verzögerungszeit der Verzögerungseinrichtung zum Erzeugen des Zeitsteuersignals ebenfalls geändert wird, wo­ durch die interne Schaltung auf normale Weise betrieben wer­ den kann, selbst wenn die Betriebsfrequenz auf eine niedri­ gere Frequenz als gewöhnlich geändert wird. Folglich kann die integrierte Schaltung wirksam und wie gewünscht durch Einstellen der Frequenz des internen Taktsignals betrieben werden, selbst wenn der Spielraum relativ zu dem Zeitsteuer­ signal nach Entwurf der integrierten Schaltung entfernt wird.

Claims (11)

1. Integrierte Schaltung mit:
einer Nachlaufsynchronisationsschaltung (2), welche das oszillierende Ausgangssignal (105) eines span­ nungsgesteuerten Oszillators (5) rückkoppelt und die Oszillationsfrequenz des Oszillators (5), basierend auf dem Vergleichsergebnis der Phase zwischen dem os­ zillierenden Ausgangssignal (105) und einem extern zugeführten Taktsignal (100) steuert; und
einer Verzögerungseinrichtung (7) zum Verzögern des oszillierenden Ausgangssignals (105) um eine vorbe­ stimmte Zeit (Td; Td'); wobei die integrierte Schal­ tung unter Verwendung des so verzögerten Signals (106) betrieben wird und die Verzögerungseinrichtung (7) eine Verzögerungszeit (Td; Td') aufweist, deren Änderung von einem Steuersignal (107) gesteuert wird, das einem Phasenvergleichsergebnis entspricht;
dadurch gekennzeichnet, daß
die Verzögerungseinrichtung (7) in Serie geschaltete Inverter (10) und Zeitkonstantenschaltungen umfaßt, die parallel mit den Ausgängen der Inverter (10) ge­ schaltet sind, wobei die Zeitkonstantenschaltungen Serienschaltungen jeweils mit einem MOS-Transistor (11) und einem Kondensator (12) aufweisen, und ein Kondensator (8) vorgesehen ist, der mit dem Steuersi­ gnal (107) geladen wird, welches dem Phasenver­ gleichsergebnis zwischen dem oszillierenden Ausgangs­ signal (105) und dem extern zugeführten Taktsignal entspricht, wobei die Widerstandsänderung des MOS- Transistors (11) im leitenden Zustand durch die von dem Kondensator (8) entladene Ausgabe gesteuert wird.

2. Integrierte Schaltung nach Anspruch 1, bei welcher der Kondensator (8) mit der Steuerspannung (107) während der Rücksetzphase der integrierten Schaltung geladen wird.

3. Integrierte Schaltung nach einem der vorhergehenden An­ sprüche, bei welcher der spannungsgesteuerte Oszillator (5) eine Inverterschleife, in welcher mehrere Inverter (10) in Form einer Schleife verbunden sind, und Serien­ schaltungen jeweils mit einem MOS-Transistor (11) und einem Kondensator (12) aufweist, die parallel mit den Ausgängen der jeweiligen, die Inverterschleife bilden­ den Inverter (10) verbunden sind, wobei die Widerstand­ sänderung des MOS-Transistors (11) im leitenden Zustand durch das Steuersignal (107) gesteuert wird.

4. Integrierte Schaltung nach Anspruch 3, bei welcher der spannungsgesteuerte Oszillator (5) ferner ein Mittel (15) aufweist zum Erhöhen und/oder zum Erniedrigen der Stufenzahl der elektrischen Verbindungen der Inverter (10) in der Inverterschleife des spannungsgesteuerten Oszillators (5), abhängig von einem extern eingegebenen Schaltsignal (110).

5. Integrierte Schaltung nach einem der vorhergehenden An­ sprüche, bei welcher das dem Phasenvergleichsergebnis entsprechende Steuersignal (107) das Ausgangssignal ei­ nes Tiefpaßfilters (4) ist, der das Phasenvergleichser­ gebnis als eine Eingabe hat.

6. Integrierte Schaltung nach einem der vorhergehenden An­ sprüche, bei welcher das Steuersignal (107) an die Ga­ tes der MOS-Transistoren (11) angelegt wird.

7. Integrierte Schaltung nach einem der vorhergehenden An­ sprüche, bei welcher die Inverter (10) in der Verzöge­ rungsschaltung (7) in Serie mit einer geraden Stufen­ zahl geschaltet sind.

8. Integrierte Schaltung nach einem der vorhergehenden An­ sprüche, welche ferner ein Mittel (14) aufweist zum Er­ höhen und/oder Erniedrigen der Stufenzahl der elektri­ schen Verbindungen der Inverter (10) der Verzögerungs­ einrichtung (7), abhängig von einem extern eingegebenen Schaltsignal (110).

9. Integrierte Schaltung nach einem der vorhergehenden An­ sprüche mit einer dynamischen Schaltung, wobei die dy­ namische Schaltung aufweist:
ein Vorauflademittel (16) zum Voraufladen eines Ausgangssignals (113) mit einer Spannung;
ein Logik-Bestimmungsmittel (17) zum Bestimmen ei­ nes Logik-Signals; und
ein Bestimmungsmittel (18, 20) zum Bestimmen der Logik-Entscheidungsphase, basierend auf dem oszillie­ renden Ausgangssignal (105) und einem Signal (106b), welches durch Verzögern des oszillierenden Ausgangs­ signals (105) um eine vorgegebene Zeit erhalten wird.

10. Integrierte Schaltung nach Anspruch 9, bei welcher das Logik-Bestimmungsmittel (17) ein Ausgangssignal (113) auf ein Eingangssignal (111) innerhalb der Logik- Entscheidungsphase ausgibt, welche von dem Logik- Entscheidungsphase-Bestimmungsmittel (18, 20) bestimmt wird.

11. Integrierte Schaltung nach Anspruch 10, bei welcher das Eingangssignal das Logik-Entscheidungsmittel (17) mit einer Verzögerung um eine vorbestimmte Zeit in Richtung des oszillierenden Ausgangssignals (105) erreicht.