JPS61144124A - Pll同期回路 - Google Patents
Pll同期回路Info
- Publication number
- JPS61144124A JPS61144124A JP59265819A JP26581984A JPS61144124A JP S61144124 A JPS61144124 A JP S61144124A JP 59265819 A JP59265819 A JP 59265819A JP 26581984 A JP26581984 A JP 26581984A JP S61144124 A JPS61144124 A JP S61144124A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- output signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は受信入力信号に同期した出力信号を発生するP
LL同期回路に係り、特にバースト的な受信入力信号の
乱れが生じても出力信号に乱れを生じることがないpu
、同期回路に関するものである。
LL同期回路に係り、特にバースト的な受信入力信号の
乱れが生じても出力信号に乱れを生じることがないpu
、同期回路に関するものである。
pu、同期回路は受信入力信号に対して周波数的に一定
の関係を有しかつ同期した搬送波出力を発生するために
用いられるものであり、′1fI5図に示すごとき構成
を有するものが従来から用いられている。
の関係を有しかつ同期した搬送波出力を発生するために
用いられるものであり、′1fI5図に示すごとき構成
を有するものが従来から用いられている。
′r$6図において受信入力信号αはバンドパスフィル
タ1を経て雑音成分を除去され矩形波に整形されて信号
すを生じる。一方電圧制御発振器(J:J下VCOと略
す)または電圧制御水晶発振器(以下vcxoと略す)
2の発振出力信号fは分局器3においてN(Nは自然数
)分周されて出力信号Cを生じる。位相比較回路(FD
>4は信号すとCを位相比較して両信号の位相差に応じ
た出力信号を発生し、この信号はVCO(VCXO)
2に対して制御入力として加えられ、これ(二よって帰
還制御が行われてVCO(VCXO) 2は受信入力信
号αのN倍の周波数を有し同期した発振出力信号Iを発
止する。
タ1を経て雑音成分を除去され矩形波に整形されて信号
すを生じる。一方電圧制御発振器(J:J下VCOと略
す)または電圧制御水晶発振器(以下vcxoと略す)
2の発振出力信号fは分局器3においてN(Nは自然数
)分周されて出力信号Cを生じる。位相比較回路(FD
>4は信号すとCを位相比較して両信号の位相差に応じ
た出力信号を発生し、この信号はVCO(VCXO)
2に対して制御入力として加えられ、これ(二よって帰
還制御が行われてVCO(VCXO) 2は受信入力信
号αのN倍の周波数を有し同期した発振出力信号Iを発
止する。
第4図は第3図に示されたPLL同期回路における各部
信号を示したものであって、受信入力信号αを整形した
信号すとVCO(VCXO) 2の出力信号を分周した
信号Cとは、制御が収斂した状態では同位相となる。
信号を示したものであって、受信入力信号αを整形した
信号すとVCO(VCXO) 2の出力信号を分周した
信号Cとは、制御が収斂した状態では同位相となる。
いま第4図に示された受信入力信号α(二【1)に示す
ようなバースト的な乱れが生じたとすると、これはバン
ドパスフィルタの出力信号b Cそのまま現れる。しか
しながらこのとき分局器3の出力信号Cは前の状態を維
持している。そのためFD4の出力信号が一時的に急激
?=増大する。従ってVc。
ようなバースト的な乱れが生じたとすると、これはバン
ドパスフィルタの出力信号b Cそのまま現れる。しか
しながらこのとき分局器3の出力信号Cは前の状態を維
持している。そのためFD4の出力信号が一時的に急激
?=増大する。従ってVc。
(VCXO) 2の発振状態には(2)に示すようなバ
ースト的な変化を生じ、受信入力信号の乱れが回復した
後まで大きく乱れる。このような受信入力信号のバース
ト的な乱れは例えば受信回路の瞬断等によって生じるが
、これによって例えばクロック再生回路を構成するPL
L同期回路の動作が大きく乱れて、受信信号におけるビ
ットエラーレートが急増して回線品質が低下する等の問
題を生じる。
ースト的な変化を生じ、受信入力信号の乱れが回復した
後まで大きく乱れる。このような受信入力信号のバース
ト的な乱れは例えば受信回路の瞬断等によって生じるが
、これによって例えばクロック再生回路を構成するPL
L同期回路の動作が大きく乱れて、受信信号におけるビ
ットエラーレートが急増して回線品質が低下する等の問
題を生じる。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、受信入力信号にバースト的な乱れを生
じてもPLL出力信号(二乱れを生じることがないpH
,同期回路を提供しようとするものである。
るものであって、受信入力信号にバースト的な乱れを生
じてもPLL出力信号(二乱れを生じることがないpH
,同期回路を提供しようとするものである。
本発明のPLL同期回路は、受信入力信号と発振器出力
信号とを第1の位相比較回路に加えて得られた両信号の
位相差に対応する電圧を制御信号として発振器に帰還す
ることによって受信入力信号に同期した出力信号を発生
するPIiJ同期回路において、受信入力信号を遅延す
る手段と、遅延された受信入力信号と発振器出力信号と
の位相差を検出して出力を発生する$2の位相比較回路
と、第2の位相比較回路の出力発生時発振器の出力信号
を受信入力信号(二代えて第1の位相比較手段に入力す
る選択手段とを具えたものである。
信号とを第1の位相比較回路に加えて得られた両信号の
位相差に対応する電圧を制御信号として発振器に帰還す
ることによって受信入力信号に同期した出力信号を発生
するPIiJ同期回路において、受信入力信号を遅延す
る手段と、遅延された受信入力信号と発振器出力信号と
の位相差を検出して出力を発生する$2の位相比較回路
と、第2の位相比較回路の出力発生時発振器の出力信号
を受信入力信号(二代えて第1の位相比較手段に入力す
る選択手段とを具えたものである。
本発明のPLL同期回路では受信入力信号がバースト的
に乱れたとき、第2の位相比較回路から出力が発生し選
択手段が切り替えられて、発振器出力信号が第1の位相
比較回路入力として帰還されるので、発振器は自走して
以前の発振状態を持続し、従って発振器出力信号は受信
入力信号のバースト的乱れの影響を受けない。
に乱れたとき、第2の位相比較回路から出力が発生し選
択手段が切り替えられて、発振器出力信号が第1の位相
比較回路入力として帰還されるので、発振器は自走して
以前の発振状態を持続し、従って発振器出力信号は受信
入力信号のバースト的乱れの影響を受けない。
第1図は本発明のPLL同期回路の一実施例の構成を示
したものであって、第3図(二おけると同じ部分は同じ
番号で示されており、5は遅延回路、6は第2の位相比
較回路(FD)、7は第2の遅延回路、8はセレクタ回
路、9はアンド回路、10はオア回路、11はインバー
タ、12はアンド回路である。
したものであって、第3図(二おけると同じ部分は同じ
番号で示されており、5は遅延回路、6は第2の位相比
較回路(FD)、7は第2の遅延回路、8はセレクタ回
路、9はアンド回路、10はオア回路、11はインバー
タ、12はアンド回路である。
また第2図は第1図の回路I:おける各部信号を示した
ものであって、信号α〜Cは第3図におけると同じであ
り、dは遅延回路5の出力信号、−はFD6の出力信号
、−dは遅延回路7の出力信号である。
ものであって、信号α〜Cは第3図におけると同じであ
り、dは遅延回路5の出力信号、−はFD6の出力信号
、−dは遅延回路7の出力信号である。
第1図において、遅延回路5はバンドパスフィルタ1の
出力信号すを一定時間遅延して、出力信号dを生じる。
出力信号すを一定時間遅延して、出力信号dを生じる。
一方、FD6は分周器3の出力信号Cと慣号すとを位相
比較すること(二よって、バースト的な受信信号の乱れ
を示す出力信号−を生じる。信号−は遅延回路7を経て
信号dと同じタイミングを有する制御信号adを生じる
。信号りはセレクタ回路8に制御入力として加えられる
。セレクタ回路8はアンド回路9.オア回路10.イン
バータ10およびアンド回路11からなり、信号gdが
存在するときは信号dを、存在しないときは信号Cを選
択して位相比較回路4に入力する。従って位相比較回路
4 、 VCO(VCXO) 2 、分周回路3からな
り帰還ループは、受信入力信号4に乱れを生じない正常
状態においては遅延回路5を経て受信入力信号αによっ
て制噛されて、i11!3 図に本された従来のPLL
同期回路と同様の動作を行う。一方、受信入力信号ζニ
バースト的な乱れを庄じている状態では、分周回路3の
出力信号Oによって制御されて自走発振を行う。
比較すること(二よって、バースト的な受信信号の乱れ
を示す出力信号−を生じる。信号−は遅延回路7を経て
信号dと同じタイミングを有する制御信号adを生じる
。信号りはセレクタ回路8に制御入力として加えられる
。セレクタ回路8はアンド回路9.オア回路10.イン
バータ10およびアンド回路11からなり、信号gdが
存在するときは信号dを、存在しないときは信号Cを選
択して位相比較回路4に入力する。従って位相比較回路
4 、 VCO(VCXO) 2 、分周回路3からな
り帰還ループは、受信入力信号4に乱れを生じない正常
状態においては遅延回路5を経て受信入力信号αによっ
て制噛されて、i11!3 図に本された従来のPLL
同期回路と同様の動作を行う。一方、受信入力信号ζニ
バースト的な乱れを庄じている状態では、分周回路3の
出力信号Oによって制御されて自走発振を行う。
このよう(二本発明のPLL同期回路では、受信人力信
号(ニバースト釣部れを生じた状態では受信入力信号に
追従せず自走状態となって、それ以前の発振状態を持続
する。従ってVCO(VCXO) 2の出力信号fは、
受信入力信号のバースト釣部れの影響を受けない。
号(ニバースト釣部れを生じた状態では受信入力信号に
追従せず自走状態となって、それ以前の発振状態を持続
する。従ってVCO(VCXO) 2の出力信号fは、
受信入力信号のバースト釣部れの影響を受けない。
以上説明したようシ:本発明のPLL同期回路によれば
、受信入力信号Iニバースト的な乱れが生じたときでも
、@2の位相比較回路によってこれを検出して選択手段
を切り替えて、発振器出力を第1の位相比較回路入力と
して帰還するようlニジたもので、発振器は自走動作を
行って以前の発振状態を持続し、従って発振器出力には
受信入力信号のバースト釣部れの影響を受けることがな
い。
、受信入力信号Iニバースト的な乱れが生じたときでも
、@2の位相比較回路によってこれを検出して選択手段
を切り替えて、発振器出力を第1の位相比較回路入力と
して帰還するようlニジたもので、発振器は自走動作を
行って以前の発振状態を持続し、従って発振器出力には
受信入力信号のバースト釣部れの影響を受けることがな
い。
第1図は本発明のPLL同期回路の一実施例の構成を示
す図、第2図は第1図の回路における各部信号を示すタ
イムチャート、′!Jl!3図は従来のPLL同期回路
の構成例を示す図、第4図は第3図の回路における各部
信号を示すタイムチャートである。
す図、第2図は第1図の回路における各部信号を示すタ
イムチャート、′!Jl!3図は従来のPLL同期回路
の構成例を示す図、第4図は第3図の回路における各部
信号を示すタイムチャートである。
Claims (1)
- 受信入力信号と発振器出力信号とを第1の位相比較回路
に加えて得られた両信号の位相差に対応する電圧を制御
信号として発振器に帰還することによって受信入力信号
に同期した出力信号を発生するPLL同期回路において
、受信入力信号を遅延する手段と、該遅延された受信入
力信号と前記発振器出力信号との位相差を検出して出力
を発生する第2の位相比較回路と、該第2の位相比較回
路の出力発生時前記発振器の出力信号を受信入力信号に
代えて前記第1の位相比較回路に入力する選択手段とを
具えたことを特徴とするPLL同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59265819A JPS61144124A (ja) | 1984-12-17 | 1984-12-17 | Pll同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59265819A JPS61144124A (ja) | 1984-12-17 | 1984-12-17 | Pll同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61144124A true JPS61144124A (ja) | 1986-07-01 |
Family
ID=17422494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59265819A Pending JPS61144124A (ja) | 1984-12-17 | 1984-12-17 | Pll同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61144124A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6353648B1 (en) | 1997-11-05 | 2002-03-05 | Nec Corporation | Integrated circuit |
-
1984
- 1984-12-17 JP JP59265819A patent/JPS61144124A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6353648B1 (en) | 1997-11-05 | 2002-03-05 | Nec Corporation | Integrated circuit |
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