JPS61144124A - Ｐｌｌ同期回路 - Google Patents
Ｐｌｌ同期回路Info
- Publication number
- JPS61144124A JPS61144124A JP59265819A JP26581984A JPS61144124A JP S61144124 A JPS61144124 A JP S61144124A JP 59265819 A JP59265819 A JP 59265819A JP 26581984 A JP26581984 A JP 26581984A JP S61144124 A JPS61144124 A JP S61144124A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- output signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は受信入力信号に同期した出力信号を発生するＰ
ＬＬ同期回路に係り、特にバースト的な受信入力信号の
乱れが生じても出力信号に乱れを生じることがないｐｕ
、同期回路に関するものである。
ＬＬ同期回路に係り、特にバースト的な受信入力信号の
乱れが生じても出力信号に乱れを生じることがないｐｕ
、同期回路に関するものである。
ｐｕ、同期回路は受信入力信号に対して周波数的に一定
の関係を有しかつ同期した搬送波出力を発生するために
用いられるものであり、′１ｆＩ５図に示すごとき構成
を有するものが従来から用いられている。
の関係を有しかつ同期した搬送波出力を発生するために
用いられるものであり、′１ｆＩ５図に示すごとき構成
を有するものが従来から用いられている。
′ｒ＄６図において受信入力信号αはバンドパスフィル
タ１を経て雑音成分を除去され矩形波に整形されて信号
すを生じる。一方電圧制御発振器（Ｊ：Ｊ下ＶＣＯと略
す）または電圧制御水晶発振器（以下ｖｃｘｏと略す）
２の発振出力信号ｆは分局器３においてＮ（Ｎは自然数
）分周されて出力信号Ｃを生じる。位相比較回路（ＦＤ
＞４は信号すとＣを位相比較して両信号の位相差に応じ
た出力信号を発生し、この信号はＶＣＯ（ＶＣＸＯ）
２に対して制御入力として加えられ、これ（二よって帰
還制御が行われてＶＣＯ（ＶＣＸＯ） ２は受信入力信
号αのＮ倍の周波数を有し同期した発振出力信号Ｉを発
止する。
タ１を経て雑音成分を除去され矩形波に整形されて信号
すを生じる。一方電圧制御発振器（Ｊ：Ｊ下ＶＣＯと略
す）または電圧制御水晶発振器（以下ｖｃｘｏと略す）
２の発振出力信号ｆは分局器３においてＮ（Ｎは自然数
）分周されて出力信号Ｃを生じる。位相比較回路（ＦＤ
＞４は信号すとＣを位相比較して両信号の位相差に応じ
た出力信号を発生し、この信号はＶＣＯ（ＶＣＸＯ）
２に対して制御入力として加えられ、これ（二よって帰
還制御が行われてＶＣＯ（ＶＣＸＯ） ２は受信入力信
号αのＮ倍の周波数を有し同期した発振出力信号Ｉを発
止する。
第４図は第３図に示されたＰＬＬ同期回路における各部
信号を示したものであって、受信入力信号αを整形した
信号すとＶＣＯ（ＶＣＸＯ） ２の出力信号を分周した
信号Ｃとは、制御が収斂した状態では同位相となる。
信号を示したものであって、受信入力信号αを整形した
信号すとＶＣＯ（ＶＣＸＯ） ２の出力信号を分周した
信号Ｃとは、制御が収斂した状態では同位相となる。
いま第４図に示された受信入力信号α（二【１）に示す
ようなバースト的な乱れが生じたとすると、これはバン
ドパスフィルタの出力信号ｂ Ｃそのまま現れる。しか
しながらこのとき分局器３の出力信号Ｃは前の状態を維
持している。そのためＦＤ４の出力信号が一時的に急激
？＝増大する。従ってＶｃ。
ようなバースト的な乱れが生じたとすると、これはバン
ドパスフィルタの出力信号ｂ Ｃそのまま現れる。しか
しながらこのとき分局器３の出力信号Ｃは前の状態を維
持している。そのためＦＤ４の出力信号が一時的に急激
？＝増大する。従ってＶｃ。
（ＶＣＸＯ） ２の発振状態には（２）に示すようなバ
ースト的な変化を生じ、受信入力信号の乱れが回復した
後まで大きく乱れる。このような受信入力信号のバース
ト的な乱れは例えば受信回路の瞬断等によって生じるが
、これによって例えばクロック再生回路を構成するＰＬ
Ｌ同期回路の動作が大きく乱れて、受信信号におけるビ
ットエラーレートが急増して回線品質が低下する等の問
題を生じる。
ースト的な変化を生じ、受信入力信号の乱れが回復した
後まで大きく乱れる。このような受信入力信号のバース
ト的な乱れは例えば受信回路の瞬断等によって生じるが
、これによって例えばクロック再生回路を構成するＰＬ
Ｌ同期回路の動作が大きく乱れて、受信信号におけるビ
ットエラーレートが急増して回線品質が低下する等の問
題を生じる。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、受信入力信号にバースト的な乱れを生
じてもＰＬＬ出力信号（二乱れを生じることがないｐＨ
，同期回路を提供しようとするものである。
るものであって、受信入力信号にバースト的な乱れを生
じてもＰＬＬ出力信号（二乱れを生じることがないｐＨ
，同期回路を提供しようとするものである。
本発明のＰＬＬ同期回路は、受信入力信号と発振器出力
信号とを第１の位相比較回路に加えて得られた両信号の
位相差に対応する電圧を制御信号として発振器に帰還す
ることによって受信入力信号に同期した出力信号を発生
するＰＩｉＪ同期回路において、受信入力信号を遅延す
る手段と、遅延された受信入力信号と発振器出力信号と
の位相差を検出して出力を発生する＄２の位相比較回路
と、第２の位相比較回路の出力発生時発振器の出力信号
を受信入力信号（二代えて第１の位相比較手段に入力す
る選択手段とを具えたものである。
信号とを第１の位相比較回路に加えて得られた両信号の
位相差に対応する電圧を制御信号として発振器に帰還す
ることによって受信入力信号に同期した出力信号を発生
するＰＩｉＪ同期回路において、受信入力信号を遅延す
る手段と、遅延された受信入力信号と発振器出力信号と
の位相差を検出して出力を発生する＄２の位相比較回路
と、第２の位相比較回路の出力発生時発振器の出力信号
を受信入力信号（二代えて第１の位相比較手段に入力す
る選択手段とを具えたものである。
本発明のＰＬＬ同期回路では受信入力信号がバースト的
に乱れたとき、第２の位相比較回路から出力が発生し選
択手段が切り替えられて、発振器出力信号が第１の位相
比較回路入力として帰還されるので、発振器は自走して
以前の発振状態を持続し、従って発振器出力信号は受信
入力信号のバースト的乱れの影響を受けない。
に乱れたとき、第２の位相比較回路から出力が発生し選
択手段が切り替えられて、発振器出力信号が第１の位相
比較回路入力として帰還されるので、発振器は自走して
以前の発振状態を持続し、従って発振器出力信号は受信
入力信号のバースト的乱れの影響を受けない。
第１図は本発明のＰＬＬ同期回路の一実施例の構成を示
したものであって、第３図（二おけると同じ部分は同じ
番号で示されており、５は遅延回路、６は第２の位相比
較回路（ＦＤ）、７は第２の遅延回路、８はセレクタ回
路、９はアンド回路、１０はオア回路、１１はインバー
タ、１２はアンド回路である。
したものであって、第３図（二おけると同じ部分は同じ
番号で示されており、５は遅延回路、６は第２の位相比
較回路（ＦＤ）、７は第２の遅延回路、８はセレクタ回
路、９はアンド回路、１０はオア回路、１１はインバー
タ、１２はアンド回路である。
また第２図は第１図の回路Ｉ：おける各部信号を示した
ものであって、信号α〜Ｃは第３図におけると同じであ
り、ｄは遅延回路５の出力信号、−はＦＤ６の出力信号
、−ｄは遅延回路７の出力信号である。
ものであって、信号α〜Ｃは第３図におけると同じであ
り、ｄは遅延回路５の出力信号、−はＦＤ６の出力信号
、−ｄは遅延回路７の出力信号である。
第１図において、遅延回路５はバンドパスフィルタ１の
出力信号すを一定時間遅延して、出力信号ｄを生じる。
出力信号すを一定時間遅延して、出力信号ｄを生じる。
一方、ＦＤ６は分周器３の出力信号Ｃと慣号すとを位相
比較すること（二よって、バースト的な受信信号の乱れ
を示す出力信号−を生じる。信号−は遅延回路７を経て
信号ｄと同じタイミングを有する制御信号ａｄを生じる
。信号りはセレクタ回路８に制御入力として加えられる
。セレクタ回路８はアンド回路９．オア回路１０．イン
バータ１０およびアンド回路１１からなり、信号ｇｄが
存在するときは信号ｄを、存在しないときは信号Ｃを選
択して位相比較回路４に入力する。従って位相比較回路
４ 、 ＶＣＯ（ＶＣＸＯ） ２ 、分周回路３からな
り帰還ループは、受信入力信号４に乱れを生じない正常
状態においては遅延回路５を経て受信入力信号αによっ
て制噛されて、ｉ１１！３ 図に本された従来のＰＬＬ
同期回路と同様の動作を行う。一方、受信入力信号ζニ
バースト的な乱れを庄じている状態では、分周回路３の
出力信号Ｏによって制御されて自走発振を行う。
比較すること（二よって、バースト的な受信信号の乱れ
を示す出力信号−を生じる。信号−は遅延回路７を経て
信号ｄと同じタイミングを有する制御信号ａｄを生じる
。信号りはセレクタ回路８に制御入力として加えられる
。セレクタ回路８はアンド回路９．オア回路１０．イン
バータ１０およびアンド回路１１からなり、信号ｇｄが
存在するときは信号ｄを、存在しないときは信号Ｃを選
択して位相比較回路４に入力する。従って位相比較回路
４ 、 ＶＣＯ（ＶＣＸＯ） ２ 、分周回路３からな
り帰還ループは、受信入力信号４に乱れを生じない正常
状態においては遅延回路５を経て受信入力信号αによっ
て制噛されて、ｉ１１！３ 図に本された従来のＰＬＬ
同期回路と同様の動作を行う。一方、受信入力信号ζニ
バースト的な乱れを庄じている状態では、分周回路３の
出力信号Ｏによって制御されて自走発振を行う。
このよう（二本発明のＰＬＬ同期回路では、受信人力信
号（ニバースト釣部れを生じた状態では受信入力信号に
追従せず自走状態となって、それ以前の発振状態を持続
する。従ってＶＣＯ（ＶＣＸＯ） ２の出力信号ｆは、
受信入力信号のバースト釣部れの影響を受けない。
号（ニバースト釣部れを生じた状態では受信入力信号に
追従せず自走状態となって、それ以前の発振状態を持続
する。従ってＶＣＯ（ＶＣＸＯ） ２の出力信号ｆは、
受信入力信号のバースト釣部れの影響を受けない。
以上説明したようシ：本発明のＰＬＬ同期回路によれば
、受信入力信号Ｉニバースト的な乱れが生じたときでも
、＠２の位相比較回路によってこれを検出して選択手段
を切り替えて、発振器出力を第１の位相比較回路入力と
して帰還するようｌニジたもので、発振器は自走動作を
行って以前の発振状態を持続し、従って発振器出力には
受信入力信号のバースト釣部れの影響を受けることがな
い。
、受信入力信号Ｉニバースト的な乱れが生じたときでも
、＠２の位相比較回路によってこれを検出して選択手段
を切り替えて、発振器出力を第１の位相比較回路入力と
して帰還するようｌニジたもので、発振器は自走動作を
行って以前の発振状態を持続し、従って発振器出力には
受信入力信号のバースト釣部れの影響を受けることがな
い。
第１図は本発明のＰＬＬ同期回路の一実施例の構成を示
す図、第２図は第１図の回路における各部信号を示すタ
イムチャート、′！Ｊｌ！３図は従来のＰＬＬ同期回路
の構成例を示す図、第４図は第３図の回路における各部
信号を示すタイムチャートである。
す図、第２図は第１図の回路における各部信号を示すタ
イムチャート、′！Ｊｌ！３図は従来のＰＬＬ同期回路
の構成例を示す図、第４図は第３図の回路における各部
信号を示すタイムチャートである。
Claims (1)
- 受信入力信号と発振器出力信号とを第１の位相比較回路
に加えて得られた両信号の位相差に対応する電圧を制御
信号として発振器に帰還することによって受信入力信号
に同期した出力信号を発生するＰＬＬ同期回路において
、受信入力信号を遅延する手段と、該遅延された受信入
力信号と前記発振器出力信号との位相差を検出して出力
を発生する第２の位相比較回路と、該第２の位相比較回
路の出力発生時前記発振器の出力信号を受信入力信号に
代えて前記第１の位相比較回路に入力する選択手段とを
具えたことを特徴とするＰＬＬ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265819A JPS61144124A (ja) | 1984-12-17 | 1984-12-17 | Ｐｌｌ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265819A JPS61144124A (ja) | 1984-12-17 | 1984-12-17 | Ｐｌｌ同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144124A true JPS61144124A (ja) | 1986-07-01 |
Family
ID=17422494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265819A Pending JPS61144124A (ja) | 1984-12-17 | 1984-12-17 | Ｐｌｌ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353648B1 (en) | 1997-11-05 | 2002-03-05 | Nec Corporation | Integrated circuit |
-
1984
- 1984-12-17 JP JP59265819A patent/JPS61144124A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353648B1 (en) | 1997-11-05 | 2002-03-05 | Nec Corporation | Integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5109394A (en) | All digital phase locked loop | |
| US6157694A (en) | Fractional frequency divider | |
| JP3066690B2 (ja) | 位相同期発振回路 | |
| JPS622742B2 (ja) | ||
| EP0479237B1 (en) | Phase-locked oscillation circuit system with measure against shut-off of input clock | |
| JPS61144124A (ja) | Ｐｌｌ同期回路 | |
| JP2541398B2 (ja) | 多重周波数デジタル位相同期ル―プ回路 | |
| US6359948B1 (en) | Phase-locked loop circuit with reduced jitter | |
| JPH03235522A (ja) | 周波数合成方式と周波数合成器 | |
| JPH04316234A (ja) | クロック切替回路 | |
| JPS5883446A (ja) | 受信機 | |
| JPH06276089A (ja) | Ｐｌｌ回路 | |
| JPH09307432A (ja) | Ｐｌｌ回路 | |
| JP2979811B2 (ja) | クロック出力回路 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| KR940002451B1 (ko) | 위상 동기루프용 동기검출기 및 동기상태 검출방법 | |
| JP2878313B2 (ja) | ビデオ信号ディジタイズ用クロック発生回路 | |
| JPH0638116A (ja) | 位相同期ループ回路 | |
| JPS62110320A (ja) | デジタルｐｌｌ回路 | |
| US7764938B2 (en) | Signaling generation through multiplexing | |
| JPH05284017A (ja) | Ｐｌｌ回路 | |
| JPH0614013A (ja) | クロック供給方式 | |
| JPH0685803A (ja) | クロック切替回路 | |
| JPH06152392A (ja) | システムクロック発生器 | |
| JPH04284025A (ja) | クロック再生回路 |