JPH01198113A - タイミング信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＣ−ＬＳＩなどの試験装置に用いる実時間制
御可能なタイミング信号発生器に係り、特にＩＣ−ＬＳ
Ｉなどの高精度かつ高分解能のタイミング試験を行なう
試験装置に好適なタイミング信号発生器に関する。

〔従来の技術〕

従来のタイミングの実時間制御が可能なタイミング信号
発生器は、特公昭６２−２５４９５号に記載のようにテ
スト周期信号および位相信号のタイミング８実時間で変
更するために、外部からのタイミング選択信号によって
タイミングの実時間制御を行なっている。

第３図は従来のこのタイミングの実時間制御を行なうタ
イミング信号発生缶８倒示するブロック図である。また
第４図は第３図の各部の動作波形を示すタイミング図で
ある。以下に第５因および第４図１こより従来例を説明
する。

第３図の外部からのタイミング選択信号１００がテスト
周期信号１１１によってタイミングレジスタ１３に取り
込まれると、テスト周期情報が舊き込まれているレイト
メモリ１４および位相情報が簀き込才れているフェイズ
メモリ２０がアクセスされ、テスト周期情報および位相
情報が読み出される。そのテスト周期情報および位相情
報に従ってテスト周期信号１１１および位相信号１１９
を出・力する。

テスト周期を発生する部分であるレイトジェネレータ部
ＲＧでは基準クロック発振器１の発振周期すなわち基準
クロック１０１の周期Ｔｓ（第４図）の整数倍（たとえ
ばＮ＝３）のテスト周期をレイトカウンタ１０で決定し
、さらに基準クロック１０１の周期以下にテスト周期の
分解能を向上させるためにレイトカウンタ１０の出力１
１０を可変遅延回路１１で遅延（遅延ｔＴＤ）させる。

この可変遅延回路１１により分解能を上げるべく前回の
テスト周期で設定した可変遅延回路１１の遅延量と今回
のテスト周期の基準クロック１０１の周期未満の設定値
１１６の加算演算を加算器１５で行なうとともに演算結
果をレイトレジスタ１６に保持する。これによりあらか
じめレイトメモリ１４に簀き込まれたタイミング情報（
テスト周期情報）に従って設定したテスト周期ＴＲム↑
Ｅのテスト周期信号１１１（第４図）が得られる。また
、７工イズジエネレータ部ＰＧに対してテスト周期信号
１１１と同位相のフェイズクロック１１７（第４図）８
供給するために基準クロック１０１を可変遅延回路１７
で遅延させて作成する０位相信号１１９を発生する部分
であるフェイズジェネレータ部ＰＧでは、テスト周期信
号１１１に同期した基準クロックすなわちフェイズクロ
ック１１７を７エイズカウンタ１８で計数して、フェイ
ズレジスタ２１の設定値１２１（たとえばＮ；３）と−
致した時点に計数出力（−散出力）１１８を出力する。

この計数出力１１８（第４図）では設定分解能がフェイ
ズクロック１１７の周期すなわち基準クロック１０１の
周期Ｔ３によって決まるため、さらに可変遅延回路１９
で遅延（遅延量Ｔｄ）Ｌ、て、分解能を向上させたのち
位相信号１１９を出力する０これによりあらかじめフェ
イズメモリ２０に書き込まれたタイミング情報（位相情
報）に従って゛１テスト期間ＴＲＡＴＥ中に任意に設定
した位相Ｔｐｈａｓｅ　　の位相信号（位相パルス）　
１１９　（第４図）を１回出力するＯ 〔発明が解決しようとする課題〕 上記従来技術はテスト周期ＴＲＡＴＥ　’ｒ同周期とに
変更する実時間制御を行なうため可変遅延回路１１の遅
延時間ＴＤ’ｘ実時間で切り替えて基準クロック［ＥＴ
ｓ以下の分解能でテスト周期信号１１１および位相信号
１１９のタイミング信号を発生するか、しかしテスト周
期の実時間制御を行なわない時も可変遅延回路１１を実
時間で切り替えて基準クロック周期未満の時間分解能を
得るため、可変遅延回路１１の設定値に対する遅延時間
誤差がテスト周期信号１１１に毎周期に現われてジッタ
を発生するとともに、位相信号（位相パルス）１１９に
も同様にジッタを発生して高精度なタイミング信号が得
られない問題があった。

本発明の目的はテスト周期の実時間制御を可能にした構
成で実時間制御を行なわない時のタイミング信号のジッ
タ発生を除去した高分解能・高精度のタイミング信号発
生器を提供するにある。

〔課題を解、決するための手段〕

上記目的は、基準クロックより周期が可変でかつ高精度
な可変周期クロックを発生するＰＬＬ（フェイズ・ロッ
クド・ループ）発振器を設け、テスト周期が一定の場合
にはレイ、トカウンタおよびフェイズカウンタの計数す
る上記可変周期クロックの周期を所望のテスト周期の整
数分の１となるように可変することにより高精度なタイ
ミング信号をつるとともに、そのタイミング信号をテス
ト周期ごとに実時間制御する場合には予めタイミングデ
ータを書き込んだ実時間データ記憶部の出力に従いレイ
トカウンタおよびフェイズカウンタの後段に設けた可変
遅延回路により遅延時間を制御するようにしたタイミン
グ信号発生器により達成される。

〔作用〕

上記のタイミング信号発生器では、−足のテスト周期を
発生する場合には水晶発振器等の高精度な基準発振器が
発生する基準クロックを基準とするＰＬＬ発振器の分局
器で設定値に応じて入力の基準クロックを可変分周した
分局出力と電圧制御発振器の出力の可変基準クロックを
固定分周した出力との位相を位相比較器で比較し、両者
の位相差に応じた出力信号よりループフィルタ・を介、
して発生した制御１１電圧を電圧制御発振器に入力して
制ｎ電圧に応じた可変周期基準クロックを発生するょう
ｌこして上記両者の位相が等しくなるようにＰＬＬ制御
を行なうことにより、上記ＰＬＬ発振器より水晶発振器
等の高精度な基準クロックと四環精度の可変基準クロッ
クを発生でき、この可変基準クロックをカウンタで計測
するのみでテスト周期信号を発生するためジッタのない
高精度なタイミング信号かえられるとともｌこ、このテ
スト周期信号を実時間制御する場合には実時間データ発
生部がテスト周期ごとに次サイクルのテスト周期データ
および遅延時間データを発生してレイトカウンタおよび
フェイズカウンタの設定値を毎サイクルに変更すること
により可変基準クロック周期の分解能をえたうえ、さら
にレイトカウンタおよびフェイズカウンタの後段に設け
た可変遅延回路を実時間データで制御して遅延時間を毎
サイクルに変更してテスト周期信号およびフェイズ信号
を発生するこ七により可変基準クロック周期以下の高分
解能をうることができ、これにより基準クロック周期以
下の分解能でテスト周期信号およびフェイズ信号を実時
間制御可能な構成においてジッタの発生を除去して高分
解能・高精度なタイミング信号が発生できる。

〔実施例〕

以下に本発明の一実施例を第１図および＄２１３により
説明する。

第１図は本発明ｌこよるタイミング信号発生器の一実施
例を示すブロック図である。第１図のタイミング信号発
生器は、レイトメモリ（実時間データメモリ）１４より
与える設定値に応じた周期の可変基準クロック１０５を
発生するＰＬＬクロックジェネレータ部ＣＧと、レイト
メモリ１４より与える設定値に応じたテスト周期信号１
１１を発生するレイトジェネレータ部ＲＧと、フェイズ
メモリ（実時間データメモリ）２０より与える設定値に
応じて上記テスト周期信号１１１の周期内の任意の位相
で位相信号１１９を発生するフェイズジェネレータ部Ｐ
Ｇの３つの部分から構成される。

ＰＬＬクロックジェネレータ部ＣＧは、高精度な基準ク
ロック１０１を発生する基準発振器１と、基準クロック
１０１をレイトメモリ１４より与える設定値Ｖに応じて
Ｖ分周する可変分局器２と、出力の可変基準クロック１
０５をＦ分周する固定分局器６と、可変分周器２の分周
出力１０２と固定分周器６の分周出力１０６の位相を比
較して位相差（こ比列した誤差信号の出力電圧１０５を
発生する位相比較器３と、出力電圧１０３を入力して制
御電圧１０４を発生するループフィルタ４と、制御電圧
１０４に応じた周期をもつ可変基準クロック１０５を出
力する電圧制御発損益５から構成される。

レイトジェネレータ部ＲＧは、可変基準クロック１０５
を計数するレイトカウンタ１０と、計数出力１１０を遅
延してテスト周期・信号１１１を発生する可変遅延回路
１１と、外部力）らのタイミング選択可ぎ号１００とタ
イミング信号発生器内部のタイミングの周期をとるタイ
ミングレジスタ１３と、テスト周期データを記憶するレ
イトメモリ（実時間データメモリ）１４と、レイトカウ
ンタ１０および可変遅延回路１１の設定値１１６を発生
する加算器１５およびレイトレジスタ１６（実時間デー
タ発生部）と、テスト周期（、Ｗ号１１１１こ同期した
基準クロックの７工イズクロツク１１７ヲ発生する可変
遅延回路１７とから構成される。

フェイズジェネレータ部ＰＧは、フェイズクロック１１
７を創数する７エイズカウンタ１８（！−１計数出力１
１Ｂを遅延して位相信号１１９を発生する可変遅延回路
１９と、位相データ（遅延時間データ）を記憶するフェ
イズメモリ２０と、位相データ設定値１２１を７エイズ
カウンタ１８および可変遅延回路１９に与えるフェイズ
レジスタ２１とから構成される。

第２図は第１図の各部の動作波形を示すタイミング図で
ある。第２図において、第１図と同一符号は同一部分の
波形を示す。つぎに第２図により第１図の各部の動作を
説明する。

ＰＬＬクロックジェネレータ部ＣＧでは、水晶発振器な
どの基準クロック発振器１の高精度な基準クロック１ｏ
１（第２図）を可変分局器２でＶ分周したｙ分周出力１
０２と出力の可変基準クロック１０５を固定分周器６で
Ｆ分周したＦ分周出力１０６との位相比較を位相比較器
３により行ない、その誤差信号（出力電圧）１０６をル
ープフィルタ（口−パスフィルタ）４８介して制御電圧
１０４として電圧制御発振器５に印加するＰＬＬ（フェ
イズ・ロックド・ループ）構成ｌこより、■分周出力１
０２の周期Ｔｖとに゛分周出力１０６の周期ＴＦが等し
くなるようにＰＬＬの制御を行なう。ここで基準クロッ
ク１０１の周期Ｔ８で、可変基準クロック１０５の周期
Ｔｃとすると、 Ｔｖ　＝　Ｖ−Ｔｓ　＝Ｔｙ＝Ｆ−Ｔｃ　　　　　　　
　　　（１）、°、Ｔｃ　＝　（Ｖ／Ｆ　）　・Ｔａ　
−、（２）となり、レイトメモリ１４より与える設定値
Ｖによって可変基準クロック１０５（第２図）の周期・
ＴＣが設定可能である。

レイトジェネレータ部ＲＧでは、レイトカウンタ１０が
レイト設定値１１６により設定した数だけ可変基準クロ
ック１０５８計数した時点で計数出力（計数終了出力）
１１０を出力Ｔるが、このさい外部力）らのタイミング
選択信号１００がテスト周期信号１１１によってタイミ
ングレジスタ１３に取り込才れるとテスト周期情報が曹
き込まれているレイトメモリ１４をアクセスして当該テ
スト周期情報に従つてテスト周期信号１１１を発生子べ
く、上記レイトメモリ１０が可変基準クロック１０５の
整数倍（たとえばＮ＝３）で計数出力１１０（第２図）
を出力してテスト周期を決定し、さらに可変遅延回路１
１を用いて分解能を上げるため前回のテスト周期で設定
した可変遅延回路１１の遅延量と今回のテスト周期の可
変基準クロック１０５の周期未満の設定値の加算演算を
加算器１５で行なうとともｌこ該演算精米をレイトレジ
スタ１６で保持して次回のテスト周期を決定Ｔる０こｎ
によりレイトカウンタ１０の計数出力１１０より遅ｉ（
遅延１ｔＴｐ）したテスト周期ＴＲＡＴＥのテスト周期
信号１１１（第２図）が得られる。またフェイズジェネ
レータ部ＰＧに対してテスト周期信号１１１と同位相の
７エイズクロツク１１７８供給するため、可変基準クロ
ック１０５をレイト設定値１１６により可変遅延回路１
７で遅延させてフェイズクロック１１７（第２図）を出
力する。

フェイズジェネレータ部ＰＧでは、テスト周期信号１１
１に同期した可変基準クロックすなわちフェイズクロッ
ク１１７を７エイズカウンタ１８で計数シテ、７エイズ
レジスタ２１の設定値１２１（たとえばＮ＝５）と一致
した時点に計数出力（一致出力）１１８８出力する。こ
の計数出力１１８（第２図）では設定分解能が７エイズ
ク四ツク１１７すなわち可変基準クロッグ１−０５の周
期Ｔｃによって決才るため、さらに設定値１２１により
可変遅延回路１９で遅延（（遅延量Ｔｄ）して分解能を
向上させたのち位相信号１１９を出力する。これにより
あらかじめ７エイズメモリ２０に書き込ま九たタイミン
グ情報（位相情報）に従って１テスト期間ＴＲＡＴＩ中
に任意に設定した位相Ｔｐｈａａｅ　　の位相信号（位
相パルス）１１９（第２図）８１回出力する。

次・にタイミングの実時間制御を行なわない場合につい
て説明する。この場合にはレイトジェネレータ部ＲＧの
加算器１５の動作を停止させておく。

この状態でレイトメモリ１４よりＰＬＬクロックジェネ
レータ部ＣＧの可変分局器２に対して設定値Ｖ８与えく
これにより可変基準クロック１０５の周期Ｔｅが出力す
べきテスト周期ＴＲＡＴＥ　ＯＪ　Ｉｉ数分の１（たと
えば１／Ｎ＝１／３）になるように設定する（第２図）
０するとレイトカウンタ１０かレートメモリ１４から与
える設定値１１６により可変基準クロック１０５ｉ畳数
Ｎ回（たとえばＮ＝３）計数した時点でテスト周期’ｒ
ａＡ’ｒｇのテスト周′期信号１１１そ出力する（第２
図）。一方の７工イズジエネレータ部ＰＧではフェイズ
クロック１１７を７エイズカウンタ１８で計数（Ｎ＝３
）Ｌ、て計数出力（一致出力）１１８ｉ出力し、さらに
分解能向上のため設定値１２１＃こより可変遅延回路１
９で遅延時間Ｔｄ８微調松して位相Ｔｐｈａｓｅの位相
信号１１９を出力ｒる。

ここでは可変遅延回路１１および可変遅延回路１７が一
足の遅延時間Ｔｏ（＝０）およびＴｄを設定したままで
実時間制御を行なわないため、可変遅延回路がもつ遅延
時間誤差がテスト周期ごとに切り替ってジッタの発生が
なくなる（第２図）。そしてＰＬＬクロックジェネレー
タ部ＣＧの可変分局器２および固定分局器６の分周ｌ！
■およびＦ８増大させることにより、高い分解能で基準
クロック発振器１の基準クロック１０１と同じ扁精度の
可変基準クロック１０５が得られるため、テδト周期信
号１１１および位相信号１１９を高分解能・高精度に発
生できる。

〔発明の効果〕

本発明によれば、タイミング信号の遅延回路をテスト周
期ごとに切り替えて基準クロック周期以下の高分解能で
テスト周期信号および位相信号の実時間制御を可能にす
る構成において、テスト周期が一定の場合にＰＬＬ制御
を用いて基準クロック周期を可変にして遅延回路の実時
間制御を不要にしたためジッタのない高精度なテスト周
期信号および位相信号のタイミング信号が得られる効果
がある。

【図面の簡単な説明】

第１図は本発明によるタイミング信号発生器の一実施例
を示すブロック図、第２図は第１図の各部動作波形のタ
イミング図、第３図は従来のタイミング信号発生器をカ
ポするブロック図、第４図は第６図の各部動作波形のタ
イミング図である。 １・・・基準クロック発振器 ２・・・可変分局器　　　３・・・位相比較器４・・・
ループフィルタ　５・・・電圧制御発振器６・・・固定
分局器　　　１０・・・レイトカウンタ１１・・・可変
遅延回路　　１５・・・タイミングレジスタ１４・・・
レイトメモリ（実時間データメモリ）１５・・・加算器 １６・・・レイトレジスタ（実時間データ発生部）１７
・・・可変遅延回路　　１８・・・フェイズカウンタ１
９・・・可変遅延回路　　２０・・・フェイズメモリ２
１・・・７エイズレジスタ ＣＧ・・・ＰＬＬクロックジェネレータ部ＲＧ・・・レ
イトジェネレータ部 ＰＧ・・・７エイズジエネレータ部 閉１図 兜′５図 閉４図

Claims (1)

【特許請求の範囲】
1. １、基準クロックを計数するカウンタと、その計数出力
   を遅延して出力する可変遅延回路と、その出力すべきタ
   イミング情報をあらかじめ記憶した実時間データメモリ
   より成る実時間制御可能なタイミング信号発生器におい
   て、上記基準クロックより周期が可変でかつ高精度な可
   変周期基準クロックを発生して上記カウンタに入力する
   ＰＬＬ等の発振器を設けたことを特徴とするタイミング
   信号発生器。