KR0162640B1 - 시간축 발생기 회로와 동일 주파수의 2개의 기준 신호 발생방법 - Google Patents

시간축 발생기 회로와 동일 주파수의 2개의 기준 신호 발생방법 Download PDF

Info

Publication number
KR0162640B1
KR0162640B1 KR1019900013469A KR900013469A KR0162640B1 KR 0162640 B1 KR0162640 B1 KR 0162640B1 KR 1019900013469 A KR1019900013469 A KR 1019900013469A KR 900013469 A KR900013469 A KR 900013469A KR 0162640 B1 KR0162640 B1 KR 0162640B1
Authority
KR
South Korea
Prior art keywords
frequency
time
signal
output
divider
Prior art date
Application number
KR1019900013469A
Other languages
English (en)
Other versions
KR910007267A (ko
Inventor
클리프 스와프 마빈
Original Assignee
빈센트 죠셉 로너
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 죠셉 로너, 모토로라 인코포레이티드 filed Critical 빈센트 죠셉 로너
Publication of KR910007267A publication Critical patent/KR910007267A/ko
Application granted granted Critical
Publication of KR0162640B1 publication Critical patent/KR0162640B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15006—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two programmable outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Electric Clocks (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Measurement Of Unknown Time Intervals (AREA)

Abstract

디지탈 시간 축 발생기 회로에는 기준 주파수(f0)에서 정수를 곱하기 위한 제1위상 동기 루프(12) 및 기준 주파수에 다른 정수를 곱하기 위한 제2위상 동기 루프(22)가 제공되어져 있다. 제1 및 제2의 곱해진 기준 주파수는 그 다음에 2개의 2계수 분주기(19,29)에 의해서 원래의 기준 주파수로 되돌리도록 분주된다. 이 방법에 있어서, 개시 기준 신호 및 종료 기준 신호의 주파수가 원래의 기준 주파수(f0)와 같게 되고, 개시 신호의 단부(edge) 및 종료 신호의 단부(edge)간의 시간 지연이 2계수 분주기(19,29) 중 어느 한 분주기의 모드를 변경함으로서 변화될 수 있도록 하기 위하여 개시 신호(33) 및 종료 신호(34)가 발생된다.

Description

시간축 발생기 회로와 동일 주파수의 2개의 기준 신호 발생 방법
제1도는 본 발명의 시간 기준 회로에 대한 블록도.
제2도는 제1도에 도시된 다수의 노드 및 출력에서 발생된 타이밍 신호의 타이밍 신호 도시도.
* 도면의 주요부분에 대한 부호의 설명
11 : 수정 발진기 12,22 : 위상 동기 루프( PLL)
14,24 : 위상 검출기 16,26 : 전압 제어 발진기(VCO)
17,19,27,29 : 분주기 18,28 : 노드
본 발명은 일반적으로 시간 축 발생기 회로(time base generator circuits)에 관한 것으로, 특히 시간 측정 시스템을 교정하기 위해 사용되는 디지털 타이밍신호를 발생하는 회로에 관한 것이다.
디지털 시간 축 발생기 회로는 펄스 단부(edge)가 공지된 시간 관계에 의해서 분리된 신호를 발생하는 회로이며, 이하, 이와 같은 신호를 시간 기준 신호(time reference signal)라 부른다. 시간 축 발생기 회로는 또한 타이밍 신호 발생기 또는 시간 표준으로도 공지되어 있다. 시간 측정 시스템을 정확히 교정하기 위하여, 시간 축 발생기 회로는 측정될 최소 시간 간격과 동일한 길이 또는 보다 짧은 간격을 가진 신호를 발생해야만 한다. 예컨대, 1Hz의 범위의 신호를 발생하는 회로는 측정될 최소 시간 간격이 1초인 손목시계 또는 괘종 시계 내에 일반적으로 사용된다.
전자 회로를 제조하고 사용하는 경우에는 스위칭 속도 및 게이트 자연 시간 등의 파라미터가 정확히 측정되어지는 것이 필요하다. 일반적으로, 이들 파라미터를 측정하기 위해서 시간 측정 회로가 사용된다. 시간 측정 회로는 2개의 사상(events)간, 보통 신호선의 2개의 펄스간을 지나는 시간의 길이에 비례하는 출력을 발생한다. 이들 시간 측정 시스템의 교정은 공지된 지연 시간을 가진 신호를 입력하고, 측정 시스템의 출력을 그 공지된 지연 시간과 비교하는 것을 수반한다. 보통 입력 신호는 개시 신호와 종료 신호로 구성되어 있는데, 개시 신호의 단부는 시간 측정 시스템을 트리거 하여 시간 측정을 개시하고, 종료 신호의 단부는 시간 측정 시스템을 트리거 하여 측정을 종료한다. 개시 신호와 종료 신호의 단부 간의 분리 또는 지연은 시간 측정 회로를 교정하기 위해서 매우 정확히 해야만 한다. 몇몇 회로의 스위칭 속도 및 게이트 지연 시간이 피코초(ps) 상태이기 때문에, 시간 측정 시스템에서는 정확히 수 피코초의 범위 내로 정밀하게 하는 것이 필요하다.
종래에는, 상술한 개시 신호 및 정지 신호로서 사용될 타이밍 신호 또는 한쌍의 타이밍 신호를 발생하는 회로는 기준 신호를 발생하는 발진기로 이루어져 있으며, 이 기준 신호는 제1및 제2전송선간에 분배된다. 제1전송선은 시간 측정시스템에 직접 연결되어 개시 신호를 제공하였다. 제2전송선은 공지된 지연 시간이 △t인 기계적 지연 선으로 구성되었다. 그러므로, 제2전송선을 통하여 진행하는 신호는 제2전송선의 단부에 도달하는 경우, 제1전송선을 통하여 진행하는 신호보다도 시간이 오래 걸렸다. 따라서, 이론상, 제1 및 제2전송선상의 신호는 공지된 지연 시간 △t만큼 위상이 벗어나는 점을 제외하고는 동일하며, 이 지연 시간은 기계적 지연 시간의 길이에 의해서 결정된다. 제1전송선상의 신호는 개시 신호로서 사용될 수 있고, 제2전송선상의 신호는 종료 신호로서 사용될 수 있었다.
기계적 지연선을 사용하는 회로는 짧은 지연 시간조차도 수 피트의 전송선을 필요로 하기 때문에, 상당히 대형이다. 이와 같은 회로는 휴대용 장치와 양립하지 않으며, 장치의 크기 및 비용을 증가시키지 않고서는 1대의 장치로 조립될 수 없다. 따라서, 시간 축 발생기는 보통 테스터(tester)와 같은 1대의 장치의 외부에 설치하고, 장치를 임시로 교정하기 위해서만 사용되었다. 크기가 충분히 작아진 장치로 조립되어진 시간 축 회로는 많은 용도에 대하여 정밀도가 결여되었다.
상술한 시간 축 발생기 회로에서는 전송선의 단말(termination)에서 에너지가 반사되는 것에 기인하는 정재파가 제1및 제2전송선에 발생한다. 이 정재파의 진폭은 전송선상의 발진 주파수 및 전송성의 단말 특성의 함수였다. 상기 정재파는 정재파의 주파수와 전송선의 길이에 따라서 전송상의 신호와 구조적 또는 부정적으로 간섭을 일으켰다. 이들의 영향은 전송선에 고주파수가 전송되어졌을 때, 보다 현저하게 되었다. 따라서, 제1 및 제2전송선으로부터 수신된 출력은 기준 주파수와 전송선의 길이에 의해서 결정되었다.
교정의 목적으로 유용하게 하기 위하여, 시간 기준 회로는 다수의 시간 기준 신호가 교정 동안에 시간 측정 시스템에 인가될 수 있도록 어떤 범위의 시간 간격에 대하여 조절할 수 있어야 한다. 상술한 회로의 시간 기준 신호를 변화시키기 위해서는, 두 방법이 일반적으로 사용되었다. 제1방법으로는, 기준 신호뿐만 아니라, 개시 단부와 종료 단부 간의 지연 시간을 변경하기 위해서, 발진 주파수를 변화 시켰다. 그러나, 공교롭게도, 전송선이 정확히 종단될 때조차도, 제1 및 제2전송선에 정재파가 발생되어, 전송선에 잡음을 일으키는 결과로 되며, 이 결과는 시간 기준 신호의 원상 그대로의 상태(integrity)를 저하시켰다. 상기 제1및 제2전송선이 상이한 길이이기 때문에, 정재파 잡음은 개시 신호와 종료 신호에 상이하게 영향을 미친다. 이 때문에, 상기 잡음은 시간 기준 신호를 변경시켜, 기준 신호의 지연 시간의 증가 또는 감소로서 시간 측정 시스템에 표시된다. 따라서, 실제로 정확하게 하기 위해, 시간 기준 회로는 시간 측정 시스템의 교정에 사용되기 전에, 그들 자신을 각각의 발진 주파수에서 매우 주의 깊게 교정할 필요가 있었다.
정재파의 진폭이 고주파수에서 증가되어지므로, 수 나노초 보다 짧은 기준 신호가 필요한 경우, 이 잡음의 문제는 특히 심각했다.
상술한 시간 기준 회로를 사용하는 또 다른 방법은 가변 지연 시간이 발생될 수 있도록, 조정 가능한 기계적 지연선을 사용하는 것이다. 가변형 기계적 지연선은 단지 지연선을 수동으로 연장시키거나 또는 단축함으로써 전송선의 길이가 변경될 수 있는 전송선이다. 따라서, 제2전송선의 길이가 연장되거나 단축되어, 시간 기준 회로에 의해 발생된 시간 기준 신호의 개시 단부 또는 종료 단부의 상대 위치를 변경할 수 있다. 이 구성에 의해서 발진기의 주파수에 기인하는 정재파의 변동을 제거한 단일의 발진 주파수를 사용할 수 있지만. 전송선의 길이를 변경함으로서 시간 축 발생기에 새로운 잡음 성분이 부가되었다. 정재파의 진폭은 전송선의 길이에 따라서 변화하고, 그 결과, 기계적 지연선의 크기가 증가할수록 시간 기준 출력 신호에 대한 정재파의 영향도 변화한다. 상기 변화는 시간 측정 시스템에 의해서 기준 시간의 변화만큼 보였다.
상술한 시간 축 회로는 비교적 긴 시간 간격에 대해서는 적합하지만. 서브 나노초 시간 간격에 대해서 사용하는 것은 곤란하다는 것을 알게 되었다.
따라서, 본 발명의 목적은 신호선의 기준 주파수를 변경함이 없이 다양한 시간 기준을 제공할 수 있는 시간 기준 회로를 제공하는데 있다.
본 발명의 다른 목적은 기계적 지연선을 사용함이 없이 시간 기준 회로를 제공하는데 있다.
본 발명의 또한 목적은 소형이고 1대의 장치에 용이하게 조립될 수 있는 시간 기준 회로를 제공하는데 있다.
본 발명의 또한 목적은 개선된 정밀도를 지닌 시간 기준 회로를 제공하는데 있다.
본 발명의 또한 목적은 프로그램을 용이하게 할 수 있는 시간 기준 회로를 제공하는데 있다.
[발명의 개요]
본 발명의 상기와 다른 목적은 기준 주파수에 정수를 곱하는 제1위상 동기 루프와 그 기준 주파수에 다른 정수를 곱하는 제2위상 동기 루프를 가진 디지털 시간 축 발생기 회로를 제공함으로서 성취된다. 상기에 의하면, 곱셈이 행해진 제1및 제2기준 주파수가 제공되어, 이들은 다음에 2개의 2계수 분주기(dual modulus frequency dividers)에 의한 나눗셈에 의해 최초의 기준 주파수로 다시 처리된다. 상기 방법에 있어서, 개시 기준 신호와 종료 기준 신호의 주파수가 최초의 기준 주파수와 같게 되어, 개시 신호의 단부와 종료 신호의 단부간의 지연 시간이 2계수 분주기 중 어느 한쪽 또는 양쪽의 모드를 변경함으로서 변화될 수 있도록 개시 신호와 종료 신호가 발생된다.
[도면의 상세한 설명]
제1도는 본 발명의 시간 기준 회로에 대한 블록도를 도시하고 있다. 발진기(11)는 기준 주파수를 출력하며, 이 주파수의 동작 주파수 f0는 최종 기준 신호의 정밀도를 결정하도록 선정되며, 이것은 이하에서 알게 될 것이다. 발진기(11)는 보통 수정 발진기로 구성되고, 양호한 실시예에서, 7,570,252 Hz에서 동작한다. 수정 발진기(11)의 정밀도는 실질적으로 출력 타이밍 신호의 정밀도를 결정하며, 따라서, 적어도 1/1,000,000 (ppm)의 정밀도를 가진 수정 발진기를 선택하는 것이 바람직하다.
발진기(11)는 전송선에 의해서 위상 동기 루프(12 및 22)에 연결된다. 위상 동기 루프(12)는 위상 검출기(14), 전압 제어 발진기 (VCO;16), 및 그 전압 제어 발진기(VCO:16)의 출력 및 위상 검출기(14)간에 네거티브 피드백 루프(negative feedback look)로 연결된 분주기(17)로 구성되어 있다. 분주기(17)는 노드(18)상의 입력 주파수를 정수 N으로 분주하고, 분주된 주파수를 위상 검출기(14)에 피드백시키는 역할을 한다. 위상 검출기(14)는 전압 제어 발진기(16)에 전압을 출력하는데, 이것은 기준 주파수 f0와 분주기(17)의 출력간의 위상 또는 주파수 부정합(mismatch)의 함수이다. 위상 검출기(14)의 전압 출력에 의해서, VCO(16)의 출력 주파수를, 위상 검출기(14)에 입력된 주파수가 정합될 때까지 증감시킨다. 분주기(17)가 네거티브 피드백 루프이므로, 노드(30)의 주파수 f0에는 분주기(17)에 의해 결정된 정수의 배수 N이 곱해진다.
임의 선택적으로, 분주기(17)는 2계수 분주기로도 할 수 있으며, 이것은 1분주에 대해서 N-1로 주파수를 분주하도록 만들 수도 있다. 상기 임의 선택 기능의 사용에 대해서는 이하에 설명한다. 분주기(17)는 시판중인 회로인데, 이것은 2계수 프리스케일러(two-modulus prescaler) 또는 2계수 카운터라고도 불린다. 이러한 장치 중 하나가 모토로라 인코포레이티드사가 시판하는 부품번호 MC12022 이다.
주파수 f1=(N)( f0)와 같이 노드(18)에서 발생되고, 이 주파수는 다음에 분주기(19)에 결합된다. 정상 동작의 경우, 분주기(19)는 분주기(17)와 같은 계수 N만큼 주파수를 분주한다. 따라서, 출력(33)에서의 출력 주파수는 노드(30)에서의 기준 주파수 f0와 같다.
위상 동기 루프(22)는 위상 검출기(24), VCO(26), 및 분주기(27)로 이루어져 있다. 위상 동기 루프(22)의 동작은 분주기(27)가 N대신에 정수 M만큼 노드(38)의 주파수를 분주하는 것을 제외하고는 위상 동기 루프(12)의 것과 유사하다. 대안적으로, 분주기(27)는 주파수를 M+1만큼 분주할 수 있다. 따라서, 노드(28)의 주파수 f2는 노드(30)에서의 주파수 f0의 정수 배수 M로 된다. 위상 동기 루프(22)에 의해 발생된 주파수 f2는 주파수를 M 또는 대안적으로는 M+1만큼 분주하는 2계수 분주기(29)에 연결된다. 정상 동작의 경우, 분주기(29)는 노드(28)상의 주파수 f2를 분주기(27)와 같은 정수 계수만큼 분주하고, 그 결과, 노드(34)상의 출력 주파수는 노드(30)상의 기준 주파수 f0와 같게 된다.
출력(33)은 일반적으로 외부 시간 측정 장치의 개시 입력에 결합되고, 출력(34)은 시간 측정 장치의 종료 입력에 결합되지만, 개시 신호와 종료 신호의 상대 관계는 시간 측정 장치를 교정하기 위해 사용되는 개시 펄스 단부와 종료 펄스 단부 간의 차에 상당하므로, 호환성이 있다는 것을 이해할 수 있다. 따라서, 양쪽의 출력(33 및 34)은 동일 주파수에서 동작하고, 예컨대, 정재파가 회로내에 발생될지라도, 이 정재파는 개시 신호와 종료 신호의 양쪽에 대하여 같은 영향을 미치며, 따라서, 시간 측정 시스템에 의해 기준 시간의 변화로서 조사되지 않는 것을 유의해야 한다.
제1도에 도시된 회로의 동작은 제2도에 도시된 타이밍 도를 봄으로서 이해될 수 있다. 파형(30, 18, 28, 33 및 34)은 동일 칭호를 붙인 제1도에 도시된 노드 및 출력에서의 주파수 및 신호의 관련 단부 위치를 나타낸다.
설명을 용이하게 하기 위하여, 제2도에 도시된 타이밍은 N=4 및 M=3의 경우지만, M 및 N의 보다 큰 수가 실제적이다. 양호한 실시예는, N=129, M=128 이며, 그 결과, 분주기(17, 19 및 27)는 모두 제1도에 도시된 바와 같이 같은 형식의 부품으로 구성할 수 있다. 노드(30)는 발진기(11)의 출력이고 시간 주기 당 1사이클의 주파수를 갖는다. 도면으로부터 알 수 있는 바와 같이, 노드(30)에서의 주파수가 높을 수록, 출력 타이밍 신호의 정밀도는 높게 되며, 따라서 소정의 정밀도에 따라 f0를 임의 주파수로 선택할 수 있다. 노드(18)는 주파수 f1=(N)( f0), 또는 제2도에 도시된 바와 같이 시간 주기 당 f1=4 사이클을 갖는다. 노드(28)는 주파수 f2=(M)( f0), 또는 제2도에 도시된 바와 같이 시간 주기 당 f2=3 사이클을 갖는다. 양호한 실시예에 있어서, 발진기(11)의 출력은 7,570,252 Hz이고, f1는 976,562,508Hz이며, f2는 968,992,256Hz이다.
출력(33 및 34)은 각각 2계수 분주기(19 및 29)로 분주된 후의 제1 및 제2 출력 신호를 도시한다. 정상 동작에 있어서, 분주기(19)는 노드(18)에서의 주파수를 분주하여, 그 결과, 출력(33)에서의 출력 주파수는 노드(30)에서의 발진기 주파수 f0와 같게 된다. 제2모드에 있어서는, 분주기(19)는 제2도에서 T=1과 T=2간의 주기로 도시된 바와 같이, 주파수를 N-1만큼 분주 한다. 발진기(11)의 1사이클 동안 제2모드로 시프팅하면, 출력(33)의 출력 파형은 주파수 f0를 갖는 결과로 되지만, 이것의 상승하고 하강하는 단부는 1/ f1만큼 시간이 시프트 된다. 보다 일반적으로, 분주기(19)는 N-1만큼 분주하는 대신에, 다른 어떤 주파수 N-X만큼 분주하는 종류의 분주기로도 할 수 있다. 이 경우에 있어서, 출력(23)상에 관측된 상승 및 하강 단은 x/ f1만큼 시간이 시프트될 것이다.
발진기(11)의 1사이클 이상에 따라서 분주기(19)를 제2모드로 유지함으로서 보다 큰 시간 시프트가 실현될 수 있고, 이 경우, 상기 분주기(19)가 제2모드로 유지되는 발진기(11)의 각 사이클에 대하여 x/ f1의 시프트가 발생할 수 있다는 것도 또한 유의해야 한다.
유사하게, T=1 및 T=3 간에 도시된 바와 같이, 분주기(19)가 M-1사이클 동안 M대신에 M+1만큼 분주하도록 될 때, 출력(34)상의 출력 주파수는 다시 f0이지만, 상승하고 하강하는 단은 1/ f2만큼 시프트 된다. 출력(33 및 34)상의 신호를 상기 방법으로 위상 시프팅함으로서, 38로 표시된 파형(33 및 34)의 단부는[1/ f2-1/ f1] 과 같은 양만큼 분리되는 것을 알 수 있다. 분주기(19 및 29)가 정상 동작 모드로 대체될 때, 출력(33 및 34)상의 출력 주파수는 f0로 있고, 상승하고 하강하는 단부 간의 상대차는 [1/ f2-1/ f1] 로 남는다. f1=(N)(f0) 이고, f2=(M)( f0)이므로, 38로 표시된 상승하는 단간의 시간차는 △t=1(N)(M)(f0) 로서 나타낼 수 있다. f0=7,570,252이고 N=129이고 M=128 일때, △t는 약 8ps와 같다. 따라서, 상기 회로는 8피코초(picoseconds)만큼 시간차가 나는 개시 펄스 및 종료 펄스를 출력하고, 그 정밀도는 수정 발진기(11)의 정밀도와 같으며, 1/1,000,000 (ppm)인 것이 바람직 하다. 보다 큰 시간 기준 신호를 발생시키기 위해서는, 상술한 단계가 반복될 수 있으며, 반복될 때마다. 발진기(11)의 1사이클 동안 분주기(19)를 N-1모드로 설정하고, 발진기(11)의 M-1사이클 동안 분주기(29)를 M+1 모드로 설정한다. 이들의 단계를 반복할 때마다. 출력(33 및 34)상의 파형의 단부에는 부수적인 8피코초 만큼 시간차가 난다.
PLL(12)의 분주기(17)와 PLL(22)의 분주기(27)은 또한 2계수 프리스케일러(dual modulus prescalers)로도 할 수 있으며, 즉 분주기(17 및 27)의 각각은 제1 및 제2동작 모드를 갖는 것이 가능하다. 이 경우에 있어서, 각각의 프리스케일러중 제2모드는 분주기(19 및 29)를 참조하여 설명한 것과 유사한 방법으로 출력(33 및 34)에서의 개시 펄스 및 종료 펄스간에 시간차 △t를 시프트 시키는데 사용될 수 있다. 분주기(17)가 네거티브 피드백 루프(negative feedback loop)로 연결되어 있으므로, 동작을 제2모드로 시프팅하는 경우, 상술한 바와 같이, 분주기(19)를 제2모드로 동작시킴으로서 야기된 시간차와 크기는 같지만, 방향이 역인 시프트를 발생시키는 결과로 된다. 마찬가지로, 분주기(27)를 제2모드로 동작시키면, 제2모드로 동작하는 분주기(29)에 의해 야기된 시프트와 크기는 같지만 방향이 반대인 시프트를 발생하는 결과로 된다.
△t의 크기를 신속히 증가 또는 감소시키기 위해 상기 부가된 능력이 어떤 교정 용도에는 유용하지만, 분주기(17 및 27)가 각각 PLL(12 및 22)의 피드백 루프로 연결되어 있으므로, 상기 피드백 루프가 불안정으로 된 후에 PLL이 안정화하는데는 유한의 시간이 필요하게 된다. 상기 유한의 시간은 매우 길어서, 분주기(17 및 22)는 제1동작모드로 둔 채, 분주기(19 및 29)만을 사용하여 시간 시프트 △t를 발생시키는 것이 보다 유리하다.
따라서, 발생될 수 있는 최소 시간 축은 △t=1/(N)(M)( f0)이며, 한편, 발생될 수 있는 최대 시간 축은 기준 주파수 f0만큼 제한되어, 1/f0이다. 따라서, 제1도에 도시된 회로는 △t=8피코초(ps)에서 △t=132,096 피코초(ps)까지의 증가가 8피코초인 어떤 값을 갖는 시간 축 출력 신호를 발생시킬 수 있다. 상기 회로에 의해서 교정된 지연선을 사용함이 없이 기준 시간이 설정되어, 그로써 회로의 크기, 중량 및 가격이 크게 저감하는 것에 유의해야 한다. 이것의 가장 기본적인 형태의 경우, 상술한 회로는 수 평방 인치의 공간만을 차지하고, 장치를 자기 교정시키기 위해서 1대의 장치로 손쉽게 완성될 수 있다. 제공된 시간 축 발생 회로는 안정 및 조정 가능한 시간 기준원을 공급하고, 이것은 종래의 수정 발진기를 사용하여 용이하게 1/1,000,000 (ppm)만큼 정확히 달성할 수 있다.

Claims (3)

  1. 제1 및 제2 기준신호를 발생하는 회로에 있어서, 주파수 f0의 출력을 가진 발진기와; 상기 발진기의 출력에 연결되어, 출력 주파수 f1를 발생하는데, f1은 Nf0와 동등한 제1위상 동기 루프(PLL;phase locked loop)와; 상기 제1위상 동기 루프의 출력에 연결되어 주파수 f0와 동등한 주파수를 갖는 제1기준 신호를 발생하는 제1의 2계수 분주기와; 상기 발진기의 출력에 연결되어 출력 주파수 f2를 발생하는데, f2는 Mf0와 동등하고 N은 M과 동등하지 않은 제2위상 동기 루프와; 상기 제2위상 동기 루프의 출력에 연결되어 주파수 f0와 동등한 주파수를 갖는 제2기준신호를 발생하는 제2의 2계수 분주기를 포함하며, 제1 및 제2 기준 신호에는 시간 △t만큼 차이가 나도록 제1의 2계수 분주기 또는 제2의 2계수 분주기 중 어느 한쪽 또는 양쪽의 모드가 변경될 수 있는 것을 특징으로 하는 기준 신호 발생 회로.
  2. 주파수가 동일하고, 고정된 시간차 △t만큼 위상이 벗어나는 2개의 기준 신호를 발생하는 방법에 있어서, 주파수 f0를 발생하는 단계와; 주파수 f0에 제 1정수 N을 곱하여 주파수 f1를 발생하는 단계와; 주파수 f0에 제 2정수 M(여기서, M은 N과 다름)을 곱하여 주파수 f2를 발생하는 단계와; 주파수 f1을 N으로 분주하여 제1기준 신호를 발생시키는 단계와; 주파수 f2를 M으로 분주하여 제2기준 신호를 발생시키는 단계와; 제1기준 신호의 적어도 1사이클 동안 주파수 f1을 N 이외의 정수로 분주하고 또는 적어도 1사이클 동안 주파수 f2를 M 이외의 정수로 분주하거나 또는 상기 N 이외의 정수 및 M 이외의 정수를 분주하여 제1기준 신호를 제2기준 신호에 대하여 △t만큼 시프트 하는 단계를 포함하는 동일 주파수의 2개의 기준 신호 발생 방법.
  3. 개시 펄스 및 종료 펄스를 가진 프로그램 가능한 시간 기준 신호를 발생하는 회로에 있어서, 기준 주파수 f0를 수신하여 정수 배수 N × f0인 주파수 f1를 발생하는 제1위상 동기 루프와; 기준 주파수 f0를 수신하여 다른 정수 배수 M × f0인(여기서, M은 N과 다름)주파수 f2를 발생하는 제2위상 동기 루프와; 주파수 f1을 N 또는 N-1로 분주하여 시간 기준 신호의 개시 펄스를 발생하는 제1프로그램 가능한 분주기 수단과; 주파수 f2를 M 또는 M+1로 분주하여 시간 기준 신호의 종료 펄스를 발생하는 제2프로그램 가능한 분주기 수단을 포함하는 프로그램 가능한 시간 기준 신호 발생 회로.
KR1019900013469A 1989-09-05 1990-08-30 시간축 발생기 회로와 동일 주파수의 2개의 기준 신호 발생방법 KR0162640B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US403,271 1989-09-05
US07/403,271 US4943787A (en) 1989-09-05 1989-09-05 Digital time base generator with adjustable delay between two outputs

Publications (2)

Publication Number Publication Date
KR910007267A KR910007267A (ko) 1991-04-30
KR0162640B1 true KR0162640B1 (ko) 1999-03-20

Family

ID=23595173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900013469A KR0162640B1 (ko) 1989-09-05 1990-08-30 시간축 발생기 회로와 동일 주파수의 2개의 기준 신호 발생방법

Country Status (7)

Country Link
US (1) US4943787A (ko)
EP (1) EP0419823B1 (ko)
JP (1) JP2730280B2 (ko)
KR (1) KR0162640B1 (ko)
DE (1) DE69027493T2 (ko)
MY (1) MY105977A (ko)
TW (1) TW223716B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077686A (en) * 1990-01-31 1991-12-31 Stardent Computer Clock generator for a computer system
GB9117635D0 (en) * 1991-08-15 1991-10-02 British Telecomm Phase shifter
US5329250A (en) * 1992-02-25 1994-07-12 Sanyo Electric Co., Ltd. Double phase locked loop circuit
JP2945545B2 (ja) * 1992-04-02 1999-09-06 三菱電機株式会社 Ｐｌｌ回路装置および位相差検出回路装置
US5336939A (en) * 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
US5317284A (en) * 1993-02-08 1994-05-31 Hughes Aircraft Company Wide band, low noise, fine step tuning, phase locked loop frequency synthesizer
US5317285A (en) * 1993-02-26 1994-05-31 Motorola, Inc. Frequency synthesizer employing a continuously adaptive phase detector and method
US5391996A (en) * 1993-11-19 1995-02-21 General Instrument Corporation Of Delaware Techniques for generating two high frequency signals with a constant phase difference over a wide frequency band
US5642039A (en) * 1994-12-22 1997-06-24 Wiltron Company Handheld vector network analyzer
US6020733A (en) * 1994-12-22 2000-02-01 Anritsu Company Two port handheld vector network analyzer with frequency monitor mode
US5796682A (en) * 1995-10-30 1998-08-18 Motorola, Inc. Method for measuring time and structure therefor
US6049241A (en) * 1997-02-28 2000-04-11 Texas Instruments Incorporated Clock skew circuit
US5977779A (en) * 1997-10-24 1999-11-02 Anritsu Company Handheld vecor network analyzer (VNA) operating at a high frequency by mixing LO and RF signals having offset odd harmonics
US6356129B1 (en) * 1999-10-12 2002-03-12 Teradyne, Inc. Low jitter phase-locked loop with duty-cycle control
US6807225B1 (en) * 2000-05-31 2004-10-19 Conexant Systems, Inc. Circuit and method for self trimming frequency acquisition
KR100374023B1 (ko) * 2000-08-24 2003-02-26 온재륜 신발창 성형프레스 자동화 장치
EP1209809A1 (en) * 2000-11-24 2002-05-29 STMicroelectronics S.r.l. Device and method for generating synchronous numeric signals
US6492926B2 (en) 2000-11-24 2002-12-10 Stmicroelectronics S.R.L. Noise compensation device and method in a discrete time control system
US6791382B1 (en) * 2002-04-08 2004-09-14 Etron Technology, Inc. Noise reduction method and system for a multiple clock, mixed signal integrated circuit
FR2848038B1 (fr) * 2002-11-29 2005-12-02 Thales Sa Dispositif et procede de synthese de frequence a grande purete spectrale
US7256633B1 (en) 2003-05-01 2007-08-14 Ample Communications, Inc. Systems for implementing high speed and high integration chips
US7586344B1 (en) * 2007-10-16 2009-09-08 Lattice Semiconductor Corporation Dynamic delay or advance adjustment of oscillating signal phase
EP2207263B1 (en) 2009-01-08 2012-11-28 Siemens Aktiengesellschaft A digital time base generator and method for providing a first clock signal and a second clock signal
EP2495634B1 (en) * 2011-03-01 2015-08-26 Siemens Aktiengesellschaft A time base generator and method for providing a first clock signal and a second clock signal
EP3301472B1 (en) * 2016-09-30 2020-10-28 Rosemount Tank Radar AB Pulsed radar level gauge with single oscillator
US10132671B2 (en) 2016-09-30 2018-11-20 Rosemount Tank Radar Ab Pulsed radar level gauge with single oscillator
RU2019113380A (ru) * 2016-09-30 2020-10-30 Роузмаунт Танк Радар Аб Импульсный радарный измеритель уровня с единственным осциллятором
TWI600284B (zh) 2016-11-16 2017-09-21 國立清華大學 數值尋找器以及數值尋找方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961269A (en) * 1975-05-22 1976-06-01 Teletype Corporation Multiple phase clock generator
JPS5881337A (ja) * 1981-11-10 1983-05-16 Hitachi Denshi Ltd 周波数シンセサイザ
JPS6315517A (ja) * 1986-07-08 1988-01-22 Nec Corp クロツク発生回路
JPS63238714A (ja) * 1986-11-26 1988-10-04 Hitachi Ltd クロック供給システム
JPH01149517A (ja) * 1987-12-04 1989-06-12 Nec Corp クロック位相差検出方式
US4833425A (en) * 1988-03-25 1989-05-23 International Business Machines Corporation Analog macro embedded in a digital gate array

Also Published As

Publication number Publication date
EP0419823B1 (en) 1996-06-19
JPH0399519A (ja) 1991-04-24
EP0419823A1 (en) 1991-04-03
DE69027493T2 (de) 1997-01-02
JP2730280B2 (ja) 1998-03-25
MY105977A (en) 1995-02-28
KR910007267A (ko) 1991-04-30
DE69027493D1 (de) 1996-07-25
US4943787A (en) 1990-07-24
TW223716B (ko) 1994-05-11

Similar Documents

Publication Publication Date Title
KR0162640B1 (ko) 시간축 발생기 회로와 동일 주파수의 2개의 기준 신호 발생방법
US6580304B1 (en) Apparatus and method for introducing signal delay
JP3406439B2 (ja) 可変遅延回路の遅延時間測定装置
US4835491A (en) Clock signal generation
CN101640535B (zh) Pll电路、通信装置以及通信装置的回环测试方法
US5367200A (en) Method and apparatus for measuring the duty cycle of a digital signal
JPH0439690B2 (ko)
US20080143318A1 (en) High frequency delay circuit and test apparatus
KR100322214B1 (ko) 무지터위상동기루프주파수합성용재트리거형발진기
US4344045A (en) Phase locked loop frequency synthesizer with fine tuning
JPH01168122A (ja) 周波数合成器
US4982387A (en) Digital time base with differential period delay
US5157342A (en) Precision digital phase lock loop circuit
US5349613A (en) Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop
US6298106B1 (en) Frequency synthesiser
JP2543514B2 (ja) タイミング信号発生器
EP0512621B1 (en) Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop
KR890000588B1 (ko) 가변주파수 체배기
JPH07321619A (ja) パルス信号発生器
KR930003014B1 (ko) 정전압 정주파수 인버터 베이스 신호 발생회로
JPH05268018A (ja) ディジタル可変遅延回路
SU871112A2 (ru) Устройство дл калибровки устройств задержки с помощью временных отметок
RU1830515C (ru) Способ определени времени запаздывани элемента задержки
SU788355A1 (ru) Генератор парных импульсов
JPH0691438B2 (ja) 周期制御パルス発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 15

EXPY Expiration of term