TWI600284B - 數值尋找器以及數值尋找方法 - Google Patents
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Description
本發明是有關於一種數值尋找器以及數值尋找方法,且特別是有關於一種可找出多個輸入信號中的最小值以及何者為最小值的數值尋找器以及數值尋找方法。
在數位通信的領域中,常需要找出多個輸入信號中的最小值以及次小值。例如在低密度奇偶檢查碼(Low-density parity-check code,LDPC)中使用最小和演算法在運算時,常需要算出第二小值。而在習知的技術領域中,常利用比較樹(compare tree)演算法來完成第二小值的尋找動作。然而,當輸入信號的數量很多時,進行比較樹演算法所需要的硬體架構將會變得相當複雜,且需要相當數量的電路元件才能完成,不論在設計上的困難度、產品價格甚至於運算速度,都大幅的被提升。
本發明提供一種數值尋找器以及數值尋找方法,可找出多個輸入信號所具有的最小數值,並找出多個輸入信號中的何者具有最小數值。
本發明的數值尋找器包括多個數位時域轉換器以及第一仲裁裝置。數位時域轉換器分別接收多個輸入信號,並分別針對輸入信號進行數位時域轉換動作以分別產生多個時域信號。第一仲裁裝置耦接數位時域轉換器,依據時域信號的轉態速度來找出時域信號中的最小數值信號的位置,並針對最小數值信號對應與各時域信號的轉態速度進行比較以找出輸入信號中對應最小數值信號的最小輸入信號。
在本發明的一實施例中,上述的第一仲裁裝置包括邏輯運算器以及多數個仲裁電路。邏輯運算器耦接數位時域轉換器,接收時域信號並對時域信號進行邏輯運算以找出時域信號中的該最小數值信號。仲裁電路耦接邏輯運算器,並分別耦接數位時域轉換器。仲裁電路分別使時域信號與最小數值信號的轉態速度進行比較以產生多數個索引值。其中,索引值分別表示輸入信號是否為最小輸入信號。
在本發明的一實施例中,上述的邏輯運算器針對時域信號進行或邏輯運算以產生最小數值信號。
在本發明的一實施例中,上述的各仲裁電路包括接收最小數值信號以及對應的時域信號,依據最小數值信號以及對應的時域信號的轉態時間點來產生對應的第一索引值。
在本發明的一實施例中,當上述的最小數值信號的轉態時間點早於對應的時域信號的轉態時間點時,第一索引值表示對應的輸入信號非為最小輸入信號,當最小數值信號的轉態時間點不早於對應的時域信號的轉態時間點時,第一索引值表示對應的輸入信號為最小輸入信號。
在本發明的一實施例中,數值尋找器更包括至少一遮罩電路以及至少一第二仲裁裝置。遮罩電路接收時域信號以及索引值,依據索引值以遮罩時域信號並產生多數個遮罩後時域信號。第二仲裁裝置耦接至少一遮罩電路,依據遮罩後時域信號的轉態速度來找出遮罩後時域信號中的一次小數值信號,並針對該次小數值信號對應的遮罩後時域信號與各該遮罩後時域信號的轉態速度進行比較以找出輸入信號中對應該次最小數值信號的一次小輸入信號。
在本發明的一實施例中,上述的至少一遮罩電路包括多數個邏輯閘。邏輯閘分別接收時域信號,並分別接收索引值,各邏輯閘依據各索引值以決定是否遮罩各時域信號以產生各遮罩後時域信號。
在本發明的一實施例中,上述的至少一第二仲裁裝置包括邏輯運算器以及多數個仲裁電路。邏輯運算器接收遮罩後時域信號並對遮罩後時域信號進行邏輯運算以找出遮罩後時域信號中的次小數值信號。仲裁電路耦接邏輯運算器,並分別耦接遮罩後數位時域轉換器,仲裁電路分別使遮罩後時域信號與次小數值信號的轉態速度進行比較以產生多數個索引值。其中,索引值分別表示輸入信號是否為次小輸入信號。
本發明的數值尋找方法,包括:接收多個輸入信號,並分別針對輸入信號進行數位時域轉換動作以分別產生多數個時域信號;依據時域信號的轉態速度來找出時域信號中的最小數值信號;以及,針對最小數值信號與各時域信號的轉態速度進行比較以找出輸入信號中對應該最小數值信號的最小輸入信號。
基於上述,本發明應用數位時域轉換器以將多個輸入信號轉換成多個時域信號,並配合仲裁裝置來尋找出多個時域信號中的最小數值信號。再藉由比較最小數值信號以及多個時域信號的轉態速度,可找出輸入信號中對應最小數值信號的最小輸入信號。如此一來,本發明可透過簡單的電路架構完成輸入信號中的最小輸入信號的尋找動作。並且,在本發明實施例中,再透過多個依序串接的遮罩電路以及仲裁裝置,可找出輸入信號的多個次小數值,甚至可完成輸入信號由小至大進行排序的功能。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
請參照圖1,圖1繪示本發明一實施例的數值尋找器的示意圖。數值尋找器100包括數位時域轉換器111-11N以及仲裁裝置120。數位時域轉換器111-11N分別接收多數個輸入信號V1-VN,並分別針對輸入信號V1-VN進行數位時域轉換動作以分別產生多數個時域信號S1-SN。數位時域轉換器111-11N共同接收時脈信號CLK,並依據時脈信號CLK來分別針對輸入信號V1-VN進行數位時域轉換動作以分別產生時域信號S1-SN。
在此,各輸入信號V1-VN為多位元的數位信號。數位時域轉換器111-11N則依據輸入信號V1-VN的數值大小,來分別產生時域信號S1-SN。舉例來說明,請參照圖2繪示的本發明實施例的時域信號示意圖。在圖2中,時域信號S1為針對輸入信號V1進行數位時域轉換動作所產生,而時域信號S2則為針對輸入信號V2進行數位時域轉換動作所產生。以輸入信號V1以及V2為分別具有4個位元的數位信號為範例,輸入信號V1的4個位元可以為0、1、1、0而輸入信號V2的4個位元則可以為1、0、1、1。也就是說,輸入信號V1的數值為6而輸入信號V2的數值則為11。因此,針對輸入信號V1進行數位時域轉換動作所產生的時域信號S1在時間點T1由低電壓信號轉態為高電壓信號,而針對輸入信號V2進行數位時域轉換動作所產生的時域信號S2則在時間點T2由低電壓信號轉態為高電壓信號,其中,時間點T1早於時間點T2。
當然,關於上述範例中的輸入信號具有4個位元的內容僅只是一個說明範例。本發明實施例的輸入信號可以具有任意數量的多個位元,沒有固定的限制。
由上述的說明可以得知,數位時域轉換器111-11N所進行的數位時域轉換動作可以使數值相對小的輸入信號所對應的產生的時域信號具有較快的轉態速度,並可使數值相對大的輸入信號所對應的產生的時域信號具有較慢的轉態速度。
請重新參照圖1,仲裁裝置120耦接至數位時域轉換器111-11N以接收時域信號S1-SN。仲裁裝置120針對時域信號S1-SN的轉態速度進行比較,並找出時域信號S1-SN中最快產生轉態的最小數值信號。具體來說明,仲裁裝置120可針對時域信號S1-SN進行邏輯運算來找出最小數值信號。例如,仲裁裝置120可針對時域信號S1-SN進行或(OR)邏輯運算來找出最小數值信號。
以圖2的波形圖為例,當針對時域信號S1-SN進行或邏輯運算時,所產生的運算結果會等於具有最小數值的輸入信號對應的時域信號。例如,針對時域信號S1-S2進行或邏輯運算所產生的運算結果,會等於對應較小數值(=6)的輸入信號V1的時域信號S1,並可獲得最小數值信號。此外,仲裁裝置120除找出時域信號S1-SN中的最小數值信號外,還針對最小數值信號與各時域信號S1-SN的轉態速度進行進一步的比較以找出輸入信號V1-VN中的何者是對應最小數值信號的最小輸入信號。其中,仲裁裝置120並使最小數值信號分別與時域信號S1-SN進行轉態速度的比較動作,並依據比較結果產生多數個索引值IDX[1:N]。索引值IDX[1:N]分別表示對應的輸入信號V1-VN是否為最小輸入信號。具體來說明,仲裁裝置120使最小數值信號分別與時域信號S1-SN進行轉態速度的比較,當最小數值信號的轉態速度快於時域信號(例如時域信號S1)的轉態速度,表示時域信號S1對應的輸入信號V1並非最小輸入信號,仲裁裝置120可產生索引值IDX[1]等於第一邏輯準位。相對的,當最小數值信號的轉態速度不快於時域信號(例如時域信號S2)的轉態速度,表示時域信號S2對應的輸入信號V2為最小輸入信號,仲裁裝置120可產生索引值IDX[1]等於與第一邏輯準位不同的第二邏輯準位。
由上述的說明可以得知,透過使仲裁裝置120所產生的最小數值信號進行數位轉時域的反運算即可以得知輸入信號V1-VN中的最小數值。另外,透過索引值IDX[1:N]則可以得知輸入信號V1-VN中何者為最小輸入信號。
附帶一提的,本發明實施例中的數位時域轉換器111-11N的個數可以是兩個到多個,沒有數目的限定。而數位時域轉換器111-11N的實施細節可以透過線有技術中任意的數位時域轉換電路來實施,也沒有固定的限制。而透過數位時域轉換器111-11N所接收的時脈信號CLK的頻率可以控制時域信號S1-SN的解析度。其中,時脈信號CLK的頻率與時域信號S1-SN的解析度可以成正比。
接著請參照圖3,圖3繪示本發明另一實施例的數值尋找器的示意圖。數值尋找器300包括數位時域轉換器311-31N以及仲裁裝置320。仲裁裝置320則包括仲裁電路321-32N以及邏輯運算器LG1。數位時域轉換器311-31N分別接收輸入信號V1-VN,並針對輸入信號V1-VN進行數位轉時域動作以產生時域信號S1-SN,其中,時域信號S1-SN的轉態速度分別依據輸入信號V1-VN的數值大小有所不同,且輸入信號V1-VN的數值越大(越小)時域信號S1-SN的轉態速度越慢(越快)。
邏輯運算器LG1接收時域信號S1-SN並針對時域信號S1-SN進行邏輯或運算並藉以產生最小數值信號MV1。其中,最小數值信號MV1代表時域信號S1-SN中最快發生轉態者,而透過最小數值信號MV1進行數位轉時域動作的反運算(即時域轉數位動作),就可以獲得輸入信號V1-VN中的最小數值。
仲裁電路321-32N共同接收最小數值信號MV1並分別接收時域信號S1-SN。各仲裁電路321-32N針對最小數值信號MV1以及各時域信號S1-SN的轉態時間點進行比較,可辨識出時域信號S1-SN中的何者實質上等於最小數值信號MV1。如此一來,依據仲裁電路321-32N所產生的索引值IDX[1:N]即可得知輸入信號V1-VN中何者為具有最小數值的最小輸入信號。
以下請參照圖4,圖4繪示本發明實施例的仲裁電路的實施方式。在本實施方式中,仲裁電路400包括反及閘ND1以及ND2。反及閘ND1的一輸入端接收最小數值信號MV1,另一輸入端則耦接至反及閘ND2的輸出端。反及閘ND2的一輸入端接收時域信號Sx,另一輸入端則耦接至反及閘ND1的輸出端。反及閘ND1的輸出端可產生索引值IDX。
關於仲裁電路400的動作細節,請同時參照圖4以及圖5。圖5繪示本發明實施例的仲裁電路的動作波形圖。在圖5中,最小數值信號MV1在接近0.5ns(奈秒)產生轉態,而時域信號Sx則在0.8ns產生轉態。在最小數值信號MV1以及時域信號Sx皆未轉態為高電壓準位前,仲裁電路400所產生的索引值IDX維持在邏輯高準位。由於最小數值信號MV1產生轉態的時間點早於時域信號Sx產生轉態的時間點,對應最小數值信號MV1的轉態行為,仲裁電路400所產生的索引值IDX由邏輯高準位轉態為邏輯低準位。
在另一方面,若最小數值信號MV1產生轉態的時間點無法早於時域信號Sx產生轉態的時間點,仲裁電路400所產生的索引值IDX將會被維持在邏輯高準位而不會有效的被轉態至邏輯低準位。
由上述的說明可以得知,透過仲裁電路400所產生的索引值IDX的邏輯準位,就可以得知時域信號Sx是否等於最小數值信號MV1,並可進一步獲知對應時域信號Sx的輸入信號是否為最小輸入信號。
在此請注意,透過反及閘ND1以及ND2建構仲裁電路400只是本發明實施例的一種實施方式。本領域具通常知識者都知道,同一種邏輯運算可以透過多種不同的邏輯電路態樣來進行設計。所以,本發明圖5的實施方式僅只是一種實施範例,不用以限縮本發明的範疇。
以下請參照圖6,圖6繪示本發明再一實施例的數值尋找器的示意圖。數值尋找器600包括數位時域轉換器611-61N、仲裁裝置620、遮罩電路630以及仲裁裝置640。仲裁裝置620包括邏輯運算器LG1以及仲裁電路621-62N。遮罩電路630包括多個邏輯閘LG61-LG6N。仲裁裝置640則包括邏輯運算器LG2以及仲裁電路641-64N。
與前述實施例不同的,本案在仲裁裝置620並配置依附耦接的遮罩電路630以及仲裁裝置640。其中,遮罩電路630接收仲裁電路621-62N所產生的索引值IDX1-IDXN,針對時域信號S1-SN中對應最小輸入信號者進行遮罩,並產生遮罩後時域信號MS1-MSN。
遮罩後時域信號MS1-MSN被傳送至仲裁裝置640中的邏輯運算電路LG2。在此,由於對應最小輸入信號的時域信號S1-SN已被遮罩,邏輯運算電路LG2依據針對遮罩後時域信號MS1-MSN進行運算將產生次小數值信號MV2。也就是說,透過次小數值信號MV2,便可得知輸入信號V1-VN中的次小數值。
此外,仲裁電路641-64N並分別使遮罩後時域信號MS1-MSN與次小數值信號MV2進行轉態時間點的比較動作,藉以分別產生索引值IDX61-IDX6N。透過索引值IDX61-IDX6N的邏輯準位,便可得知輸入信號V1-VN的何者為次小輸入信號。
由上述的說明不難得知,本發明的數值尋找器可透過簡單的電路架構來設計,且在當輸入信號的數量增加時,電路的複雜度不會大幅上升,有效降低電路成本。另外,所有的輸入信號以平行的方式進行處理,在輸入信號的數量增加也不會造成處理時間的增加,有效提升數值尋找器的效能。
以下請參照圖7,圖7繪示依據本發明圖6實施例的一延伸實施方式。在圖7中,數值尋找器除包括數位時域轉換器611-61N、仲裁裝置620、遮罩電路630以及仲裁裝置640外,另包括一組或多組一串接的遮罩電路680以及仲裁裝置690。透過多組串接的遮罩電路630、680以及仲裁裝置640、690,可依序尋找出輸入信號V1-VN的第二最小值、第三最小值… 等。若遮罩電路630、680以及仲裁裝置640、690的數量足夠多時,可將輸入信號V1-VN依據由小至大的順序排列找出。
以下請參照圖8,圖8繪示本發明一實施例的數值尋找方法的流程圖。步驟S810接收多個輸入信號,並分別針對輸入信號進行數位時域轉換動作以分別產生多數個時域信號,在步驟S820中,則依據時域信號的轉態速度來找出時域信號中的最小數值信號。並且,在步驟S830中,則針對最小數值信號與各時域信號的轉態速度進行比較以找出輸入信號中對應最小數值信號的最小輸入信號。
關於上述各步驟的實施細節,在前述的實施例及實施方式中都有詳盡的說明,以下不多贅述。
綜上所述,本發明提供仲裁裝置以針對時域信號的轉態速度來找出時域信號中的最小數值信號,並透過比較最小數值信號與各時域信號的轉態速度來找出對應最小數值信號的最小輸入信號。如此一來,透過簡單的電路架構,可完成最小輸入信號以及最小數值的尋找動作。另外,在本發明實施例中,透過遮罩電路以及仲裁裝置,還可尋找出輸入信號中一個或多個的次小值、次小輸入信號,提升數值尋找器的效能。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、300、600‧‧‧數值尋找器
111-11N、311-31N‧‧‧數位時域轉換器
120、320、620、640、680‧‧‧仲裁裝置
V1-VN‧‧‧輸入信號
S1-SN、Sx‧‧‧時域信號
CLK‧‧‧時脈信號
IDX[1:N]、IDX、IDX1-IDXN、IDX61-IDX6N‧‧‧索引值
T1、T2‧‧‧時間點
321-32N、400、690‧‧‧仲裁電路
LG1、LG2‧‧‧邏輯運算器
MV1‧‧‧最小數值信號
ND1、ND2‧‧‧反及閘
630‧‧‧遮罩電路
LG61-LG6N‧‧‧邏輯閘
MS1-MSN‧‧‧遮罩後時域信號
MV2‧‧‧次小數值信號
S810-S830‧‧‧數值尋找方法的步驟
111-11N、311-31N‧‧‧數位時域轉換器
120、320、620、640、680‧‧‧仲裁裝置
V1-VN‧‧‧輸入信號
S1-SN、Sx‧‧‧時域信號
CLK‧‧‧時脈信號
IDX[1:N]、IDX、IDX1-IDXN、IDX61-IDX6N‧‧‧索引值
T1、T2‧‧‧時間點
321-32N、400、690‧‧‧仲裁電路
LG1、LG2‧‧‧邏輯運算器
MV1‧‧‧最小數值信號
ND1、ND2‧‧‧反及閘
630‧‧‧遮罩電路
LG61-LG6N‧‧‧邏輯閘
MS1-MSN‧‧‧遮罩後時域信號
MV2‧‧‧次小數值信號
S810-S830‧‧‧數值尋找方法的步驟
圖1繪示本發明一實施例的數值尋找器的示意圖。 圖2繪示的本發明實施例的時域信號示意圖。 圖3繪示本發明另一實施例的數值尋找器的示意圖。 圖4繪示本發明實施例的仲裁電路的實施方式。 圖5繪示本發明實施例的仲裁電路的動作波形圖。 圖6繪示本發明再一實施例的數值尋找器的示意圖。 圖7繪示依據本發明圖6實施例的一延伸實施方式。 圖8繪示本發明一實施例的數值尋找方法的流程圖。
100‧‧‧數值尋找器
111-11N‧‧‧數位時域轉換器
120‧‧‧仲裁裝置
V1-VN‧‧‧輸入信號
S1-SN‧‧‧時域信號
CLK‧‧‧時脈信號
IDX[1:N]‧‧‧索引值
Claims (13)
- 一種數值尋找器,包括: 多數個數位時域轉換器,分別接收多數個輸入信號,並分別針對該些輸入信號進行數位時域轉換動作以分別產生多數個時域信號;以及 一第一仲裁裝置,耦接該些數位時域轉換器,依據該些時域信號的轉態速度來找出該些時域信號中的一最小數值信號的位置,並針對該最小數值信號與各該時域信號的轉態速度進行比較以找出該些輸入信號中對應該最小數值信號的一最小輸入信號。
- 如申請專利範圍第1項所述的數值尋找器,其中該第一仲裁裝置包括: 一邏輯運算器,耦接該些數位時域轉換器,接收該些時域信號並對該些時域信號進行邏輯運算以找出該些時域信號中的該最小數值信號;以及 多數個仲裁電路,耦接該邏輯運算器,並分別耦接該些數位時域轉換器,該些仲裁電路分別使該些時域信號與該最小數值信號的轉態速度進行比較以產生多數個索引值, 其中,該些索引值分別表示該些輸入信號是否為該最小輸入信號。
- 如申請專利範圍第2項所述的數值尋找器,其中該邏輯運算器針對該些時域信號進行或邏輯運算以產生該最小數值信號。
- 如申請專利範圍第2項所述的數值尋找器,其中各該仲裁電路接收該最小數值信號以及對應的時域信號,依據該最小數值信號以及對應的時域信號的轉態時間點來產生對應的一第一索引值。
- 如申請專利範圍第4項所述的數值尋找器,其中當該最小數值信號的轉態時間點早於該對應的時域信號的轉態時間點時,該第一索引值表示對應的輸入信號非為該最小輸入信號,當該最小數值信號的轉態時間點不早於該對應的時域信號的轉態時間點時,該第一索引值表示對應的輸入信號為該最小輸入信號。
- 如申請專利範圍第1項所述的數值尋找器,其中更包括: 至少一遮罩電路,接收該些時域信號以及該些索引值,依據該些索引值以遮罩該些時域信號並產生多數個遮罩後時域信號;以及 至少一第二仲裁裝置,耦接該至少一遮罩電路,依據該些遮罩後時域信號的轉態速度來找出該些遮罩後時域信號中的一次小數值信號,並針對該次小數值信號對應的遮罩後時域信號與各該遮罩後時域信號的轉態速度進行比較以找出該些輸入信號中對應該次最小數值信號的一次小輸入信號。
- 如申請專利範圍第6項所述的數值尋找器,其中該至少一遮罩電路包括: 多數個邏輯閘,分別接收該些時域信號,並分別接收該些索引值,各該邏輯閘依據各該索引值以決定是否遮罩各該時域信號以產生各該遮罩後時域信號。
- 如申請專利範圍第6項所述的數值尋找器,其中該至少一第二仲裁裝置包括: 一邏輯運算器,接收該些遮罩後時域信號並對該些遮罩後時域信號進行邏輯運算以找出該些遮罩後時域信號中的該次小數值信號;以及 多數個仲裁電路,耦接該邏輯運算器,並分別耦接該些遮罩後數位時域轉換器,該些仲裁電路分別使該些遮罩後時域信號與該次小數值信號的轉態速度進行比較以產生多數個索引值, 其中,該些索引值分別表示該些輸入信號是否為該次小輸入信號。
- 一種數值尋找方法,包括: 接收多數個輸入信號,並分別針對該些輸入信號進行數位時域轉換動作以分別產生多數個時域信號; 依據該些時域信號的轉態速度來找出該些時域信號中的一最小數值信號;以及 針對該最小數值信號與各該時域信號的轉態速度進行比較以找出該些輸入信號中對應該最小數值信號的一最小輸入信號。
- 如申請專利範圍第9項所述的數值尋找方法,其中依據該些時域信號的轉態速度來找出該些時域信號中的該最小數值信號的步驟包括: 針對該些時域信號進行或邏輯運算以產生該最小數值信號。
- 如申請專利範圍第9項所述的數值尋找方法,其中針對該最小數值信號與各該時域信號的轉態速度進行比較以找出該些輸入信號中對應該最小數值信號的該最小輸入信號的步驟包括: 使該些時域信號與該最小數值信號的轉態速度進行比較以分別產生多數個索引值,其中,該些索引值分別表示該些輸入信號是否為該最小輸入信號。
- 如申請專利範圍第11項所述的數值尋找方法,其中當該最小數值信號的轉態時間點早於各該時域信號的轉態時間點時,各該時域信號對應的索引值表示對應的輸入信號非為該最小輸入信號,當該最小數值信號的轉態時間點不早於各該時域信號的轉態時間點時,對應的索引值表示對應的輸入信號為該最小輸入信號。
- 如申請專利範圍第9項所述的數值尋找方法,更包括: 依據該些索引值以遮罩該些時域信號並產生多數個遮罩後時域信號; 依據該些遮罩後時域信號的轉態速度來找出該些遮罩後時域信號中的一次小數值信號;以及 針對該次小數值信號對應的遮罩後時域信號與各該遮罩後時域信號的轉態速度進行比較以找出該些輸入信號中對應該次最小數值信號的一次小輸入信號。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW223716B (zh) * | 1989-09-05 | 1994-05-11 | Motorola Inc | |
US8856625B2 (en) * | 2012-03-22 | 2014-10-07 | Kabushiki Kaisha Toshiba | Transmission system, decoding device, memory controller, and memory system |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7254277B2 (en) | 2002-12-30 | 2007-08-07 | Texas Instruments Incorporated | Image processing with minimization of ringing artifacts and noise |
TWI404073B (zh) * | 2009-01-22 | 2013-08-01 | Univ Nat Taiwan Science Tech | 數位至時間轉換器與數位至時間轉換方法 |
CN101478313B (zh) | 2009-01-23 | 2011-12-28 | 清华大学 | 一种ldpc译码器的最小值计算装置及其构造方法 |
US8566666B2 (en) | 2011-07-11 | 2013-10-22 | Lsi Corporation | Min-sum based non-binary LDPC decoder |
US9054925B1 (en) * | 2013-12-04 | 2015-06-09 | Intel Corporation | Parallel digital-to-time converter architecture |
CN104009762A (zh) | 2014-04-15 | 2014-08-27 | 东华大学 | 寻找最小值与次小值的一套低复杂度算法及硬件结构 |
TWI537817B (zh) | 2014-09-18 | 2016-06-11 | 國立清華大學 | 找小値方法以及找小値器 |
US9577684B1 (en) * | 2015-11-25 | 2017-02-21 | Intel IP Corporation | High frequency time interleaved digital to time converter (DTC) |
-
2016
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-
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW223716B (zh) * | 1989-09-05 | 1994-05-11 | Motorola Inc | |
US8856625B2 (en) * | 2012-03-22 | 2014-10-07 | Kabushiki Kaisha Toshiba | Transmission system, decoding device, memory controller, and memory system |
Non-Patent Citations (2)
Title |
---|
2011年11月24日公開文件L. G. Amaru" High Speed Architectures for Finding the First two Maximum/Minimum Values" IEEE Transactions on Very Large Scale Integration (VLSI) Systems * |
2011年11月24日公開文件Shirisha S, K Nirmala Kumari "Design and implementation of LDPC decoder using time domain-AMS processing" http://www.allresearchjournal.com/archives/?year=2015&vol=1&issue=7&part=E&ArticleId=280 * |
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