JPS6212880A - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JPS6212880A JPS6212880A JP60151797A JP15179785A JPS6212880A JP S6212880 A JPS6212880 A JP S6212880A JP 60151797 A JP60151797 A JP 60151797A JP 15179785 A JP15179785 A JP 15179785A JP S6212880 A JPS6212880 A JP S6212880A
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- pulse
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌ１旦ＸＪ−
この発明は例えばＩＣ試験装置に用いられ、設定した各
種の周期及び位相をもつタイミング信号を発生するタイ
ミング発生装置に関する。
種の周期及び位相をもつタイミング信号を発生するタイ
ミング発生装置に関する。
従来のこの種のタイミング発生装置は第１図に示すよう
に構成されていた。すなわち周期発生部１１において設
定された周期データと対応して周期発生器１２から、端
子１３に与えられる基準クロック（第２図ＣＫ）の周期
Ｔのｍ倍（ｍは正整数）を周期とするパルスＡ１と、周
期Ｔのｐ倍（ｐはｍより小さい正整数）を周期とするパ
ルスＡ２とを出力する。第２図ではパルスＡ、の周期ｍ
Ｔは８Ｔと９Ｔとを交互にとり、パルスＡ２の周＃Ｊｉ
ｐ Ｔは２Ｔである。パルスＡＩ の平均周期は設定
周期と等しい０周期発生器１２では更に周期Ｔよりも小
さい遅延量を示す微小周期データＲＤを、前記設定周期
データ中の周期Ｔ以下の重みの下位データと、パルスＡ
１の発生状態とに応じて出力する。この微小周期データ
ＲＤは設定周期のパルスとパルスＡ。
に構成されていた。すなわち周期発生部１１において設
定された周期データと対応して周期発生器１２から、端
子１３に与えられる基準クロック（第２図ＣＫ）の周期
Ｔのｍ倍（ｍは正整数）を周期とするパルスＡ１と、周
期Ｔのｐ倍（ｐはｍより小さい正整数）を周期とするパ
ルスＡ２とを出力する。第２図ではパルスＡ、の周期ｍ
Ｔは８Ｔと９Ｔとを交互にとり、パルスＡ２の周＃Ｊｉ
ｐ Ｔは２Ｔである。パルスＡＩ の平均周期は設定
周期と等しい０周期発生器１２では更に周期Ｔよりも小
さい遅延量を示す微小周期データＲＤを、前記設定周期
データ中の周期Ｔ以下の重みの下位データと、パルスＡ
１の発生状態とに応じて出力する。この微小周期データ
ＲＤは設定周期のパルスとパルスＡ。
との各パルスごとの位相差を示すものである。
パルスＡ＋、Ａｘ及び微小周期データＲＤは微小遅延回
路１４に入力されて、パルスＡ ＋ 、 Ａ ｔの一
部に微小周期データＲＤに応じて周期Ｔ以下の遅延が与
えられ、それぞれパルスＢ＋、Ｂｚとして出力される。
路１４に入力されて、パルスＡ ＋ 、 Ａ ｔの一
部に微小周期データＲＤに応じて周期Ｔ以下の遅延が与
えられ、それぞれパルスＢ＋、Ｂｚとして出力される。
第２図の例ではパルスＡ１ はその一つおきのものがＴ
／２だけ遅延され、パルスＡ＋ 中のその遅延されるべ
きパルス及び次のパルスまでのすべてのパルスＡ、はＴ
／２だけ遅延される。パルスＢ１ の周期は設定周期、
この例では８．５Ｔとなる。
／２だけ遅延され、パルスＡ＋ 中のその遅延されるべ
きパルス及び次のパルスまでのすべてのパルスＡ、はＴ
／２だけ遅延される。パルスＢ１ の周期は設定周期、
この例では８．５Ｔとなる。
パルスＢ＋、Ｂｚは遅延発生部１５の粗遅延器１６に入
力される。粗遅延器１６には遅延設定器１７に設定され
た遅延データＣＤ中の上位の遅延データＣＤＬが入力さ
れ、このデータに応じてパルスＢ、を単位としてパルス
Ｂ、が遅延され、パルスＥとして出力される。第２図で
はパルスＥは４Ｔ遅延された場合を示している。このパ
ルスＥは微小遅延回路１８に入力され、遅延設定器１７
の設定遅延データＣＤ中の下位の遅延データＣＤＨに応
じた遅延が与えられ、パルスＦ、つまりタイミングパル
スとして出力される。
力される。粗遅延器１６には遅延設定器１７に設定され
た遅延データＣＤ中の上位の遅延データＣＤＬが入力さ
れ、このデータに応じてパルスＢ、を単位としてパルス
Ｂ、が遅延され、パルスＥとして出力される。第２図で
はパルスＥは４Ｔ遅延された場合を示している。このパ
ルスＥは微小遅延回路１８に入力され、遅延設定器１７
の設定遅延データＣＤ中の下位の遅延データＣＤＨに応
じた遅延が与えられ、パルスＦ、つまりタイミングパル
スとして出力される。
周期発生器１２は第３図に示すように構成されていた。
即ち周期設定器２１に発生すべき周期（＋ｗ＋ｋ）Ｔ（
−は正整数、０≦ｋ＜１）を設定し、これと対応して周
期データが出力される。周期データ中の周期Ｔ以下の重
みをもつビット数をｎ１％Ｔ未満の重みのビット数をｎ
２とする。第３図ではｎ、＝５、ｎｔ ＝２の場合で各
ビットの重みを図に示した。この例では発生すべき周期
（ｓ ＋ ｋ） ＴからＴを減算した値を示すデータが
周期設定器２１から出力される。第２図の例では発生す
べき周期（ｍ ＋ ｋ） Ｔは８．５Ｔであり、これに
対応して第３図に示すように周期データ００１１１１０
が出力される。
−は正整数、０≦ｋ＜１）を設定し、これと対応して周
期データが出力される。周期データ中の周期Ｔ以下の重
みをもつビット数をｎ１％Ｔ未満の重みのビット数をｎ
２とする。第３図ではｎ、＝５、ｎｔ ＝２の場合で各
ビットの重みを図に示した。この例では発生すべき周期
（ｓ ＋ ｋ） ＴからＴを減算した値を示すデータが
周期設定器２１から出力される。第２図の例では発生す
べき周期（ｍ ＋ ｋ） Ｔは８．５Ｔであり、これに
対応して第３図に示すように周期データ００１１１１０
が出力される。
起動状態設定用のセットリセット形フリップフロップ２
２．累積加算用のｎ２ピントのＤ形フリップフロップ２
３は端子２４の初期化信号１ＮｉＴにより予めリセット
されである。端子２５に第４図に示すように起動信号５
ＴＡＲＴが与えられると、フリップフロップ２２はセッ
トされてそのＱ出力Ｇ１は第４図に示すように高レベル
になり、出力Ｇｌによりゲ−）２６．２７が開かれる。
２．累積加算用のｎ２ピントのＤ形フリップフロップ２
３は端子２４の初期化信号１ＮｉＴにより予めリセット
されである。端子２５に第４図に示すように起動信号５
ＴＡＲＴが与えられると、フリップフロップ２２はセッ
トされてそのＱ出力Ｇ１は第４図に示すように高レベル
になり、出力Ｇｌによりゲ−）２６．２７が開かれる。
また起動信号５ＴＡＲＴはＯＲゲート２８に与えられ、
その出力Ｓ６によりゲート２９が開かれ、クロック発生
器１０からの基準クロックＣＫが端子１３を通じてゲー
ト２９に与えられ、ゲート２９から基準クロックの一つ
がパルスＡ１ として出力される。またＯＲゲート２８
の出力Ｓ６はｎ。
その出力Ｓ６によりゲート２９が開かれ、クロック発生
器１０からの基準クロックＣＫが端子１３を通じてゲー
ト２９に与えられ、ゲート２９から基準クロックの一つ
がパルスＡ１ として出力される。またＯＲゲート２８
の出力Ｓ６はｎ。
ビットのダウンカウンタ３１のロード端子ＬＯに入力さ
れ、このカウンタ３１はクロック同期式カウンタであっ
てその信号Ｓ、が与えられている状態における基準クロ
ックＣＫの立下りで周期設定器２１の出力中の上位ビッ
トｎｌ 、つまりｍＴと対応したデータがプリセットさ
れ、つまり初期化され、カウンタ３１の計数内容Ｄ１は
第４図に示すようにこの例では７となる。その後カウン
タ３１は基準クロックＣＫごとにその立下りでダウンカ
ウントされる。
れ、このカウンタ３１はクロック同期式カウンタであっ
てその信号Ｓ、が与えられている状態における基準クロ
ックＣＫの立下りで周期設定器２１の出力中の上位ビッ
トｎｌ 、つまりｍＴと対応したデータがプリセットさ
れ、つまり初期化され、カウンタ３１の計数内容Ｄ１は
第４図に示すようにこの例では７となる。その後カウン
タ３１は基準クロックＣＫごとにその立下りでダウンカ
ウントされる。
ＯＲゲート２８の出力Ｓ、は微分回路３２にも供給され
、微分回路３２の出力Ｓ、によりカウンタ３３がクリア
され、カウンタ３３の計数値Ｄ４は０となる。
、微分回路３２の出力Ｓ、によりカウンタ３３がクリア
され、カウンタ３３の計数値Ｄ４は０となる。
カウンタ３３はパルスＡ２の周期をＴのｐ倍にするため
のものであり、この例ではｐ＝２であってカウンタ３３
が基準クロックＣＫを２個計数するごとにＡＮＤゲート
３４から幅Ｔの信号Ｓ８を出力する。この信号Ｓ、はゲ
ート２７に与えられ、信号ｃ、、’ｓＩｌ。
のものであり、この例ではｐ＝２であってカウンタ３３
が基準クロックＣＫを２個計数するごとにＡＮＤゲート
３４から幅Ｔの信号Ｓ８を出力する。この信号Ｓ、はゲ
ート２７に与えられ、信号ｃ、、’ｓＩｌ。
基準クロックＣＫの一致出力がパルスＡ２として得られ
る。
る。
周期設定器２１の出力設定周期データ中の下位ビットｎ
、、つまりｋＴと対応したデータはｎ２ビツト加算器３
５に与えられ、ｎ２ ビットフリップフロップ２３の出
力と加算され、その加算出力はフリップフロップ２３の
データ端子Ｄｏ、Ｄ＋へ供給される。
、、つまりｋＴと対応したデータはｎ２ビツト加算器３
５に与えられ、ｎ２ ビットフリップフロップ２３の出
力と加算され、その加算出力はフリップフロップ２３の
データ端子Ｄｏ、Ｄ＋へ供給される。
この例ではｎｔ＝２であり、加算器３５は２ビツト加算
器である。加算器３５の桁上げ出力Ｃ１はゲート３６に
反転して与えられ、ゲート３７に反転することなく与え
られる。初期状態でフリップフロップ 。
器である。加算器３５の桁上げ出力Ｃ１はゲート３６に
反転して与えられ、ゲート３７に反転することなく与え
られる。初期状態でフリップフロップ 。
２３はリセットされ、その出力は０であり、従って桁上
げ出力ＣＩ は０でゲート３６が開かれている。
げ出力ＣＩ は０でゲート３６が開かれている。
また加算器３５の２ビツト出力中の上位ビット出力ｄ２
は、この例では設定周期データの下位２ビットカ之１．
０であるから高レベルとなっている。フリップフロップ
２３に、ゲート２６の出力Ｓ、の立下りで加算器３５の
出力が取込まれ、フリップフロップ２３の出力は周期発
生器１２の微小周期データＲＤとして出力される。フリ
ップフロップ２３及び加算器３５は累積加算回路２０を
構成している。
は、この例では設定周期データの下位２ビットカ之１．
０であるから高レベルとなっている。フリップフロップ
２３に、ゲート２６の出力Ｓ、の立下りで加算器３５の
出力が取込まれ、フリップフロップ２３の出力は周期発
生器１２の微小周期データＲＤとして出力される。フリ
ップフロップ２３及び加算器３５は累積加算回路２０を
構成している。
ダウンカウンタ３１が基準クロックＣＫをｍと対応した
個、この例では７個計数して計数値Ｄ１が０になると、
ゼロ検出回路３８から出力Ｓ、が生じ、これがゲート３
６を通過し、信号Ｓ２として更にＯＲゲート３９を通じ
てゲート２６へ与えられ、そのゲート２６の出力Ｓ、が
ＯＲゲート２８に供給されるため、ゲート２９から、基
準クロックＣＫの１個が先の起動時のパルスＡ１から８
Ｔ離れてパルスＡＩとじて出力される。またＯＲゲート
２８から出力が発生したことにより微分回路３２から出
力が生じ、カウンタ３３がクリアされ、かつダウンカウ
ンタ３１に設定周期データの上位ビットｎ、がプリセッ
トされる。
個、この例では７個計数して計数値Ｄ１が０になると、
ゼロ検出回路３８から出力Ｓ、が生じ、これがゲート３
６を通過し、信号Ｓ２として更にＯＲゲート３９を通じ
てゲート２６へ与えられ、そのゲート２６の出力Ｓ、が
ＯＲゲート２８に供給されるため、ゲート２９から、基
準クロックＣＫの１個が先の起動時のパルスＡ１から８
Ｔ離れてパルスＡＩとじて出力される。またＯＲゲート
２８から出力が発生したことにより微分回路３２から出
力が生じ、カウンタ３３がクリアされ、かつダウンカウ
ンタ３１に設定周期データの上位ビットｎ、がプリセッ
トされる。
ゲート２６の出力Ｓ、の立下りでフリップフロップ２３
に加算器３５の出力が取込まれ、フリップフロン１２３
の出力はｄ、＝１．ｄ、＝ｏとなり、その上位ビット出
力ｄ、は高レベルになり、このため加算器３５の出力は
０．Ｏとなると共に桁上げ出力Ｃ７が高レベルになり、
また加算器３５の出力ｄ２は低レベルになる。
に加算器３５の出力が取込まれ、フリップフロン１２３
の出力はｄ、＝１．ｄ、＝ｏとなり、その上位ビット出
力ｄ、は高レベルになり、このため加算器３５の出力は
０．Ｏとなると共に桁上げ出力Ｃ７が高レベルになり、
また加算器３５の出力ｄ２は低レベルになる。
この状態で同様のことが行われるが、次にダウンカウン
タ３１がゼロになった時に、検出回路３８の出力Ｓ１は
ゲート３７を通過し、出力Ｓ、が生じ、これが次の基準
クロックＧＫによりＤ形フリップフロップ４１に取込ま
れ、その出力Ｓ４がゲート２６へ供給され、よって前述
と同様にゲート２９からパルスＡ１が生じるが、このパ
ルスＡ１は先のパルスＡＩから９Ｔである。またフリッ
プフロップ２３に対する取込みが行われ、その出力ｄ、
は低レベルになり、この結果加算器３５の出力ｄ２は高
レベルになり初期状態に戻る。従って同様のことが繰返
され、パルスＡ、の周期は８Ｔと９Ｔとを繰返し、パル
スＡ２の周期は２Ｔとなり、微小周期データＲＤはｄ、
＝Ｏ，ｄ４＝０（ＯＴ） とｄａ＝ １ 、 ｄ４＝
０ （０，５Ｔ）とを８Ｔ、９Ｔの周期で繰返す。つ
まり周期設定器２１の出力データ中のｋＴに対応するも
のがパルスＡ、ごとに累積加算回路２０で累積加算され
、その加算出力中の桁上げビットを除＜ 、ｄｊ＋ ｄ
ａは微小周期データＲＤとして出力される。また加算器
３５の桁上げ出力に応じて検出回路３８の出力がゲー
ト３６．３７で切替えられてＯＲゲート３９又はフリッ
プフロップ４１へ供給され、遅延されることなく、又は
Ｔだけ遅延されてゲート２６に与えられる。
タ３１がゼロになった時に、検出回路３８の出力Ｓ１は
ゲート３７を通過し、出力Ｓ、が生じ、これが次の基準
クロックＧＫによりＤ形フリップフロップ４１に取込ま
れ、その出力Ｓ４がゲート２６へ供給され、よって前述
と同様にゲート２９からパルスＡ１が生じるが、このパ
ルスＡ１は先のパルスＡＩから９Ｔである。またフリッ
プフロップ２３に対する取込みが行われ、その出力ｄ、
は低レベルになり、この結果加算器３５の出力ｄ２は高
レベルになり初期状態に戻る。従って同様のことが繰返
され、パルスＡ、の周期は８Ｔと９Ｔとを繰返し、パル
スＡ２の周期は２Ｔとなり、微小周期データＲＤはｄ、
＝Ｏ，ｄ４＝０（ＯＴ） とｄａ＝ １ 、 ｄ４＝
０ （０，５Ｔ）とを８Ｔ、９Ｔの周期で繰返す。つ
まり周期設定器２１の出力データ中のｋＴに対応するも
のがパルスＡ、ごとに累積加算回路２０で累積加算され
、その加算出力中の桁上げビットを除＜ 、ｄｊ＋ ｄ
ａは微小周期データＲＤとして出力される。また加算器
３５の桁上げ出力に応じて検出回路３８の出力がゲー
ト３６．３７で切替えられてＯＲゲート３９又はフリッ
プフロップ４１へ供給され、遅延されることなく、又は
Ｔだけ遅延されてゲート２６に与えられる。
第１図中の微小遅延回路１４は例えば第５図に示すよう
に構成される。周期発生器１２からのパルスＡ、、Ａ２
はそれぞれ遅延回路４２．４３を通じて第６図に示すよ
うにパルスＡ’、、Ａ’、とされてそれぞれゲート４４
及び４５．４６及び４７へ供給される。遅延回路４２．
４３の遅延量は同一であり、この遅延によリパルスＡ°
１の前に微小周期データＲＤが切替えられるようにされ
、つまり加算器３５の加算結果がフリップフロップ２３
に取込まれ、そのフリップフロップ２３の出力が安定化
するようにされる。パルスＡ１の周期が８Ｔの間は微小
周期データＲＤはｄ、＝０でそのビットｄ、によりゲー
ト４４．４６が開、ゲート４５．４７が閉とされ、ゲー
ト４４．４６の出力はそれぞれＯＲゲー）４８．４９を
通じ、ゲート５１及び５２）５３及び５４へ供給され、
ゲート５１．５３の出力はＯＲゲート５５．５６へそれ
ぞれ供給される。前記例ではデータｄ４は常に０であり
、このビットｄ、によりゲート５１．５３は常に開、ゲ
ート５２．５４は常に閉とされている。よってｄ、＝０
の間パルスＡ ’ １及びＡ’ｇはそれぞれゲート４４
．４８．５１．５５及び４６．４９゜５３、５６を通じ
てパルスＢ、及びＢ２として出力される。パルスＡ＋
の周期９Ｔの間はｄｓ＝ １ 、 ｄｎ＝ ０であるか
らゲート４４．４６は閉、ゲート４５．４７は開となり
、パルスＡ’、、 ＡＩ、はそれぞれゲート４５゜４７
を通じてＴ／２遅延素子５７．５８へ供給され、それぞ
れＴ／２遅延され、ゲート４Ｂ、 ５１．５５を通じ、
またゲート４９．５３．５６を通じてパルスＢ、、Ｂ２
として出力される。この時のパルスＢ、は先のバ 。
に構成される。周期発生器１２からのパルスＡ、、Ａ２
はそれぞれ遅延回路４２．４３を通じて第６図に示すよ
うにパルスＡ’、、Ａ’、とされてそれぞれゲート４４
及び４５．４６及び４７へ供給される。遅延回路４２．
４３の遅延量は同一であり、この遅延によリパルスＡ°
１の前に微小周期データＲＤが切替えられるようにされ
、つまり加算器３５の加算結果がフリップフロップ２３
に取込まれ、そのフリップフロップ２３の出力が安定化
するようにされる。パルスＡ１の周期が８Ｔの間は微小
周期データＲＤはｄ、＝０でそのビットｄ、によりゲー
ト４４．４６が開、ゲート４５．４７が閉とされ、ゲー
ト４４．４６の出力はそれぞれＯＲゲー）４８．４９を
通じ、ゲート５１及び５２）５３及び５４へ供給され、
ゲート５１．５３の出力はＯＲゲート５５．５６へそれ
ぞれ供給される。前記例ではデータｄ４は常に０であり
、このビットｄ、によりゲート５１．５３は常に開、ゲ
ート５２．５４は常に閉とされている。よってｄ、＝０
の間パルスＡ ’ １及びＡ’ｇはそれぞれゲート４４
．４８．５１．５５及び４６．４９゜５３、５６を通じ
てパルスＢ、及びＢ２として出力される。パルスＡ＋
の周期９Ｔの間はｄｓ＝ １ 、 ｄｎ＝ ０であるか
らゲート４４．４６は閉、ゲート４５．４７は開となり
、パルスＡ’、、 ＡＩ、はそれぞれゲート４５゜４７
を通じてＴ／２遅延素子５７．５８へ供給され、それぞ
れＴ／２遅延され、ゲート４Ｂ、 ５１．５５を通じ、
またゲート４９．５３．５６を通じてパルスＢ、、Ｂ２
として出力される。この時のパルスＢ、は先のバ 。
ルスＢ１に対し８．５Ｔ遅れている。次のパルスＡ１は
ゲート４４を通過する。以下同様のことが繰返され、パ
ルスＢ＋の周期は８．５Ｔとなる。
ゲート４４を通過する。以下同様のことが繰返され、パ
ルスＢ＋の周期は８．５Ｔとなる。
なおゲート５２．５４の出力はそれぞれＴ／４の遅延を
与える遅延回路６１．６２を通じてＯＲゲート５５゜５
６に供給される。
与える遅延回路６１．６２を通じてＯＲゲート５５゜５
６に供給される。
第１図中の粗遅延器１６の一例を第７図に示す。
クロック同期式カウンタ６３はパルスＢ１ によりクリ
アされ、パルスＢ２は遅延回路６４で遅延され、第８図
に示すようにパルスＢ’ｚとしてカウンタ６３で計数さ
れる。つまりカウンタ６３はクリアされた後にパルスＢ
’ｔの計数を開始する。遅延設定器１７から設定遅延量
を示すデータ中の上位データＣＤＬは、この例ではｂｌ
＋ ｂ！＋ ｂ３＋ ｂａの４ビツトであり、かつ４Ｔ
の遅延を示し、ｂ、のみが１′で他は“０“である。こ
の上位データＣＤＬ とカウンタ６３の計数値り、とが
−数構出回路６５で比較され、第８図に示すように計数
値り、が２になると一致検出回路６５から出力Ｓ９が生
じ、これによりゲート６６が開かれ、その間に生じるパ
ルスＢ°２が遅延パルスＥとして出力される。
アされ、パルスＢ２は遅延回路６４で遅延され、第８図
に示すようにパルスＢ’ｚとしてカウンタ６３で計数さ
れる。つまりカウンタ６３はクリアされた後にパルスＢ
’ｔの計数を開始する。遅延設定器１７から設定遅延量
を示すデータ中の上位データＣＤＬは、この例ではｂｌ
＋ ｂ！＋ ｂ３＋ ｂａの４ビツトであり、かつ４Ｔ
の遅延を示し、ｂ、のみが１′で他は“０“である。こ
の上位データＣＤＬ とカウンタ６３の計数値り、とが
−数構出回路６５で比較され、第８図に示すように計数
値り、が２になると一致検出回路６５から出力Ｓ９が生
じ、これによりゲート６６が開かれ、その間に生じるパ
ルスＢ°２が遅延パルスＥとして出力される。
第１図中の微小遅延回路１８は例えば第９図に示
。
。
すように構成される。遅延設定器１７に設定された
□遅延量と対応した遅延データ中の下位ビットであ
□る微小遅延データは３ビットｂｓ、 ｂａ、 ｂ
ｔよりなり、これらビットｂｓ、 ｂｂ、 ｂ、により
それぞれゲート６７及び６８．７１及び７２．７３及び
７４が逆に開閉制御される。遅延パルスＥはゲー）６７
、６８へ供給され、ゲート６７、７１．７３の各出力は
それぞれＯＲゲート７５゜７６、７７へ供給され、ゲー
ト６８．７２．７４の各出力はそれぞれＴ遅延素子７８
．Ｔ／２遅延素子７９．Ｔ／４遅延素子８１を通じてそ
れぞれＯＲゲート７５．７６゜７７へ供給される。ＯＲ
ゲート７５の出力はゲート７１゜７２へ供給され、ＯＲ
ゲート７６の出力はゲート７３゜７４へ供給される。微
小遅延データＣＤＩがＴ／２遅延である場合はｂｓ＝
Ｏ，ｂｈ＝ １ 、 ｂ、＝ Ｏであり、ゲー）６７、
７２．７３が開となり、ゲート６８．７１．７４は閉と
なり、パルスＥはゲート６７、７５．７２． Ｔ／２遅
延素子７９、ゲート７６、７３．７７を通じて第８図に
示すように０．５７だけ遅延されてパルスＦとして出力
される。第８図中のパルスＥ、Ｆにおける点線で示すも
のは設定遅延量がＯの場合に生じるパルス位置を示す。
□遅延量と対応した遅延データ中の下位ビットであ
□る微小遅延データは３ビットｂｓ、 ｂａ、 ｂ
ｔよりなり、これらビットｂｓ、 ｂｂ、 ｂ、により
それぞれゲート６７及び６８．７１及び７２．７３及び
７４が逆に開閉制御される。遅延パルスＥはゲー）６７
、６８へ供給され、ゲート６７、７１．７３の各出力は
それぞれＯＲゲート７５゜７６、７７へ供給され、ゲー
ト６８．７２．７４の各出力はそれぞれＴ遅延素子７８
．Ｔ／２遅延素子７９．Ｔ／４遅延素子８１を通じてそ
れぞれＯＲゲート７５．７６゜７７へ供給される。ＯＲ
ゲート７５の出力はゲート７１゜７２へ供給され、ＯＲ
ゲート７６の出力はゲート７３゜７４へ供給される。微
小遅延データＣＤＩがＴ／２遅延である場合はｂｓ＝
Ｏ，ｂｈ＝ １ 、 ｂ、＝ Ｏであり、ゲー）６７、
７２．７３が開となり、ゲート６８．７１．７４は閉と
なり、パルスＥはゲート６７、７５．７２． Ｔ／２遅
延素子７９、ゲート７６、７３．７７を通じて第８図に
示すように０．５７だけ遅延されてパルスＦとして出力
される。第８図中のパルスＥ、Ｆにおける点線で示すも
のは設定遅延量がＯの場合に生じるパルス位置を示す。
以上述べたように従来のタイミング発生装置においては
まず周期発生部１１において設定した周期をもつパルス
Ｂ１を作り、次にそのパルスＢ、に対し、遅延発生部１
１で設定した遅延を与えるものである。このため周期発
生部１１において微小遅延回路１４を用い、遅延発生部
１５においても微小遅延回路１８を用いている。各種の
周期や位相のタイミングパルスをその設定単位を小さな
値で発生するには、つまり分解能を上げるには微小遅延
回路１４゜１８の各遅延切替段数を多くする必要があり
、かつその遅延素子に小さな遅延量のものを用いる必要
がある。粗遅延器１６での遅延単位が基準クロック周期
Ｔの整数倍、前記例では２Ｔであるため、微小遅延回路
１８における遅延切替段数は微小遅延回路１４より多く
なる。例えばＩＣ試験装置においては基準クロックとし
て２５０ＭＨｚや５００ＭＨｚという高い周波数のもの
が用いられるようになって来ている。
まず周期発生部１１において設定した周期をもつパルス
Ｂ１を作り、次にそのパルスＢ、に対し、遅延発生部１
１で設定した遅延を与えるものである。このため周期発
生部１１において微小遅延回路１４を用い、遅延発生部
１５においても微小遅延回路１８を用いている。各種の
周期や位相のタイミングパルスをその設定単位を小さな
値で発生するには、つまり分解能を上げるには微小遅延
回路１４゜１８の各遅延切替段数を多くする必要があり
、かつその遅延素子に小さな遅延量のものを用いる必要
がある。粗遅延器１６での遅延単位が基準クロック周期
Ｔの整数倍、前記例では２Ｔであるため、微小遅延回路
１８における遅延切替段数は微小遅延回路１４より多く
なる。例えばＩＣ試験装置においては基準クロックとし
て２５０ＭＨｚや５００ＭＨｚという高い周波数のもの
が用いられるようになって来ている。
その場合、極めて高い分解能が必要となり、各遅延素子
の精度が高く、かつ安定度が高いものが要求される。遅
延素子としては単なる印刷配線、ＬＣ伝送線、ＣＲ伝送
線、ゲート回路などが用いられている。しかし遅延素子
の各遅延量を、温度変化など環境変化や経年変化に影響
されることなく正確に維持することは困難であった。し
かもこれに影響され難いかつ高精度のものは高価であり
、従来ではその高価な遅延素子を微小遅延回路１４゜１
８の両者に必要とした。
の精度が高く、かつ安定度が高いものが要求される。遅
延素子としては単なる印刷配線、ＬＣ伝送線、ＣＲ伝送
線、ゲート回路などが用いられている。しかし遅延素子
の各遅延量を、温度変化など環境変化や経年変化に影響
されることなく正確に維持することは困難であった。し
かもこれに影響され難いかつ高精度のものは高価であり
、従来ではその高価な遅延素子を微小遅延回路１４゜１
８の両者に必要とした。
一光ｍ！−
この発明の目的は周期１位相を高い分解能で発生でき、
遅延素子の使用量が少なく、比較的簡単な構成で、精度
を悪化する要因が少なく、高い精度を期待できるタイミ
ング発生装置を提供することにある。
遅延素子の使用量が少なく、比較的簡単な構成で、精度
を悪化する要因が少なく、高い精度を期待できるタイミ
ング発生装置を提供することにある。
この発明によれば周期発生器から設定周期に応じて平均
周期がその設定周期であり、かつ基準クロック周期の整
数倍の間隔でパルスを発生すると共にその発生パルスと
、設定周期のパルスとの各。
周期がその設定周期であり、かつ基準クロック周期の整
数倍の間隔でパルスを発生すると共にその発生パルスと
、設定周期のパルスとの各。
パルスごとの位相差を示す微小周期データとが出力され
る。粗遅延手段により上記発生パルスに対し、設定遅延
量に応じて基準クロックを単位とした遅延が与えられ、
遅延パルスが出力される。一方、上記設定遅延量中の基
準クロック周期より小さい重みのデータ（微小遅延デー
タ）と、上記周期発生器よりの上記微小周期データとが
加算器で加算される。その加算値に対応した遅延が微小
遅延回路で上記遅延パルスに対して与えられて出力タイ
ミングパルスを得る。
る。粗遅延手段により上記発生パルスに対し、設定遅延
量に応じて基準クロックを単位とした遅延が与えられ、
遅延パルスが出力される。一方、上記設定遅延量中の基
準クロック周期より小さい重みのデータ（微小遅延デー
タ）と、上記周期発生器よりの上記微小周期データとが
加算器で加算される。その加算値に対応した遅延が微小
遅延回路で上記遅延パルスに対して与えられて出力タイ
ミングパルスを得る。
ましい の量 な普・日
第１０図はこの発明の実施例を示し、第１図と対応する
部分に同一符号を付けである。周期発生器１２では、周
期設定器２１に設定された周期（ｍ ＋ ｋ） Ｔ（ｍ
−１，２，３，・・−・、０≦ｋ〈１）と対応した周期
データと、基準クロックＧＫとを入力して、基準クロッ
ク周期Ｔの整数倍の瞬時周期をもち、かつ平均周期が設
定器！ＩＪＩ（ｍ＋ｋ）Ｔと等しいパルスＡ１を発生し
、かつその発生パルスと上記設定周期（＋ｗ＋ｋ）Ｔの
パルスとの各パルスごとの位相差を示す微小周期データ
ＲＤを出力する。この周期発生器１２としては第３図に
示したものと同一のものを用いることができるが、この
発明では第３図に示したものの出力中のパルスＡ１及び
微小周期データ □ＲＤのみが用いられる。従っ
て第３図に示した構成中のパルスＡ２の発生に必要な部
分は省略される。
部分に同一符号を付けである。周期発生器１２では、周
期設定器２１に設定された周期（ｍ ＋ ｋ） Ｔ（ｍ
−１，２，３，・・−・、０≦ｋ〈１）と対応した周期
データと、基準クロックＧＫとを入力して、基準クロッ
ク周期Ｔの整数倍の瞬時周期をもち、かつ平均周期が設
定器！ＩＪＩ（ｍ＋ｋ）Ｔと等しいパルスＡ１を発生し
、かつその発生パルスと上記設定周期（＋ｗ＋ｋ）Ｔの
パルスとの各パルスごとの位相差を示す微小周期データ
ＲＤを出力する。この周期発生器１２としては第３図に
示したものと同一のものを用いることができるが、この
発明では第３図に示したものの出力中のパルスＡ１及び
微小周期データ □ＲＤのみが用いられる。従っ
て第３図に示した構成中のパルスＡ２の発生に必要な部
分は省略される。
周期発生器１２からのパルスＡＩ はカウンタを用いる
粗遅延器１６で遅延設定器１７の上位遅延データＣＤＬ
に応じて遅延される。この場合この発明ではパルスＡＩ
を基準として端子１３からの基準クロックを計数するこ
とにより行われ、パルスＡ１に対 □しｎＴ（ｎ
は０を含む正整数）だけ遅延されたパルスＢ３を得る。
粗遅延器１６で遅延設定器１７の上位遅延データＣＤＬ
に応じて遅延される。この場合この発明ではパルスＡＩ
を基準として端子１３からの基準クロックを計数するこ
とにより行われ、パルスＡ１に対 □しｎＴ（ｎ
は０を含む正整数）だけ遅延されたパルスＢ３を得る。
このため遅延設定器１７から粗遅延器１６に与える上位
の遅延データＣＤＬは重みがＴ以上のデータである。
の遅延データＣＤＬは重みがＴ以上のデータである。
遅延設定器１７の出力遅延データ中の微小遅延データＣ
Ｄ１１ 、即ち重みがＴより小さいデータと、周期発生
器１２からの微小周期データＲＤとが加算器８３で加算
される。その加算器８３の加算出力に応じて、粗遅延器
１６の出力遅延パルスＢ、が微小遅延部８４で遅延され
る。微小遅延部８４では加算器８３から桁上げ出力Ｃ３
が生じると、単位遅延回路８５で遅延パルスＢ、がＩＴ
だけ遅延されて微小遅延回路１８へ供給され、桁上げ出
力Ｃ１かない場合は遅延パルスＢ、は単位遅延回路８５
を遅延されることなく通過して微小遅延回路１８へ供給
される。微小遅延回路１８は第９図に示したものと同様
の構成であり、加算器８３の出力中の桁上げ出力Ｃ１以
外の加算出力ＴＤにより遅延量が制御される。ただし粗
遅延器１６で基準クロック周期Ｔを単位とした遅延が行
われ、加算出力ＴＤは周期Ｔ以下の遅延を与えるもので
あり、微小遅延回路１８は第９図中の重みがＴビン）ｂ
ｓによる遅延切替段、つまりゲート６７．６Ｂ、 ７５
．遅延素子７８が省略され、単位遅延回路８５の出力Ｇ
がゲート７１．７２に供給される構成となる。
Ｄ１１ 、即ち重みがＴより小さいデータと、周期発生
器１２からの微小周期データＲＤとが加算器８３で加算
される。その加算器８３の加算出力に応じて、粗遅延器
１６の出力遅延パルスＢ、が微小遅延部８４で遅延され
る。微小遅延部８４では加算器８３から桁上げ出力Ｃ３
が生じると、単位遅延回路８５で遅延パルスＢ、がＩＴ
だけ遅延されて微小遅延回路１８へ供給され、桁上げ出
力Ｃ１かない場合は遅延パルスＢ、は単位遅延回路８５
を遅延されることなく通過して微小遅延回路１８へ供給
される。微小遅延回路１８は第９図に示したものと同様
の構成であり、加算器８３の出力中の桁上げ出力Ｃ１以
外の加算出力ＴＤにより遅延量が制御される。ただし粗
遅延器１６で基準クロック周期Ｔを単位とした遅延が行
われ、加算出力ＴＤは周期Ｔ以下の遅延を与えるもので
あり、微小遅延回路１８は第９図中の重みがＴビン）ｂ
ｓによる遅延切替段、つまりゲート６７．６Ｂ、 ７５
．遅延素子７８が省略され、単位遅延回路８５の出力Ｇ
がゲート７１．７２に供給される構成となる。
この第１０図に示した装置の作用を理解するため、各種
の例を第１１図を参照して説明する。いま第１０図の構
成において設定周期（ｍ＋ｋ）Ｔ ＝（８＋０．５）Ｔ
−８，５７設定遅延量（ｎ＋ｉ）Ｔ＝（０＋０）Ｔ−０
とすると、周期発生器１２においては第１図、第３図に
ついて説明したように、基準クロック周期Ｔの整数倍で
パルスが発生し、その平均周期は設定周期（ｍ＋ｋ）
Ｔ −８，５ＴのパルスＡ、が第１１図に示すように発
生する０周期発生器１２から、ｋＴを累積加算した値を
示す微小周期データＲＤが出力されるが、この例ではに
＝０．５であるから、発生パルスＡ１ごとにＯと、０．
５ とをそれぞれ示す微小周期データＲＤが出力され、
発生パルスＡ＋ の間隔（瞬時周期）が９Ｔと対応する
パルスＡＩの次に微小周期データＲＤが０．５を示すも
のとなる。設定遅延量（、、＋ｔ）Ｔ＝０であるから、
粗遅延器１６でパルスＡ１は遅延を受けることなく、微
小遅延部８４へ供給される。また１Ｔ＝ｏであるから加
算器８３の出力は微小周期データＲＤがそのまま出力さ
れ、桁上げ出力Ｃ１は常にＯであり、出力ＴＤはデータ
ＲＤと等しくなる。従って微小遅延部８４に入力された
パルス（Ａ１）は単位遅延回路８５で遅延を受けること
なく微小遅延回路１８へ入力され、微小遅延回路１８で
は微小周期データＲＤが０．５ と対応する時にのみＴ
／２だけ入力パルスを遅延する。
の例を第１１図を参照して説明する。いま第１０図の構
成において設定周期（ｍ＋ｋ）Ｔ ＝（８＋０．５）Ｔ
−８，５７設定遅延量（ｎ＋ｉ）Ｔ＝（０＋０）Ｔ−０
とすると、周期発生器１２においては第１図、第３図に
ついて説明したように、基準クロック周期Ｔの整数倍で
パルスが発生し、その平均周期は設定周期（ｍ＋ｋ）
Ｔ −８，５ＴのパルスＡ、が第１１図に示すように発
生する０周期発生器１２から、ｋＴを累積加算した値を
示す微小周期データＲＤが出力されるが、この例ではに
＝０．５であるから、発生パルスＡ１ごとにＯと、０．
５ とをそれぞれ示す微小周期データＲＤが出力され、
発生パルスＡ＋ の間隔（瞬時周期）が９Ｔと対応する
パルスＡＩの次に微小周期データＲＤが０．５を示すも
のとなる。設定遅延量（、、＋ｔ）Ｔ＝０であるから、
粗遅延器１６でパルスＡ１は遅延を受けることなく、微
小遅延部８４へ供給される。また１Ｔ＝ｏであるから加
算器８３の出力は微小周期データＲＤがそのまま出力さ
れ、桁上げ出力Ｃ１は常にＯであり、出力ＴＤはデータ
ＲＤと等しくなる。従って微小遅延部８４に入力された
パルス（Ａ１）は単位遅延回路８５で遅延を受けること
なく微小遅延回路１８へ入力され、微小遅延回路１８で
は微小周期データＲＤが０．５ と対応する時にのみＴ
／２だけ入力パルスを遅延する。
このため出力タイミングパルスは第１１図にＨ，とじて
示すようになる。これは第２図におけるパルスＢ、と一
致している。このようにこの発明では従来装置（第１図
に示したもの）における微小遅延回路１４の作用を微小
遅延回路１Ｂで行っている。
示すようになる。これは第２図におけるパルスＢ、と一
致している。このようにこの発明では従来装置（第１図
に示したもの）における微小遅延回路１４の作用を微小
遅延回路１Ｂで行っている。
次に設定周期（麟＋ｋ）Ｔ−（８＋０．５）Ｔ＝８．５
７゜設定遅延量（ｎ＋ｉ）Ｔ ＝（４＋Ｏ） Ｔ ＝
４ Ｔの場合は、前述と同様に周期発生器１２から瞬時
周期（間隔）８Ｔと、９Ｔとを交互にとるパルスＡ、が
出力されると共にＯと０．５とを示す微小周期データＲ
Ｄが出力される。設定遅延器１７の出力中の粗遅延デー
タ（上位ビットデータ）ＣＤＬはｎＴ＝４７を示すもの
であるから、パルスＡ１ は粗遅延器１６で４Ｔだけ遅
延され、第１１図に示すようにパルスＢ、として出力さ
れる＊ ＋ｒ−ｏであるから先の場合と同様に加算器
８３の出力は微小周期データＲＤと等しくなる。従って
微小遅延部８４に入力されたパルスＢ、は１つ置きに０
．５７の遅延を受けて第１１図に示すようにパルスＨｔ
となり、これがタイミングパルスとして出力される。
７゜設定遅延量（ｎ＋ｉ）Ｔ ＝（４＋Ｏ） Ｔ ＝
４ Ｔの場合は、前述と同様に周期発生器１２から瞬時
周期（間隔）８Ｔと、９Ｔとを交互にとるパルスＡ、が
出力されると共にＯと０．５とを示す微小周期データＲ
Ｄが出力される。設定遅延器１７の出力中の粗遅延デー
タ（上位ビットデータ）ＣＤＬはｎＴ＝４７を示すもの
であるから、パルスＡ１ は粗遅延器１６で４Ｔだけ遅
延され、第１１図に示すようにパルスＢ、として出力さ
れる＊ ＋ｒ−ｏであるから先の場合と同様に加算器
８３の出力は微小周期データＲＤと等しくなる。従って
微小遅延部８４に入力されたパルスＢ、は１つ置きに０
．５７の遅延を受けて第１１図に示すようにパルスＨｔ
となり、これがタイミングパルスとして出力される。
次に設定周期（＋ｓ＋ｋ）Ｔ−（８＋０．５）Ｔ−８，
５’ｒ＋設定遅延量（ｎ＋ｉ）Ｔ−（４＋０．５）Ｔ＝
４．５７の場合は、周期発生器１２からは前述と同様な
パルスＡ１と微小周期データＲＤとが出力され、また粗
遅延器１６から、パルスＡｔ をｎＴ−４７だけ遅延し
たパルスＢ、が得られる。加算器８３において遅延設定
器１７から１Ｔ＝０．５Ｔを示す微小遅延データＣＩＩ
Ｈと、微小周期データＲＤとが加算さるが、微小周期デ
ータＲＤはパルスＡ１ごとにＯと０．５とを示すものを
交互に取るため、加算器８５の出力は０．５と１．０と
対応したデータを交互にとり、つまり桁上げ出力０ｆｆ
−ｏ及び０．５ と対応したデータＴＤと、桁上げ出力
Ｃａ”１及び０を示すデータＴＤとがパルスＡＩごとに
交互に出力される。従ってパルスＢ３は微小遅延部８４
で第１１図に示すパルスＨ１のように桁上げ出力Ｃｓ
” Ｏの場合は０．５Ｔ遅延され、Ｃｓ−１の場合は単
位遅延回路８５で１．０Ｔ遅延され、微小遅延回路１８
での遅延はＯとされてタイミングパルスとして出力され
る。つまり微小遅延部８４ではパルスＢ３の各パルスを
、遅延設定器１７からの微小遅延データＣ［ｌＨに応じ
遅延ｉ１ ｉ Ｔ ＝ ０．５Ｔだけ常に遅延し、かつ
、微小周期データＲＤに応じて選択的に遅延することに
なる。
５’ｒ＋設定遅延量（ｎ＋ｉ）Ｔ−（４＋０．５）Ｔ＝
４．５７の場合は、周期発生器１２からは前述と同様な
パルスＡ１と微小周期データＲＤとが出力され、また粗
遅延器１６から、パルスＡｔ をｎＴ−４７だけ遅延し
たパルスＢ、が得られる。加算器８３において遅延設定
器１７から１Ｔ＝０．５Ｔを示す微小遅延データＣＩＩ
Ｈと、微小周期データＲＤとが加算さるが、微小周期デ
ータＲＤはパルスＡ１ごとにＯと０．５とを示すものを
交互に取るため、加算器８５の出力は０．５と１．０と
対応したデータを交互にとり、つまり桁上げ出力０ｆｆ
−ｏ及び０．５ と対応したデータＴＤと、桁上げ出力
Ｃａ”１及び０を示すデータＴＤとがパルスＡＩごとに
交互に出力される。従ってパルスＢ３は微小遅延部８４
で第１１図に示すパルスＨ１のように桁上げ出力Ｃｓ
” Ｏの場合は０．５Ｔ遅延され、Ｃｓ−１の場合は単
位遅延回路８５で１．０Ｔ遅延され、微小遅延回路１８
での遅延はＯとされてタイミングパルスとして出力され
る。つまり微小遅延部８４ではパルスＢ３の各パルスを
、遅延設定器１７からの微小遅延データＣ［ｌＨに応じ
遅延ｉ１ ｉ Ｔ ＝ ０．５Ｔだけ常に遅延し、かつ
、微小周期データＲＤに応じて選択的に遅延することに
なる。
第１２図に第１０回中の粗遅延器１６及び単位遅延回路
８５の具体例を示す。粗遅延器１６は第７図に示したも
のとほぼ同様の構成であるが、そのカウンタ６３のクロ
ック端子には端子１３からの基準クロックＣＫが供給さ
れ、またパルスＡＩ は遅延回路８６を通じてパルスＡ
Ｉのパルス幅程度遅延されてカウンタ６３のクリア端子
にパルスＡ゛１として供給される。カウンタ６３の計数
値り、と遅延設定器１７からの遅延データ中の上位ビッ
トｂ＋””ｂｓ（粗遅延データＣＤＬ）とは−数構出回
路６５で比較され、一致するとこの一致検出出力は単位
遅延回路８５内のゲート８７、８８へ供給される。第１
０図中の加算器８３の桁上げ出力Ｃ３がない場合はゲー
ト８７が開かれ、桁上げ出力Ｃ１がある場合はゲート８
８が開かれる。ゲート８７の出力はＯＲゲート８９を通
じてゲート６６へ供給され、ゲート８８の出力はＤ形フ
リップフロップ９１へ供給され、フリップフロップ９１
に、端子１３の基準クロックでゲート８８の出力が取込
まれる。
８５の具体例を示す。粗遅延器１６は第７図に示したも
のとほぼ同様の構成であるが、そのカウンタ６３のクロ
ック端子には端子１３からの基準クロックＣＫが供給さ
れ、またパルスＡＩ は遅延回路８６を通じてパルスＡ
Ｉのパルス幅程度遅延されてカウンタ６３のクリア端子
にパルスＡ゛１として供給される。カウンタ６３の計数
値り、と遅延設定器１７からの遅延データ中の上位ビッ
トｂ＋””ｂｓ（粗遅延データＣＤＬ）とは−数構出回
路６５で比較され、一致するとこの一致検出出力は単位
遅延回路８５内のゲート８７、８８へ供給される。第１
０図中の加算器８３の桁上げ出力Ｃ３がない場合はゲー
ト８７が開かれ、桁上げ出力Ｃ１がある場合はゲート８
８が開かれる。ゲート８７の出力はＯＲゲート８９を通
じてゲート６６へ供給され、ゲート８８の出力はＤ形フ
リップフロップ９１へ供給され、フリップフロップ９１
に、端子１３の基準クロックでゲート８８の出力が取込
まれる。
フリップフロップ９１の出力はＯＲゲート８９へ供給さ
れる。ゲート６６には基準クロックＣＫが与えられてい
る。
れる。ゲート６６には基準クロックＣＫが与えられてい
る。
第１３図は従来技術の説明におけると同様に設定周期（
ｍ＋ｋ）Ｔ ＝（８４０，５）Ｔ ＝８．５７、設定遅
延量（ｎ＋ｉ）Ｔ＝（４＋０．５）Ｔ＝４．５ Ｔの場
合におけるこの実施例の動作例を示す。第１０図におい
て基準クロックＧＫが周期発生器１２へ供給され、第３
図の場合と同様に動作して周期８Ｔ、９Ｔを交互に繰返
すパルスＡ＋ が出力され、また微小周期データＲＤと
してパルスＡ、の周期８Ｔの期間でｄ、＝ｏ。
ｍ＋ｋ）Ｔ ＝（８４０，５）Ｔ ＝８．５７、設定遅
延量（ｎ＋ｉ）Ｔ＝（４＋０．５）Ｔ＝４．５ Ｔの場
合におけるこの実施例の動作例を示す。第１０図におい
て基準クロックＧＫが周期発生器１２へ供給され、第３
図の場合と同様に動作して周期８Ｔ、９Ｔを交互に繰返
すパルスＡ＋ が出力され、また微小周期データＲＤと
してパルスＡ、の周期８Ｔの期間でｄ、＝ｏ。
ｄａ ＝ ０（ＯＴ） 、パルスＡ、の周期９Ｔの期間
でｄｉ＝１゜ｄｅｗ ｏ （０，５７）が出力される。
でｄｉ＝１゜ｄｅｗ ｏ （０，５７）が出力される。
パルスＡ１が遅延回路８６で遅延され、パルスＡ ’
Ｈとされ、このパルスＡ°１によりカウンタ６３がクリ
アされ、そのカウンタ６３は０から基準クロックＣＫの
計数を開始する。
Ｈとされ、このパルスＡ°１によりカウンタ６３がクリ
アされ、そのカウンタ６３は０から基準クロックＣＫの
計数を開始する。
その計数値Ｄ６が４になると設定遅延量の粗遅延データ
ＣＤＬ （上位ビットｂ＋＝ Ｏ、ｂｔ＝ ０ 、 ｂ
ｓ＝ １ 。
ＣＤＬ （上位ビットｂ＋＝ Ｏ、ｂｔ＝ ０ 、 ｂ
ｓ＝ １ 。
ｂ、＝ Ｏ、ｂｓ＝ｏ）との一致が一致検出回路６５で
検出され、粗遅延器１６から遅延パルスＢ３が出力され
る。
検出され、粗遅延器１６から遅延パルスＢ３が出力され
る。
加算器８３で設定遅延量の微小遅延データＣＤＩ （下
位ビット１）、＝ １ 、 ｂｔ＝ｏ）と周期発生器１
２からの微小周期データＲＤとが加算され、その加算出
力ＴＤはパルスＡ１の周期が８Ｔの期間ではｄ、＝ ｌ
、、 ｄ。
位ビット１）、＝ １ 、 ｂｔ＝ｏ）と周期発生器１
２からの微小周期データＲＤとが加算され、その加算出
力ＴＤはパルスＡ１の周期が８Ｔの期間ではｄ、＝ ｌ
、、 ｄ。
−〇、９Ｔの期間ではｄｓ＝＝ Ｏ、ｄａ＝ Ｏとなり
、桁上げ出力Ｃ３はパルスＡ、が周期８Ｔの期間では０
、周期９Ｔの期間では１となる。よってパルスＡ、の周
期が８Ｔの期間では遅延パルスＢ、はゲ−ト８７．８９
を通じてゲート６６にパルスＳ、として与えられる。パ
ルスＳｌ＋によりゲート６６が開いた時に基準クロック
ＣＫがパルスＧとして出力される。パルスＡＩの周期が
９Ｔの期間では遅延パルスＢ、はゲート８８を通り、Ｄ
形フリフプフロップ９１で周期Ｔだけ遅延され、パルス
Ｓ、とじてゲート６６ヲ開＜、よってパルスＧはパルス
Ａ、 ｔ−一つ置きに５Ｔと６Ｔ遅延したものとなり、
周期は８Ｔと９Ｔとを交互に繰返すものとなる。
、桁上げ出力Ｃ３はパルスＡ、が周期８Ｔの期間では０
、周期９Ｔの期間では１となる。よってパルスＡ、の周
期が８Ｔの期間では遅延パルスＢ、はゲ−ト８７．８９
を通じてゲート６６にパルスＳ、として与えられる。パ
ルスＳｌ＋によりゲート６６が開いた時に基準クロック
ＣＫがパルスＧとして出力される。パルスＡＩの周期が
９Ｔの期間では遅延パルスＢ、はゲート８８を通り、Ｄ
形フリフプフロップ９１で周期Ｔだけ遅延され、パルス
Ｓ、とじてゲート６６ヲ開＜、よってパルスＧはパルス
Ａ、 ｔ−一つ置きに５Ｔと６Ｔ遅延したものとなり、
周期は８Ｔと９Ｔとを交互に繰返すものとなる。
このパルスＧは微小遅延回路１８において加算器８３の
出力ＴＤにより遅延されるが、加算出力ＴＤは先に述べ
たようニｄｓ ＝ １ 、 ｄｂ ＝ ０とｄｅｗｏ、
ａｈ−〇とを交互に繰返すためパルスＧは一つ置きに０
．５Ｔ遅延され、微小遅延回路１８の出力パルスＨの周
期は８．５Ｔとなる。
出力ＴＤにより遅延されるが、加算出力ＴＤは先に述べ
たようニｄｓ ＝ １ 、 ｄｂ ＝ ０とｄｅｗｏ、
ａｈ−〇とを交互に繰返すためパルスＧは一つ置きに０
．５Ｔ遅延され、微小遅延回路１８の出力パルスＨの周
期は８．５Ｔとなる。
なお設定遅延量（ｎ ＋ ｉ） Ｔをゼロ、つまりす、
〜ｂ。
〜ｂ。
をすべて０にし、設定周期（ｍ ＋ ｋ） Ｔを８．５
Ｔとすると、第１３図において下３行に０を付けて示す
ように加算器８３の出力（ＴＤ）はｄｓ” Ｏ、ｄｂ＝
Ｏとｄ、＝１、ｄ、＝０とが繰返され、単位遅延回路
８５の出力パルス（Ｇ）は各パルスＡ１をＴ遅延したも
のとなり、パルスＧは微小遅延回路１８で一つ置きに０
．５Ｔ遅延され、パルス（Ｈ）となり、８．５Ｔ周期の
パルスとなる。このパルス（Ｈ）に対しパルスＨは４．
５Ｔ遅延されており、目的とするものが得られているこ
とが理解される。
Ｔとすると、第１３図において下３行に０を付けて示す
ように加算器８３の出力（ＴＤ）はｄｓ” Ｏ、ｄｂ＝
Ｏとｄ、＝１、ｄ、＝０とが繰返され、単位遅延回路
８５の出力パルス（Ｇ）は各パルスＡ１をＴ遅延したも
のとなり、パルスＧは微小遅延回路１８で一つ置きに０
．５Ｔ遅延され、パルス（Ｈ）となり、８．５Ｔ周期の
パルスとなる。このパルス（Ｈ）に対しパルスＨは４．
５Ｔ遅延されており、目的とするものが得られているこ
とが理解される。
つまり周期発生器１２及び微小遅延回路１８により第１
図に示した従来技術における周期発生部１１の動作を行
い、設定遅延量の遅延を粗遅延器１６と微小遅延回路１
８とで行い、微小遅延回路１８を周期発生、遅延設定の
両者に用いるために加算器８３で微小周期データＲＤと
微小遅延データＣＤＩ とを加算し、その出力で微小遅
延回路１８を制御し、かつその加算の際の桁上げを単位
遅延回路８５で行っている。
図に示した従来技術における周期発生部１１の動作を行
い、設定遅延量の遅延を粗遅延器１６と微小遅延回路１
８とで行い、微小遅延回路１８を周期発生、遅延設定の
両者に用いるために加算器８３で微小周期データＲＤと
微小遅延データＣＤＩ とを加算し、その出力で微小遅
延回路１８を制御し、かつその加算の際の桁上げを単位
遅延回路８５で行っている。
第１０図、第１２図中の単位遅延回路８５としてはフリ
ップフロップ９１による場合に限らず、遅延量Ｔの遅延
素子を用いて構成することができる。即ち第１４図に示
すように、第１２図中においてゲート８８とＯＲゲート
８９との間にフリップフロップ９１の代わりに遅延量Ｔ
の遅延素子９３を接続すればよい。
ップフロップ９１による場合に限らず、遅延量Ｔの遅延
素子を用いて構成することができる。即ち第１４図に示
すように、第１２図中においてゲート８８とＯＲゲート
８９との間にフリップフロップ９１の代わりに遅延量Ｔ
の遅延素子９３を接続すればよい。
この場合第１４図に示すようにタイミングをとるための
ゲート６６を一敗検出回路６５の出力側に挿入すれば、
この単位遅延回路８５は微小遅延回路１８中の任意の遅
延切替段と直列に接続することができる。
ゲート６６を一敗検出回路６５の出力側に挿入すれば、
この単位遅延回路８５は微小遅延回路１８中の任意の遅
延切替段と直列に接続することができる。
粗遅延器１６は基準クロック周期Ｔを単位とじて遅延を
行うものであるから、第１２図中のカウンタ６３の作用
を、周期発生器１２中のカウンタ３１（第３図）で行わ
せることもできる。例えば第１５図に示すように、周期
発生器１２中のカウンタ３１（第３図）をアップカウン
タとし、カウンタ３１を、周期発生器１２での発生パル
スＡ Ｉ（この例ではＯＲゲート２８の出力Ｓ６）によ
りクリアして初期化し、カウンタ３１の計数値り、と周
期設定器２１中の設定周期中のｍＴを示す粗同期データ
とを一致検出回路９４で比較し、両者が一致すると出力
Ｓ、が高レベルになるようにされる。このようにしてパ
ルスＡ１を得る。このアップカウンタ３１の計数値Ｄ１
を粗遅延器１６の一致検出回路６５へも供給し、遅延設
定器１７からの粗遅延データＣＤＬ と比較し、一致が
検出されると出力Ｂ、を高レベルにする。このようにし
てパルスＡ、に対し、設定遅延量中のｎＴだけ遅延した
パルスＢｓが得られる。つまり粗遅延器１６は周期発生
器１２で発生したパルスＡ１を入力してこれをｎＴ遅延
する場合に限らず、要するに発生パルスＡ、に対しｎＴ
だけ遅延したパルスＢ、を出力するものであればよい。
行うものであるから、第１２図中のカウンタ６３の作用
を、周期発生器１２中のカウンタ３１（第３図）で行わ
せることもできる。例えば第１５図に示すように、周期
発生器１２中のカウンタ３１（第３図）をアップカウン
タとし、カウンタ３１を、周期発生器１２での発生パル
スＡ Ｉ（この例ではＯＲゲート２８の出力Ｓ６）によ
りクリアして初期化し、カウンタ３１の計数値り、と周
期設定器２１中の設定周期中のｍＴを示す粗同期データ
とを一致検出回路９４で比較し、両者が一致すると出力
Ｓ、が高レベルになるようにされる。このようにしてパ
ルスＡ１を得る。このアップカウンタ３１の計数値Ｄ１
を粗遅延器１６の一致検出回路６５へも供給し、遅延設
定器１７からの粗遅延データＣＤＬ と比較し、一致が
検出されると出力Ｂ、を高レベルにする。このようにし
てパルスＡ、に対し、設定遅延量中のｎＴだけ遅延した
パルスＢｓが得られる。つまり粗遅延器１６は周期発生
器１２で発生したパルスＡ１を入力してこれをｎＴ遅延
する場合に限らず、要するに発生パルスＡ、に対しｎＴ
だけ遅延したパルスＢ、を出力するものであればよい。
第３図に示した周期発生器１２では累積加算回路２０か
ら桁上げ出力ＣＩが得られるごとに、次に発生するパル
スＡ、を１基準クロック周期Ｔだけ遅らすために、零検
出回路３８の検出出力Ｓ１をＩＴだけ遅延したが、カウ
ンタ３１での基準クロックＣＫの計数を１個阻止しても
よい。この例を第１５図に示した場合につき説明する。
ら桁上げ出力ＣＩが得られるごとに、次に発生するパル
スＡ、を１基準クロック周期Ｔだけ遅らすために、零検
出回路３８の検出出力Ｓ１をＩＴだけ遅延したが、カウ
ンタ３１での基準クロックＣＫの計数を１個阻止しても
よい。この例を第１５図に示した場合につき説明する。
第４図に示したタイムチャートから理解されるように桁
上げ出力Ｃ１が高レベルになってから次に検出回路３８
の出力Ｓ１が高レベルになるまでにカウンタ３１へ入力
される基準クロックＣＫを１個阻止すればよい、従って
一致検出回路９４の出力Ｓ、を直接ゲート２６へ供給し
、そのゲート２６の出力がＯＲゲート２８を通過した出
力Ｓ＆を、遅延回路９５で基準クロック周期Ｔの２倍だ
け遅延し、その遅延出力と桁上げ出力Ｃ１との論理積を
ゲート９６でとり、そのゲート９６の出力により、カウ
ンタ３１のクロック入力端子と直列に挿入された禁止ゲ
ート９７を禁止制御すればよい。
上げ出力Ｃ１が高レベルになってから次に検出回路３８
の出力Ｓ１が高レベルになるまでにカウンタ３１へ入力
される基準クロックＣＫを１個阻止すればよい、従って
一致検出回路９４の出力Ｓ、を直接ゲート２６へ供給し
、そのゲート２６の出力がＯＲゲート２８を通過した出
力Ｓ＆を、遅延回路９５で基準クロック周期Ｔの２倍だ
け遅延し、その遅延出力と桁上げ出力Ｃ１との論理積を
ゲート９６でとり、そのゲート９６の出力により、カウ
ンタ３１のクロック入力端子と直列に挿入された禁止ゲ
ート９７を禁止制御すればよい。
第３図においても検出回路３８の出力Ｓ１をゲート２６
に直接供給して、遅延回路９５．ゲート９６．９７を設
けることにより同様に構成することもできることは容易
に理解されよう。また第１５図に示したようにカウンタ
３１をアップカウンタとし、−数構出回路９４を用いる
場合に、遅延回路９５．ゲート９６゜９７を省略し、第
３図に示したように一致検出回路９４の出力Ｓ１をゲー
）３６．３７へ供給した構成としでもよい。
に直接供給して、遅延回路９５．ゲート９６．９７を設
けることにより同様に構成することもできることは容易
に理解されよう。また第１５図に示したようにカウンタ
３１をアップカウンタとし、−数構出回路９４を用いる
場合に、遅延回路９５．ゲート９６゜９７を省略し、第
３図に示したように一致検出回路９４の出力Ｓ１をゲー
）３６．３７へ供給した構成としでもよい。
第３図中カウンタ３１は設定周期中のｍＴと対応したク
ロック数を、第１２図中のカウンタ６３は設定遅延量中
のｎＴと対応したクロック数をそれぞれ検出するために
用いられたものである。これらカウンタによる設定した
数を検出する手段としては、 □先に示したように
ダウンカウンタを用いて零を検 出する場合、アッ
プカウンタを用いて一致を検出する場合の他に、ダウン
カウンタを用いて、桁下げ出力を検出する場合、カウン
タの最大計数値の補数をブリセントして桁上げ出力を検
出する場合 □の何れをも用いることができる。第
１５図に示した例においても、カウンタ３１による検出
を前記何れの場合を用いてもよく、その場合、その使用
方式に応して、遅延設定器１７から出力される粗遅延デ
ータＣＤＬが出力されるように遅延設定器１７を構成し
ておけばよい。
ロック数を、第１２図中のカウンタ６３は設定遅延量中
のｎＴと対応したクロック数をそれぞれ検出するために
用いられたものである。これらカウンタによる設定した
数を検出する手段としては、 □先に示したように
ダウンカウンタを用いて零を検 出する場合、アッ
プカウンタを用いて一致を検出する場合の他に、ダウン
カウンタを用いて、桁下げ出力を検出する場合、カウン
タの最大計数値の補数をブリセントして桁上げ出力を検
出する場合 □の何れをも用いることができる。第
１５図に示した例においても、カウンタ３１による検出
を前記何れの場合を用いてもよく、その場合、その使用
方式に応して、遅延設定器１７から出力される粗遅延デ
ータＣＤＬが出力されるように遅延設定器１７を構成し
ておけばよい。
微小遅延回路１８にお°ける各遅延切替段、例えば第９
図中のゲート７１．．７２．７６及び遅延素子７９から
なる遅延切替段においては、入力される微小遅延′ デ
ータＣＤ ＩＩ中の対応ピッｌ−ｂ、に応じて、入力パ
ルスを遅延し、又は遅延することな（出力すればよい。
図中のゲート７１．．７２．７６及び遅延素子７９から
なる遅延切替段においては、入力される微小遅延′ デ
ータＣＤ ＩＩ中の対応ピッｌ−ｂ、に応じて、入力パ
ルスを遅延し、又は遅延することな（出力すればよい。
従って例えば第１６図に示すようにゲート７２と遅延素
子７９とを入れ替えてもよい。同様に第３図においてゲ
ート３７とフリップフロップ４１とを入れ替えてもよく
、また第１２図においてゲート８８とフリップフロップ
９１を入れ替えてもよい。
子７９とを入れ替えてもよい。同様に第３図においてゲ
ート３７とフリップフロップ４１とを入れ替えてもよく
、また第１２図においてゲート８８とフリップフロップ
９１を入れ替えてもよい。
以上述べたようにこの発明によれば、第１図に示した従
来のタイミング発生装置と比較して微小遅延回路は一つ
で済み、それだけ不安定要素が少なく、安定度の高い、
従って高い精度のものを得ることができる。しかもその
微小遅延回路も従来のものではその一つとして２Ｔ以下
の遅延制御を必要としたが、この発明装置ではＴ以下の
遅延制御を行えばよく、それだけ遅延切替段数が歩方く
て済み、この点からも安定性がよいものとなる。
来のタイミング発生装置と比較して微小遅延回路は一つ
で済み、それだけ不安定要素が少なく、安定度の高い、
従って高い精度のものを得ることができる。しかもその
微小遅延回路も従来のものではその一つとして２Ｔ以下
の遅延制御を必要としたが、この発明装置ではＴ以下の
遅延制御を行えばよく、それだけ遅延切替段数が歩方く
て済み、この点からも安定性がよいものとなる。
第１図は従来のタイミング発生装置を示すブロック図、
第２図は第１図に示した装置の動作例を示すタイムチャ
ート、第３図は第１図中の周期発生器１２の具体例を示
す論理回路図、第４図は第３図に示した周期発生器１２
の動作の説明に供するためのタイムチャート、第５図は
第１図中の微小遅延回路１４の一例を示す論理回路図、
第６図は第５図に示した微小遅延回路１４の動作例を示
すタイムチャート、第７図は第１図中の粗遅延器１６の
具体例を示す論理回路図、第８図は第７図に示した粗遅
延器１６の動作例を示すタイムチャート、第９図は第１
図中の微小遅延回路１８の具体例を示す論理回路図、第
１θ図はこの発明によるタイミング発生装置の一例を示
すブロック図、第１１図は第１０図に示した装置の各種
動作例を示すタイムチャート、第１２図は第１０図中の
粗遅延器１６及び単位遅延回路８５の具体例を示す論理
回路図、第１３図は第１０図及び第１２図に示した構成
によるこ発明の動作の具体例を示すタイムチャート、第
１４図は単位遅延回路８５の他の例を示す論理回路図、
第１５図は周期発生器１２の他の例の一部及び粗遅延器
１６の他の例を示す論理回路図、第１６図は微小遅延回
路１８中の遅延切替段の他の例を示す論理回路図である
。
第２図は第１図に示した装置の動作例を示すタイムチャ
ート、第３図は第１図中の周期発生器１２の具体例を示
す論理回路図、第４図は第３図に示した周期発生器１２
の動作の説明に供するためのタイムチャート、第５図は
第１図中の微小遅延回路１４の一例を示す論理回路図、
第６図は第５図に示した微小遅延回路１４の動作例を示
すタイムチャート、第７図は第１図中の粗遅延器１６の
具体例を示す論理回路図、第８図は第７図に示した粗遅
延器１６の動作例を示すタイムチャート、第９図は第１
図中の微小遅延回路１８の具体例を示す論理回路図、第
１θ図はこの発明によるタイミング発生装置の一例を示
すブロック図、第１１図は第１０図に示した装置の各種
動作例を示すタイムチャート、第１２図は第１０図中の
粗遅延器１６及び単位遅延回路８５の具体例を示す論理
回路図、第１３図は第１０図及び第１２図に示した構成
によるこ発明の動作の具体例を示すタイムチャート、第
１４図は単位遅延回路８５の他の例を示す論理回路図、
第１５図は周期発生器１２の他の例の一部及び粗遅延器
１６の他の例を示す論理回路図、第１６図は微小遅延回
路１８中の遅延切替段の他の例を示す論理回路図である
。
Claims (11)
- （１）周期Ｔの基準クロックを発生するクロック発生器
と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０≦
ｋ＜１）が設定され、設定周期データを出力する周期設
定器と、 その周期設定器からの設定周期データと上記クロック発
生器からの基準クロックとが入力されて、その基準クロ
ックをｍと対応した数だけ計数するごとに、パルスを発
生し、そのパルスの発生ごとにｋを累積加算値を示す微
小周期データを出力し、かつ上記累積加算値がＴを超え
るごとに上記パルスの発生を１基準クロック遅らせる周
期発生器と、遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又
は正整数、０≦ｉ＜１）が設定され、遅延量ｎＴを示す
粗遅延データ及び遅延量ｉＴを示す微小遅延データを出
力する遅延設定器と、 その遅延設定器及び上記周期発生器に接続され、上記発
生パルスに対し、ｎＴだけ遅延した遅延パルスを出力す
る粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定器
からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルスと
が入力され、上記加算器の加算値と対応した遅延を上記
遅延パルスに与えてタイミングパルスとして出力する微
小遅延部と、 を具備し、設定した周期及び位相のタイミングパルスを
発生するためのタイミング発生装置。 - （２）特許請求の範囲第（１）項記載のタイミング発生
装置において、 上記微小遅延部は、 上記加算出力中の桁上げビットにより制御され、桁上げ
がある時は入力パルスをＴだけ遅延して出力し、桁上げ
がない時は入力パルスを遅延することなく出力する単位
遅延手段と、 上記加算出力中の桁上げビット以外の各ビットにより切
替え制御される切替え手段と、そのビットの重みとそれ
ぞれ対応したＴ以下の遅延を与える遅延素子とが直列に
接続されて遅延切替段とされ、これら遅延切替段が直列
に接続された微小遅延回路と、 が直列に接続されてなる。 - （３）特許請求の範囲第（２）項記載のタイミング発生
装置において、 上記単位遅延手段は上記微小遅延回路の入力側に設けら
れ、上記遅延パルスを上記基準クロックで読込み、Ｔ遅
延したパルスを出力するフリップフロップと、上記桁上
げビットにより制御され、上記遅延パルス及び上記フリ
ップフロップよりのＴ遅延パルスの何れかを選択的に出
力する切替え手段とよりなる。 - （４）特許請求の範囲第（２）項記載のタイミング発生
装置において、 上記単位遅延手段は、上記桁上げビットにより制御され
る切替え手段とＴ遅延を与える遅延素子との直列回路よ
りなり、この直列回路は上記微小遅延回路中の遅延切替
段と直列に接続されている。 - （５）周期Ｔの基準クロックを発生するクロック発生器
と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０≦
ｋ＜１）が設定され、設定周期データを出力する周期設
定器と、 その周期設定器からの設定周期データと上記クロック発
生器からの基準クロックとが入力されて、Ｔの整数倍の
間隔をもち、かつ平均周期が上記設定周期（ｍ＋ｋ）Ｔ
のパルスを発生し、かつその発生パルスと上記設定周期
（ｍ＋ｋ）Ｔのパルスとの各パルスごとの位相差を示す
微小周期データを出力する周期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、０
≦ｉ＜１）が設定され、遅延量ｎＴを示す粗遅延データ
及び遅延量ｉＴを示す微小遅延データを出力する遅延設
定器と、 その遅延設定器及び上記周期発生器に接続され、上記発
生パルスに対し、ｎＴだけ遅延した遅延パルスを出力す
る粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定器
からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルスと
が入力され、上記加算器の加算値と対応した遅延を上記
遅延パルスに与えてタイミングパルスとして出力する微
小遅延部と、 を具備し、設定した周期及び位相のタイミングパルスを
発生するためのタイミング発生装置。 - （６）特許請求の範囲第（１）項〜第（５）項記載の何
れかのタイミング発生装置において、 上記周期発生器は、上記基準クロックを計数するカウン
タを有し、そのカウンタは上記発生パルスにより初期化
され、その初期化から上記カウンタが基準クロックをｍ
と対応する数だけ計数すると、これが検出手段により検
出されてパルスを出力し、上記周期設定器からのｋＴを
示すデータは上記発生パルスごとに累積加算回路により
加算され、その加算出力中の桁上げ出力により制御され
、その桁上げがない場合は上記検出手段の出力パルスを
上記発生パルスとし、桁上げがある場合は上記検出手段
の出力パルスをＴだけ遅延して上記発生パルスとして出
力する手段が設けられ、上記累積加算回路よりの加算出
力中の桁上げ出力以外は上記微小周期データとして出力
される。 - （７）特許請求の範囲第（６）項記載のタイミング発生
装置において、 上記粗遅延手段は上記発生パルスにより初期化され、上
記基準クロックを計数するカウンタと、そのカウンタが
基準クロックをｎだけ計数するとこれを検出して上記遅
延パルスを出力する手段とよりなる。 - （８）特許請求の範囲第（６）項記載のタイミング発生
装置において、 上記粗遅延手段は、上記カウンタの計数値と、上記遅延
設定器からの粗遅延データとを比較し、両者が一致する
と上記遅延パルスを出力する一致検出手段である。 - （９）特許請求の範囲第（１）〜第（５）項記載の何れ
かのタイミング発生装置において、 上記周期発生器は、基準クロックを計数するカウンタを
有し、そのカウンタは上記発生パルスにより初期化され
、その初期化から上記カウンタが基準クロックをｍと対
応する数だけ計数すると、これが検出手段により検出さ
れて上記発生パルスを出力し、上記周期設定器からのｋ
Ｔを示すデータは上記発生パルスごとに累積加算回路に
より加算され、その加算出力中の桁上げ出力によりその
桁上げが存在している時に上記発生パルスごとに上記カ
ウンタにおける基準クロックの計数を１回阻止する手段
が設けられ、上記累積加算回路の加算出力中の桁上げ出
力以外は上記微小周期データとして出力される。 - （１０）特許請求の範囲第（９）項記載のタイミング発
生装置において、 上記粗遅延手段は上記発生パルスにより初期化され、上
記基準クロックを計数するカウンタと、そのカウンタが
基準クロックをｎだけ計数すると、これを検出して上記
遅延パルスを出力する手段とよりなる。 - （１１）特許請求の範囲第（９）項記載のタイミング発
生装置において、 上記粗遅延手段は上記カウンタの計数値と、上記遅延設
定器からの粗遅延データとを比較し、両者が一致すると
上記遅延パルスを出力する一致検出手段である。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151797A JP2539600B2 (ja) | 1985-07-10 | 1985-07-10 | タイミング発生装置 |
| DE8686101734T DE3680250D1 (de) | 1985-07-10 | 1986-02-12 | Taktgeber. |
| EP86101734A EP0208049B1 (en) | 1985-07-10 | 1986-02-12 | Timing generating device |
| US06/828,971 US4657406A (en) | 1985-07-10 | 1986-02-13 | Timing generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151797A JP2539600B2 (ja) | 1985-07-10 | 1985-07-10 | タイミング発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212880A true JPS6212880A (ja) | 1987-01-21 |
| JP2539600B2 JP2539600B2 (ja) | 1996-10-02 |
Family
ID=15526506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151797A Expired - Fee Related JP2539600B2 (ja) | 1985-07-10 | 1985-07-10 | タイミング発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4657406A (ja) |
| EP (1) | EP0208049B1 (ja) |
| JP (1) | JP2539600B2 (ja) |
| DE (1) | DE3680250D1 (ja) |
Cited By (8)
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|---|---|---|---|---|
| WO1996032654A1 (fr) * | 1995-04-13 | 1996-10-17 | Advantest Corporation | Generateur de periodes pour dispositif d'essai de semi-conducteurs |
| US5708381A (en) * | 1994-11-07 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
| US5761100A (en) * | 1993-11-01 | 1998-06-02 | Advantest Corporation | Period generator for semiconductor testing apparatus |
| JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
| JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
| JP2008039779A (ja) * | 2006-08-01 | 2008-02-21 | Unitest Inc | 半導体素子のテスト装置 |
| JP2008134090A (ja) * | 2006-11-27 | 2008-06-12 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2011508534A (ja) * | 2007-12-20 | 2011-03-10 | クゥアルコム・インコーポレイテッド | 整数および分数時間分解能を有するプログラマブル遅延回路 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279379A (ja) * | 1985-10-02 | 1987-04-11 | Ando Electric Co Ltd | タイミング信号発生装置 |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPS62184373A (ja) * | 1986-02-07 | 1987-08-12 | Ando Electric Co Ltd | 試験信号発生回路 |
| JPS62261084A (ja) * | 1986-05-06 | 1987-11-13 | Ando Electric Co Ltd | タイミング信号発生装置 |
| US4779221A (en) * | 1987-01-28 | 1988-10-18 | Megatest Corporation | Timing signal generator |
| CA1281385C (en) * | 1987-02-09 | 1991-03-12 | George William Conner | Timing generator |
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