JPH0479545B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は例えばIC試験装置に用いられ、各
種周期及び位相をもつタイミング信号を発生する
タイミング発生装置に関する。

「従来技術」 従来のこの種のタイミング発生装置は第１図に
示すように周期発生部１１において設定された周
期データと対応して周期発生器１２から、端子１
３の基準クロツク（第２図CK）の周期Ｔのｍ倍
（ｍは正整数）を周期とするパルスA₁と、周期Ｔ
のｐ倍（ｐはｍより小さい正整数）を周期とする
パルスA₂とを出力する。第２図では設定された
周期T_Aが8.5Tの場合でパルスA₁の周期mTは8T
と9Tとを交互にとり、パルスA₂の周期pTは2T
である。周期発生器１２では更に周期Ｔよりも小
さい遅延量を示す微小周期データRDを、前記設
定周期データの周期Ｔ以下の重みの下位データ
と、パルスA₁の発生状態とに応じて出力する。
なお周期発生器１１より出力されるパルスA₁と
微小周期データRDとは一般的に次のように表さ
れる。つまりこのタイミング発生装置から発生さ
れるタイミングパルスの第１番目から第ｉ＋１番
目（ｉは１以上の整数）までの前記設定周期の総
和を周期Ｔで割つた値M₁の整数部から、前記タ
イムングパルスの第１番目から第ｉ番目までの前
記設定周期の総和（ｉ＝１の時はゼロとする）を
Ｔで割つた値M₂の整数部を引いた値にＴを掛算
した値が前記パルスA₁の周期であり、前記M₂の
小数部が前記微小データである。

パルスA₁，A₂及び微小周期データRDは微小遅
延回路１４に入力されて、パルスA₁，A₂の一部
に微小周期データRDに応じて周期Ｔ以下の遅延
が与えられ、それぞれパルスB₁，B₂として出力
される。第２図の例ではパルスA₁はその一つお
きのものがT/2だけ遅延され、そのパルスから次
のパルスA₁までのすべてのパルスA₂はT/2だけ
遅延される。従つてパルスB₁の周期はこの例で
は8.5Tとなる。

パルスB₁，B₂は遅延発生部１５の粗遅延器１
６に入力される。粗遅延器１６には遅延設定器１
７に設定された遅延データCD中の上位の遅延デ
ータCDLが入力され、このデータに応じてパル
スB₂を単位としてパルスB₁が遅延され、パルス
Ｅとして出力される。第２図ではパルスＥは4T
遅延された場合を示している。このパルスＥは微
小遅延回路１８に入力され、遅延設定器１７の設
定遅延データCD中の下位の遅延データCDHに応
じた遅延が与えられ、パルスＦとして出力され
る。

周期発生器１２は第３図に示すように構成され
ていた。即ち周期設定器２１に発生すべき周期を
示す周期データが設定される。周期データ中の周
期Ｔ以上の重みをもつビツト数をn₁、Ｔ未満の重
みのビツト数をn₂とする。第３図ではn₁＝５、n₂
＝２の場合で各ビツトの重みを図に示した。この
例では発生すべき周期からＴを減算した値を周期
設定器２１に設定する。第２図の例では発生すべ
き周期は8.5Tであり、これに対応して第３図に
示すように0011110が設定される。

セツトリセツト形フリツプフロツプ２２、n₂ビ
ツトのＤ形フリツプフロツプ２３は端子２４の初
期化信号iNiTにより予めリセツトされてある。
端子２５に第４図に示すように起動信号START
が与えられると、フリツプフロツプ２２はセツト
されてそのＱ内力Ｇ１は第４図に示すように高レ
ベルになり、出力GIによりゲート２６，２７が
開かれる。また起動信号STARTはORゲート２
８に与えられ、その出力S₆によりゲート２９が開
かれ、ゲート２９より端子１３の基準クロツク
CKの一つがパルスA₁として出力される。また
ORゲート２８の出力S₆はn₁ビツトのダウンカウ
ンタ３１のロード端子LOに入力され、その信号
S₆が与えられている状態における基準クロツク
CKの立下りで周期設定器２１の上位ビツトn₁が
プリセツトされ、カウンタ３１の計数内容D₁は
第４図に示すようにこの例では７が出力される。
その後カウンタ３１はクロツクCKごとにその立
下りでダウンカウントされる。

ORゲート２８の出力S₆は微分回路の３２にも
供給され、微分回路３２の出力S₇によりカウンタ
３３がクリアされ、その出力D₄は０となる。カ
ウンタ３３はパルスA₂の周期をＴのｐ倍にする
ためのものであり、この例ではｐ＝２であつてカ
ウンタ３３が基準クロツクCKを２個計数するご
とにANDゲート３４から幅Ｔの信号S₈を出力す
る。この信号S₈はゲート２７に与えられ、信号
G₁，S₈、クロツクCKの一致出力がパルスA₂とし
て得られる。

周期設定器２１の設定周期データ中のn₂の下位
ビツトはn₂ビツト加算器３５に与えられ、フリツ
プフロツプ２３の出力と加算され、その加算出力
はフリツプフロツプ２３のデータ端子D₀，D₁へ
供給される。この例ではn₂＝２であり、加算器３
５は２ビツト加算器である。加算器３５の桁上げ
出力C₁はゲート３６に反転して与えられ、ゲー
ト３７に反転することなく与えられる。初期状態
でフリツプフロツプ２３はリセツトされ、その出
力は０であり、従つて桁上げ出力C₁は０でゲー
ト３６が開かれている。また加算器３５の２ビツ
ト出力中の上位ビツト出力d₂は、この例では設定
周期データの下位２ビツトが１、０であるから高
レベルとなつている。フリツプフロツプ２３はゲ
ート２６の出力S₅の立下りで加算器３５の出力を
取込み、出力を周期発生器１２の微小周期データ
RDとして出力する。フリツプフロツプ２３及び
加算器３５は累積加算回路を構成している。

この例ではダウンカウンタ３１がクロツクCK
を７個計数して計数値D₁が０になると、ゼロ検
出回路３８から出力S₁が生じ、これがゲート３６
を通過し、信号S₂として更にORゲート３９を通
じてゲート２６へ与えられ、その出力S₅がORゲ
ート２８に供給されるため、ゲート２９からクロ
ツクCKの１個が8T離れてパルスA₁として出力
され、また微分回路３２から出力が生じカウンタ
３３がクリアされ、かつダウンカウンタ３１に設
定周期データがプリセツトされる。ゲート２６の
出力S₅の立下りでフリツプフロツプ２３は加算器
３５を出力の取込み、フリツプフロツプ２３の出
力はd₃＝１、d₄＝０となり、その上位ビツト出力
d₃は高レベルになり、このため加算器３５の出力
は０、０となると共に桁上げ出力C₁が高レベル
になり、また加算器３５の出力d₂は低レベルにな
る。

この状態で同様のことが行われるが、次のダウ
ンカウンタ３１がゼロになつた時にその検出回路
３８の出力S₁はゲート３７を通過し、出力S₃が生
じ、これが次のクロツクCKによりＤ形フリツプ
フロツプ４１な取込まれ、その出力S₄がゲート２
６へ供給され、よつて前述と同様にゲート２９か
らパルスA₁が生じるが、このパルスA₁は先のパ
ルスA₁から9Tである。またフリツプフロツプ２
３に対する取込みが行われ、その出力d₃は低レベ
ルになり、この結果加算器３５の出力d₂は高レベ
ルになり初期状態に戻る。従つて同様のことが繰
返され、パルスA₁の周期は8Tと9Tとを繰返し、
パルスA₂の同期は2Tとなり、微小周期データ
RDはd₃＝０、d₄＝０（0T）とd₃＝１、d₄＝０
（0.5T）とを8T、9Tの周期で繰返す。

第１図中の微小遅延回路１４は例えば第５図に
示すように構成される。周期発生器１２からのパ
ルスA₁，A₂はそれぞれ遅延回路４２，４３を通
じて第６図に示すようにパルスA′₁，A′₂とされて
それぞれゲート４４及び４５，４６及び４７へ供
給される。遅延回路４２，４３の遅延量は同一で
あり、この遅延によりパルスA′₁の前に微小周期
データRDが変化するようにされる。パルスA₁の
周期が8Tの間は微小周期データRDはd₃＝０でゲ
ート４４，４６が開、ゲート４５，４７が閉であ
り、ゲート４４，４６の出力はそれぞれORゲー
ト４８，４９を通じてゲート５１及び５２，５３
及び５４へ供給され、ゲート５１，５３の出力は
ORゲート５５，５６へそれぞれ供給される。前
記例ではデータd₄は常に０であり、ゲート５１，
５３は常に開、ゲート５２，５４は常に閉となつ
ている。よつてd₃＝０の間パルスA′₁及びA′₂はそ
れぞれゲート４４，４８，５１，５５及び４６，
４９，５３，５６を通じてパルスB₁及びB₂とし
て出力される。パルスA₁の周期9Tの間はd₃＝１、
d₄＝０であるからゲート４４，４６は閉、ゲート
４５，４７は開となり、パルスA₁，A₂はそれぞ
れゲート４５，４７を通じてT/2遅延回路５７，
５８へ供給され、それぞれ1/2遅延され、ゲート
４８，５１，５５を通じ、またゲート４９，５
３，５６を通じてパルスB₁，B₂として出力され
る。この時のパルスB₁は先のパルスB₁に対し
8.5T遅れている。次のパルスA₁はゲート４４を
通過する。以下同様のことが繰返され、パルス
B₁の周期は8.5Tとなる。

なおゲート５２，５４の出力はそれぞれT/4の
遅延を与える遅延回路６１，６２を通じてORゲ
ート５５，５６に供給される。

第１図中の粗遅延器１６の一例を第７図に示
す。カウンタ６３はパルスB₁によりクリアされ、
パルスB₂は遅延回路６４で遅延され、第８図に
示すようにパルスB′₂としてカウンタ６３で計数
され、つまりカウンタ６３はクリアされた後に計
数を開始する。遅延設定器１７からの上位データ
CDLは、この例ではb₁、b₂、b₃、b₄の４ビツトで
あり、かつ図では4Tの遅延を示し、b₃のみが
“１”で他は“０”である。このデータCDLとカ
ウンタ６３の計数値D₅とが一致検出回路６５で
比較され、第８図に示すように計数値D₅が２に
なると一致検出回路６５から出力S₉が生じ、これ
によりゲート６６が開かれ、その間に生じるパル
スB′₂が遅延パルスＥとして出力される。

第１図中の微小遅延回路１８は例えば第９図に
示すように構成される。遅延設定器１７に設定さ
れる遅延データ中の下位ビツトである微小遅延デ
ータは３ビツトb₅、b₆、b₇よりなり、これらビツ
トb₅、b₆、b₇によりそれぞれゲート６７及び６
８，７１及び７２，７３及び７４が逆に開閉制御
される。遅延パルスＥはゲート６７，６８へ供給
され、ゲート６７，７１，７３の各出力はそれぞ
れORゲート７５，７６，７７へ供給され、ゲー
ト６８，７２，７４の各出力はそれぞれＴ遅延回
路７８、T/2遅延回路７９、T/4遅延回路８１を
通じそれぞれROゲート７５，７６，７７へ供給
される。ORゲート７５の出力はゲート７１，７
２へ供給され、ORゲート７６の出力はゲート７
３，７４へ供給される。微小遅延データCDHが
Ｔ／２遅延である場合はb₅＝０、b₆＝１、b₇＝０で
あり、ゲート６７，７２，７３が開となり、ゲー
ト６８，７１，７４は閉となり、パルスＥはゲー
ト６７，７５，７２，T/2遅延回路７９、ゲート
７６，７３，７７を通じて第８図に示すように
0.5Tだけ遅延されてパルスＦとして出力される。
第８図中のパルスＥ，Ｆにおける点線で示すもの
は設定遅延量が０の場合に生じるパルス位置を示
す。

「従来技術の問題点」 以上述べたように従来のタイミング発生装置に
おいては周期発生部１１において微小遅延回路１
４を用い、遅延発生部１５においても微小遅延回
路１８を用いており、各種の周期や位相のタイミ
ングをその変化単位を小さな値で発生するには、
つまり分解能上げるには微小遅延回路１４，１８
の各遅延切替段数を多くする必要があり、粗遅延
器１６での遅延単位が基準クロツク周期Ｔの整数
倍、前記例では2Tであるため、微小遅延回路１
８における遅延切替段数は微小遅延回路１４より
多くなる。微小遅延回路１４，１８においてＴ遅
延回路、T/2遅延回路、T/4遅延回路などの各遅
延量を、温度変化など環境変化や経年変化に影響
されることなく正確に維持することは困難であつ
た。

「発明の概要」 この発明の目的は周囲、位相を高い分解能で発
生でき、比較的簡単な構成で精度を悪化する要因
が少なく、高い精度を期待できるタイミング発生
装置を提供することにある。

この発明によれば、従来と同様構成の周期発生
器が用いられ、これより設定周期に応じてmT周
期のパルスと、周期Ｔよりも小さい微小周期デー
タとが出力され、その出力パルスでカウンタによ
る粗遅延器が初期化され、この粗遅延器は基準ク
ロツクを計数し、設定遅延量のうちの周期Ｔより
も大きい重みのデータに応じて、上記周期発生器
からの出力パルスに対してnT遅れた遅延パルス
を発生し、上記設定遅延量のうちの周期より小さ
い重みのデータ（微小遅延データ）と、上記周期
発生器よりの上記微小周期データとが加算器で加
算され、その加算に対応した遅延が微小遅延回路
で上記遅延パルスに対して与えられて出力タイミ
ングパルスを得る。

「実施例」 第１０図はこの発明の実施例を示し、第１図と
対応する部分には同一符号を付けてある。周期発
生器１２が用いられ、これは第１図中のもの、第
３図に示したもと同一のものを用いることができ
るが、この発明ではその出力中のパルスA₁及び
微小周期データRDのみが用いられる。このパル
スA₁はカウンタを用いる粗遅延器１６で遅延設
定器１７の上位遅延データCDLに応じて遅延さ
れる。この場合の発明ではパルスA₁を基準とし
て端子１３の基準クロツクを計数することにより
行われ、パルスA₁に対しmT（ｍは０を含む正整
数）だけ遅延されたパルスB₃を得る。このため
遅延設定器１７から粗遅延器１６に与える上位の
遅延データCDLは重みがＴ以上のデータである。

遅延設定器１７の微小遅延データCDH、即ち
重みがＴより小さいデータと、周期発生器１２か
らの微小周期データRDとが加算器８３で加算さ
れる。その加算器８３の加算出力に応じて粗遅延
器１６の遅延パルスB₃が微小遅延部８４で遅延
される。微小遅延部８４では加算器８３から桁上
げ出力C₃が生じると、単位遅延回路８５で遅延
パルスB₃が1Tだけ遅延されて微小遅延回路１８
へ供給され、桁上げ出力C₃がない場合は遅延パ
ルスB₃は単位遅延回路８５を遅延されることな
く通過して微小遅延回路１８へ供給される。微小
遅延回路１８は第９図に示したと同様の構成であ
り、加算器８３の加算出力TDにより遅延量が制
御される。ただし粗遅延器１６で基準クロツク周
期Ｔを単位とした遅延が行われ、加算出力は周期
Ｔ以下の遅延を与えるものであり、微小遅延回路
１８は第９図の重みがＴのビツトb₅にる遅延切替
段、つまりゲート６７，６８，７５、遅延回路７
８が省略され、単位遅延回路８５の出力Ｇがゲー
ト７１，７２に供給される構成となる。

第１１図に粗遅延器１６及び単位遅延回路８５
の具体例を示す。粗遅延器１６は第７図とほぼ同
様の構成であるが、そのカウンタ６３のクロツク
端子には端子１３からの基準クロツクCKが供給
され、またパルスA₁は遅延回路８６を通じてパ
ルスA₁のパルス幅程度遅延されてカウンタ６３
のクリア端子にパルスA′₁として供給される。カ
ウンタ６３の計数値D₆と遅延データの上位ビツ
トb₁〜b₅は一致検出回路６５で比較され、一致す
るとこの出力は単位遅延回路８５内のゲート８
７，８８へ供給され、第１０図中の加算器８３の
桁上げ出力C₃がない場合はゲート８７が開かれ、
桁上げ出力C₃がある場合はゲート８８が開かれ
る。ゲート８７の出力はORゲート８９を通じて
ゲート６６へ供給され、ゲート８８の出力はＤ形
フリツプフロツプ９１へ供給され、フリツプフロ
ツプ９１は端子１３の基準クロツクでゲート８８
の出力を取込む。フリツプフロツプ９１の出力は
ORゲート８９へ供給される。ゲート６６には基
準クロツクCKが与えられている。

第１２図は従来技術の説明におけると同様に設
定周期を8.5T、設定遅延量を4.5Tとした場合の
この実施例の動作例を示す。第１０図において基
準クロツクCKが周期発生器１２へ供給され、第
３図の場合と同様に動作して周期8T、9Tを交互
に繰返すパルスA₁が出力され、また微小周期デ
ータRDが周期8Tでd₃＝０、d₄＝０（0T）周期9T
でd₃＝１、d₄＝０（0.5T）が出力される。パルス
A₁が遅延回路８６で遅延され、パルスA′₁とさ
れ、このパルスA′₁によりカウンタ６３がクリア
され、そのカウンタ６３は０から基準クロツク
CKの計数を開始する。その計数値D₆が４になる
と設定遅延量の上位データCDL（b₁＝０、b₂＝０、
b₃＝１、b₄＝０、b₅＝０）との一致が一致検出回
路６５で検出され、遅延パルスB₃を出力する。

加算器８３で設定遅延量の下位データ、即ち微
小遅延データCDH（b₆＝１、b₇＝０）と周期発生
器１２からの微小周期データRDと加算され、そ
の加算出力TDはパルスA₁の8Tの周期はd₅＝１、
d₆＝０、9Tの周期はd₅＝０、d₆＝０となり、桁
上げ出力C₃は8Tの期間は０、9Tの期間は１とな
る。よつてパルスA₁の8T期間では遅延パルスB₃
はゲート８７，８９を通じてゲート６６にパルス
S₁₁として与えられる。パルスS₁₁によりゲート６
６が開いた時に基準クロツクCKがパルスＧとし
て出力される。パルスA₁の9Tの期間では遅延パ
ルスB₃はゲート８８を通り、Ｄ形フリツプフロ
ツプ９１で周期Ｔだけ遅延され、パルスS₁₁とし
てゲート６６を開く。よつてパルスＧはパルス
A₁を一つ置きに5Tと6T遅延したものとなり、周
期は9Tとなる。

このパルスＧは微小遅延回路１８において加算
器８３の出力TDにより遅延されるが、この出力
TDは先に述べたようにd₅＝１、d₆＝０とd₅＝０、
d₆＝６とを交互に繰返すためパルスＧは一つおき
に0.5T遅延され、微小遅延回路１８の出力パル
スＨの周期は8.5Tとなる。

設定遅延量をゼロ、つまりb₁〜b₇をすべて０に
し、設定周期を8.5Tとすると、第１２図におい
て下３行の（ ）を付けて示すように加算器８３
の出力（TD）はd₅＝０、ｄ＝₆0とd₅＝１、d₆＝
０とが繰返され、パルスＧは各パルスA₁をＴ遅
延したものとなり、パルスＧは微小遅延回路１８
で一つおきに0.5T遅延され、パルスＨとなり、
8.5T周期のパルスとなる。このパルスＨに対し
パルスＨは4.5T遅延されており、目的とするも
のが得られていることが理解される。

つまり周期発生器１２及び微小遅延回路１８に
より第１図に示した従来技術における周期発生部
１１の動作を行い、設定遅延量の遅延を粗遅延器
１６と微小遅延回路１８とで行い、微小遅延回路
１８を周期発生、遅延設定の両者に用いるために
加算器８３で微小周期データRDと微小遅延デー
タCDHとを加算し、その出力で微小遅延回路１
８を制御し、さつその加算の際の桁上げを単位遅
延回路８５で行つている。この単位遅延回路８５
も微小遅延回路１８内のＴ遅延回路をもつ１段の
遅延切替段として構成してもよい。周期発生器１
２ではその設定周期によりパルスA₁は前記例の
ように異なる周期を交互に発生する場合もあり、
或は複数回に１回異なる周期を発生する場合や、
常に一定周期を発生する場合など各種の場合があ
ることは、第３図に示す具体例から容易に理解さ
れよう。

「効果」 以上述べたようにこの発明によれば、第１図に
示した従来のタイミング発生装置と比較して微小
遅延回路は一つで済み、それだけ不安定要素が少
なく、安定度の高い、従つて高い精度のものを得
ることができる。しかもその微小遅延回路も従来
のものではその一つとして2T以下の遅延制御を
必要としたが、この発明装置ではＴ以下の遅延制
御を行えばよく、それだけ遅延切替段数が少なく
て済み、この点からも安定性がよいものとなる。

【図面の簡単な説明】

第１図は従来のタイミング発生装置を示すブロ
ツク図、第２図はその動作例を示すタイムチヤー
ト、第３図は第１図中の周期発生器１２の具体例
を示す論理回路図、第４図はその動作の説明に供
するためのタイムチヤート、第５図は第１図中の
微小遅延回路１４の一例を示す論理回路図、第６
図は第５図の動作例を示すタイムチヤート、第７
図は第１図中の粗遅延器１６の具体例を示す論理
回路図、第８図はその動作例を示すタイムチヤー
ト、第９図は第１図中の微小遅延回路１８の具体
例を示す論理回路図、第１０図はこの発明による
タイミング発生装置の一例を示すブロツク図、第
１１図は第１０図中の粗遅延器１６及び単位遅延
回路８５の具体例を示す論理回路図、第１２図は
この発明の動作例を示すタイムチヤートである。 １２：周期発生器、１３：基準クロツク入力端
子、１６：粗遅延器、１７：遅延設定器、１８：
微小遅延回路、２１：周期設定器、３１：ダウン
カウンタ、６３：カウンタ、６５：一致検出回
路、８３：加算器、８４：微小遅延手段。

Claims (1)

1. 【特許請求の範囲】 １ 設定された周期及び遅延量をもつタイミング
   パルスを発生するタイミング発生装置において、 発生すべき周期が設定され、かつ周期Ｔの基準
   クロツクが入力され、出力パルスと微小周期デー
   タとを出力するものであつて、上記出力パルスの
   周期は、上記タイミングパルスの第１番目から第
   ｉ＋１番目（ｉは１以上の整数）までの上記設定
   周期の総和を上記Ｔで割つた値M₁の整数部から、
   上記タイミングパルスの第１番目から第ｉ番目ま
   での上記設定周期の総和（ｉ＝１の時はゼロとす
   る）を上記Ｔで割つた値M₂の整数部を引いた値
   に上記Ｔを掛算した値であり、上記微小周期デー
   タは上記M₂の小数部である周期発生器と、 その周期発生器からの上記出力パルスにより初
   期化され、上記周知Ｔの基準クロツクを計数し、
   設定された遅延量のうち上記周期Ｔよりも大きい
   重みのデータに応じて上記周波発生器からの出力
   パルスに対しnT（ｎは０を含む正整数）遅れた遅
   延パルスを出力する粗遅延器と、 上記設定された遅延量のうち上記周期Ｔよりも
   小さい重みのデータと上記周期発生器からの上記
   微小周期データとを加算する加算器と、 その加算器の加算値と対応した遅延を上記粗遅
   延器からの遅延パルスに与える微小遅延手段とを
   具備するタイミング発生装置。