JPS6285514A - タイミング信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばＩＣ試験装置等に使用することができ
るタイミング信号発生装置に関する。

「発明の背景」 例えばＩＣ試験装置では被検体としてメモリを試験する
場合、被検体にアドレス信号を与え、そのアドレスに書
込まれているデータを読出す際に、その続出のタイミン
グは被検体の規格。つまシ応答速度に応じて決定しなけ
ればならない。まだ書込も同様の理由によってアドレス
を与えてかうｉｔ込を実行するまでのタイミングは被検
体の規格に応じて決定しなければならない。

汎用のＩＣ試験装置では種々の規格を持つＩＣを試験し
なければならないだめ読出及び書込のタイミングを自由
に設定できるように作る必要がある。

このために従来よシタイミング信号発生装置が用いられ
ている。タイミング信号発生装置に要求される特性とし
ては基準のタイミングから正確な時間だけ遅延さ九た信
号を発生し、然もその遅延量も自由に設定できることが
要求される。

「従来技術」 第５図に従来のタイミング信号発生装置の構成を示す。

第５図において１はカウンタ、２は遅延量設定器、３は
一致検出器をそｎぞれ示す。カウンタ１は第６図に示す
クロックＭを計数し、その計数出力を一致検出器３に与
える。またロード端子ＬＯＡＤには第６図に示す同期信
号Ｒを与え一定周期、この例では４Ｔ毎にカウンタ１の
一計数値を初期値（０，０，０，０）に戻す。

遅延量設定器２は例えばレノスタのような保持回路を用
いることができ、外部から設定データＤが与えられ、そ
の設定データを保持して出力端子り。

〜Ｄ４にその設定データを出力する。

一致検出器３はカウンタ１の計数値が遅延量設定器２に
設定した値と一致すると・９ルスを出力し、その出力が
遅延パルスとして利用される。

つまシ遅延量設定器２に遅延設定データとして数値Ｏを
設定したとすると、カウンタ１が同期信号Ｒによって初
期値（ｏ、ｏ、ｏ、ｏ）に戻された時点で第６図りに示
すようにパルスＰ１を出力する。

このノクルスＰ、を遅延量ゼロの７ンルスとして利用す
る。第６図ｅはカウンタ１の計数内容を示している。

次に遅延量設定器２に数値「２」を設定した場合には第
６図Ｅに示すようにカウンタ１の計数値が「２」になる
タイミングで一致検出器３は・ぐルスＰ２を出力する。

遅延設定器２に数値３を設定すると第６図Ｆに示すよう
にカウンタ１の計数値が「３」になるタイミングで一致
検出器３は・ぐルスＰ３を出力する。

このようにして遅延量設定器２に設定する数値に応じて
遅延量が決定される。クロックＭの周波数が安定してい
れば精度の高い遅延時間を持つパルスを発生させること
ができる。

この形式の遅延手段を並列比較形遅延手段と称す不こと
とする。

「発明が解決しようとする問題点」 第５図に示した従来のタイミング発生装置によれば、遅
延時間を設定できる範囲は同期信号Ｒの周期ｎＴに対し
て（ｎ−１）Ｔに制限される。っまシ第６図に示した例
のように同期信号凡の周期が４Ｔの場合は遅延時間の設
定範囲はＯ〜３Ｔに制限される。

つまり同期信号凡の周期が４Ｔの場合、遅延量設定器２
に４Ｔより大きい数値を設定したとしてもカウンタ１の
計数値は０，１，２．３で最大が「３」となるため設定
値に達することがない。よって遅延量設定器２に同期信
号凡の周期４Ｔよシ大きい値を設定した場合は一致検出
信号が出力されることはない。このような理由から遅延
時間は（ｎ−１）Ｔに制限される。

このように遅延時間の設定範囲が同期信号Ｒの周期によ
って制限されるため同期信号Ｒの周期より長い遅延タイ
ミングを得るには同期信号Ｒの周期を変更しなければな
らなくなる。同期信号Ｒの周期を変更するにはＩＣ試験
装置全体の動作ど関連するため１面倒なこととなる。

この発明の目的は同期信号の周期より長い遅延タイミン
グを発生させることができるタイミング発生装置を提供
するにある。

「問題を解決するだめの手段」 この発明では従来の並列比較形遅延手段に対して直列形
遅延手段を設け、この直列形遅延手段によって遅延量が
短かい遅延タイミングを発生させると共に遅延量が大き
い遅延タイミングは並列比較形遅延手段の遅延出力・ン
ルスを直列遅延手段に与え、この直列遅延手段によって
遅延させることによって同期信号の周期より長い遅延時
間を持つ遅延タイミングを得るように構成したものであ
る。

従ってこの発明によれば同期信号の周期より長い遅延時
間を持つ遅延タイミングを同期信号の周期を変更するこ
となしに得ることができる。よってその効果は実用に供
して大である。

「実施例」 第１図にこの発明の一実施例を示す。第１図において１
１は並列比較形遅延手段を示す。この並列比較形手段は
第５図で説明した従来のタイミング発生装置と全く同じ
であって、カウンタ１と遅延量設定器２と、一致検出器
３とによって構成することができる。

１２は直列形遅延手段を示す。直列形遅延手段１２はこ
の例では４個のＤ形フリップフロング１２Ａ、１２Ｂ、
１２Ｃ，１２Ｄ・を縦続接続して構成した場合を示す。

各ｐ形フリノゾフロング１２Ａ〜１２Ｄのクロック端子
ＣＫにはカウンタ１に与えているクロックＭを供給する
。まだ各り形フリップフロン７’１２Ａ〜１２Ｄのデー
タ入力端子りにはオアケ゛−ト１２ｇを通じて前一段の
信号を与える。つまシ最前段のフリップフロラｆ　１２
Ａには並列形遅延手段１１の出力信号を与えると共に２
段目以下のフリップフロラ７’１２Ｂ、１２Ｃ。

１２Ｄには各前段のフリップフロラ７’１２Ａ。

１２Ｂ、１２Ｃの各出力信号をオアダート１２Ｅを通じ
て与える。フリノグフロッデ１２Ｄの出力は遅延タイミ
ング出力として出力端子１３に取り出す。

一方オアケ°−ト１２Ｅの各他方の入力端子にはデコー
ダ１４から遅延設定値の下位の数値によって決まる信号
を与える。つまシデコーダ１４の入力端子り。とり、に
は遅延量設定器２に設定したディノタル信号の下位の２
ビツトの信号を与える。

デコーダ１４の動作は次の如くである。デコーダ１４の
入力信号がｒｏ、ＯＪのとき同期信号Ｒと同期して出力
端子Ｔ。にＨ論理を出力し、このＨ論理信号をＤ形フロ
ッグフロンｆ１２Ｄのデータ入力端子に与える。入力信
号がｒｘ、ｏ」のとき同期信号Ｒと同期して出力端子Ｔ
１がＨ論理となり、このＨ論理信号をＤ形フリップフロ
ン！１２Ｃのデータ入力端子に与える。入力信号がｒｏ
、ｘ」のとき同期信号Ｒと同期して出力端子Ｔ２がＨ論
理となり、このＨ論理信号をＤ形フリップフロン！　１
２Ｂのデータ入力端子に与える。入力信号がｒｉ、ＩＪ
のとき同期信号Ｒと同期して出力端子Ｔ、がＨ論理とな
りこのＨ論理信号をＤ形フリップフロツノ１２Ａのデー
タ入力端子に与える。

デコーダ１４のイネーブル端子Ｅにはアンドゲート１５
を通シ〕て同期信号Ｒと制御信号ＬＴを与える。制御信
号ＬＴは遅延量設定器２に設定した遅延量が数値の「３
」以下のときＨ論理となり、デコーダ１４は同期信号Ｒ
が与えられる毎にイネーブル状態となり出力褐子Ｔ。〜
Ｔ、の何れか−っにＨ論理信号を出力する。遅延量設定
値が「３」以上のときは制御信号ＬＴはＨ論理となり、
デコーダ１４は非イネーブル状態に保持され出力信号を
出さない状態に維持される。この制御信号ＬＴは例えば
遅延量設定器２から出力させることができる。

以上の説明から明らかなようにこの例では遅延量設定器
２に設定した数値が「３」以下の場合は直列遅延手段１
２によって遅延信号が作られる。

まだ遅延量設定器２に設定した数値が「３」以上であれ
ば並列比較形遅延手段１１から出力される遅延パルスが
直列遅延手段１２に入力され、直列遅延手段１２で遅延
されて出力される。その様子を以下に説明する。

カウンタ１の入力端子り。−Ｄ４には「３」以上の数値
を与える。図示の例では「４」を与えた例を示す。遅延
量設定器２には任意の遅延量を設定する。

遅延量設定器２に「０」を設定したとすると制御信号Ｌ
ＴはＨ論理となりデコーダ１４がイネーブル状態に制御
される。

デコーダ１４の入力端子り。とり、には遅延量設定器２
から出力される数値「０」に対応する下位２ビツトのデ
ィノタル信号ｒｏ、ＯＪが与えられる。

このためデコーダ１４は出力端子Ｔ。に同期信号Ｒと同
期して第２図りに示すように？（論理信号ＰＪを出力す
る。このＨ論理信号Ｐ、はオアヶ゛−１１２Ｆを通じて
終段のＤ形フリップフロンｆ１２Ｄに与えられる。

終段のＤ形フリップフロップ１２Ｄのデータ入力端子り
にＨ論理信号ｐ、が与えられている時間内にクロック端
子ＣＫにクロックＭの立上りが与えられると出力端子１
３にＨ論理を出力する。この結果第２図Ｅに示すように
同期信号ＲがＨ論理の期間に立上りを持つ遅延量０の信
号Ｐｃ１を得ることができる。

次に遅延量設定器２に遅延設定データとして「２」を与
えたとすると、デコーダ１４は出力端子Ｔ２がら第２図
Ｆに示すように同期信号Ｒと同期したＨ論理信号ＰＨｆ
、出力する。このＨ論理信号ＰＨはＤ形フリップフロン
７’１２Ｂのデータ入力端子りに与えられ、Ｄ形フリッ
プフロン：７°１２Ｂと１２０゜１２Ｄによって第２図
Ｇ　、　Ｈ、Ｈに示すように周期Ｔずつ遅延され出力端
子１３に基準位相から２周期２Ｔ遅れだ信号Ｐｃ２が得
られる。

次に遅延設定器２に遅延量設定データとして数値「７」
を設定したとすると、制御信号ＬＴはＨ論理となる。こ
のためデコーダ１４は非イネーブル状態となり出力端子
Ｔ５．〜Ｔ３からは信号は出力されない状態となる。

この場合はデコーダ１４に代って並列形遅延手段１１か
ら信号が出力される。つまりカウンタ１には数値「４」
が与えられているからカウンタ１の計数値は第２図Ｃに
示すように初期値は「４」となる。初期値「４」から計
数が始まり遅延量設定器２に設定した遅延量設定データ
「７」と、計数値が一致すると一致検出器３から第２図
Ｊに示すようにＨ論理信号Ｐ２が出力される。このＨ論
理信号は基準位相からすでに３Ｔれている。遅延量３Ｔ
が与えられたＨ論理信号Ｐ、は直列形遅延手段１２のＤ
形フリップフロン７’１２Ａ、１２Ｂ、１２Ｃ。

１２Ｄによって第２図に、Ｌ、Ｍ、Ｎに示すようにＩＴ
−ずつ遅延され、出力端子１３には全体で７Ｔ遅延され
た第２図Ｎに示すＨ論理信号ｐ、が得られる。

この例では同期信号凡の周期を６Ｔに採った場合を示す
。よってこの発明によれば同期信号Ｒの周期６Ｔより長
い遅延量を得ることができる。

直列遅延手段１２のＤ形フリッグフロップの段数を「４
」、同期信号Ｒの周期をｎＴとした場合設定可能遅延量
は（ｎ−１）Ｔ＋４Ｔとなる。従って同期信号Ｒの周期
を６Ｔとした場合最大９Ｔの遅延量を得ることができる
。

第３図はこの発明の他の実施例を示す。この例では一致
検出器３をメモリによって構成した場合を示す。メモリ
は書換が可能なＲＡＭを用いることとし、そのアドレス
入力端子Ａ。−Ａ４にカウンタ１の計数値を与える。メ
モリのＯ−Ｎ番地までの適当なアドレスに「１」論理を
書込んでおくことによシ、カウンタ１の計数値がそのア
ドレスに達すると一致検出信号としてＨ論理の読出信号
が得られる。例えば第４図に示すように６番地に「１」
論理を書込んでおくことによりカウンタ１の計数値が「
６」に達すると一致検出器３を構成するメモリからＨ論
理信号が読出され、このＨ論理信号が直列遅延手段１２
に与えられ、直列遅延手段１２においてＤ形りリップフ
ロップの段数分遅延されて出力される。その他の動作は
第１図の実施例と同じである。

遅延量の最大値も第１図の実施例と同じで（ｎ−１）Ｔ
＋ＸＴ　となる。Ｘは直列遅延手段１２のＤ形フリノグ
フロツノの段数を示す。

「発明の作用効果」 上述したようにこの発明によれば並列遅延手段１１と直
列遅延手段１２を組合せることによって少ない素子数で
同期信号Ｒの周期より長い遅延量を得ることができる。

換言すｎば同期信号Ｒの周期より長い遅延時間を得るた
めだけであれば直列形遅延手段１２だはで同期信号Ｒの
周期より長い遅延量を持つ信号を得ることができる。直
列遅延手段１２だけで遅延量が大きい遅延手段を構成し
た場合には希望する遅延量と同数のＤ形フリッゾフロソ
プを用意しなければならない。このだめＤ形フリッグフ
ロッゾの数が多くなってしまう不都合が生じる。

これに対し並列形遅延手段は遅延量が大きくなってもカ
ウンタ１の計数出力の桁数を１ビット増すだけで遅延時
間を倍の時間にすることができる。

このため大きな遅延量を得る場合でも使用する素子の数
は少なくて済む。

従ってこの発明によれば並列形遅延手段が持つ欠点、つ
まり同期信号の周期よシ長い遅延量を得ることができな
い点を、わずかな段数を持つ直列遅延手段１２を加える
ことによって解決し、その結果全体として少ない素子数
で大きな遅延量を得るようにした点を特徴とするもので
ある。

従ってこの発明によれば遅延量設定範囲が広いタイミン
グ信号発生装置を安価に作ることができる利点が得られ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するだめのブロック
図、第２図は第１図の動作を説明するだめの波形図、第
３図はこの発明の他の実施例を説明するだめのブロック
図、第４図は第３図に示した実施例に使用した一致検出
器の動作を説明するだめの図、第５図は従来技術を説明
するだめのブロック図、第６図は第５図に示した従来技
術の動作を説明するだめの波形図である。 １：カウンタ、２：遅延量設定手段、３ニ一致検出器、
１１：並列形遅延手段、１２：直列遅延手段。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、カウンタと遅延量設定手段と一致検出器とに
   よって構成された並列形遅延手段と、 Ｂ、フリップフロップの縦続接続によつて構成され上記
   並列形遅延手段から得られる遅 延出力信号が入力され縦続接続したフリッ プフロップの後段側から遅延信号を得る直 列形遅延手段と、 Ｃ、この直列形遅延手段の遅延量を規定するデコーダと
   、 から成るタイミング信号発生装置。