JPS585022A - 前縁微分回路 - Google Patents
前縁微分回路Info
- Publication number
- JPS585022A JPS585022A JP56103938A JP10393881A JPS585022A JP S585022 A JPS585022 A JP S585022A JP 56103938 A JP56103938 A JP 56103938A JP 10393881 A JP10393881 A JP 10393881A JP S585022 A JPS585022 A JP S585022A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- input signal
- leading edge
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ｖＡはデジタル論理回路の構成に関する。４１にデ
ータ処ｊ！装置に適するクロツタ分配系の前縁微分回路
に関する。
ータ処ｊ！装置に適するクロツタ分配系の前縁微分回路
に関する。
一般に、タロツタ分配系ではクロックのパルス幅に規定
を設ける必要性が高く、４１にクロック周期が小さくな
るにつれてパルス幅の規定が厳しくなっている。
を設ける必要性が高く、４１にクロック周期が小さくな
るにつれてパルス幅の規定が厳しくなっている。
従来、クロツタのパルス幅を定める方法は第１８！ＩＫ
示すような前縁微分回路によるか、あるい社第１図に示
す前縁微分回路によ）微分し走出力信号を第２図に示す
パルス幅作成＠路を通過させて任意のパルス幅を定める
方法が広く知られている。
示すような前縁微分回路によるか、あるい社第１図に示
す前縁微分回路によ）微分し走出力信号を第２図に示す
パルス幅作成＠路を通過させて任意のパルス幅を定める
方法が広く知られている。
すなわち、第１図に示す従来例回路社、入力信号（ａ）
を遅延する第一の遅延回路１と、仁の遅延回路１の出力
信号（ｂ）を負の信号にするインバータ１賂２と、この
インバータ回路２の出力信号（６）と前記入力信号（ａ
）とのアンドまたはナンドをと少入力信号（ト）を微分
する微分波形作成回路３とを備える。
を遅延する第一の遅延回路１と、仁の遅延回路１の出力
信号（ｂ）を負の信号にするインバータ１賂２と、この
インバータ回路２の出力信号（６）と前記入力信号（ａ
）とのアンドまたはナンドをと少入力信号（ト）を微分
する微分波形作成回路３とを備える。
また第２図に示す従来例のパルス幅作成口路は、前記微
分波形作成回路３の出力信号を入力信号とするセット・
リセット型ラッチ５と、遅ａｌｌ絡６とを備える。
分波形作成回路３の出力信号を入力信号とするセット・
リセット型ラッチ５と、遅ａｌｌ絡６とを備える。
第３図は通常の入力信号および負のパルス幅が狭い入力
信号を印加した場合の第１図の前縁微分回路の動作を示
すタイムチャートである。第５図のタイムチャートにお
いて、各符号は第１図の各符号にそれぞれ対応する０通
常の入力信号の場合を破線で示し、負のパルス幅が狭い
入力信号の場合を実線で示す。ｗＸｓ図のタイムチャー
トで示すように、通常の入力信号の場合には入力信号（
ＩＬ）の正のパルスの前縁が正しく微分されて出力信号
（（１）まえは（・）が出力されるが、負のパルス幅が
狭い入力信号を印加した場合には、インバータ回路２の
出力信号（ｃ） Ｋよ）、入力信号（ａ）の次の周期の
正のパルスの前縁が削られた出力信号（２））または（
・）が出力される。
信号を印加した場合の第１図の前縁微分回路の動作を示
すタイムチャートである。第５図のタイムチャートにお
いて、各符号は第１図の各符号にそれぞれ対応する０通
常の入力信号の場合を破線で示し、負のパルス幅が狭い
入力信号の場合を実線で示す。ｗＸｓ図のタイムチャー
トで示すように、通常の入力信号の場合には入力信号（
ＩＬ）の正のパルスの前縁が正しく微分されて出力信号
（（１）まえは（・）が出力されるが、負のパルス幅が
狭い入力信号を印加した場合には、インバータ回路２の
出力信号（ｃ） Ｋよ）、入力信号（ａ）の次の周期の
正のパルスの前縁が削られた出力信号（２））または（
・）が出力される。
従って負のパルス幅が狭くなると、正しい前縁微分がで
きなくなる欠点が６つ九。
きなくなる欠点が６つ九。
本発明の目的は、この欠点を解消するもＯで、第１図の
第一の遅延回路１の出力信号を負の信号にするインバー
タ回路２０代シに、入力信号を僅かに遅延させる第二の
遅延回路と、前記第一の遅延回路の出力信号と前記第二
の遅延回路の出力信号とをナンドする遅延波形作成回路
を挿入することにより、負のパルス幅の狭い入力信号の
場合でも正しく前縁を微分できる前縁微分回路を提供す
ることにある。
第一の遅延回路１の出力信号を負の信号にするインバー
タ回路２０代シに、入力信号を僅かに遅延させる第二の
遅延回路と、前記第一の遅延回路の出力信号と前記第二
の遅延回路の出力信号とをナンドする遅延波形作成回路
を挿入することにより、負のパルス幅の狭い入力信号の
場合でも正しく前縁を微分できる前縁微分回路を提供す
ることにある。
本発明は、入力信号に遅延を与える第一の遅延回路と、
この入力信号に第一の遅延回路の遅延時間より小さくか
つ入力信号の最小パルス幅より大きい遅延を与える第二
の遅延回路と、前記第一の遅延回路の出力と前記第二の
遅延回路の出力とを二つの入力としこの二つの入力のナ
ンドまたはノアの論理をとる遅延波形作成回路と、この
遅延波形作成回路の出力と前記入力信号とを二つの入力
としこの二つの入力のアンド、ナンド、オア、ノアのう
ちのいずれかの論理をとる微分波形作成回路とを備えた
ことを特徴とする。
この入力信号に第一の遅延回路の遅延時間より小さくか
つ入力信号の最小パルス幅より大きい遅延を与える第二
の遅延回路と、前記第一の遅延回路の出力と前記第二の
遅延回路の出力とを二つの入力としこの二つの入力のナ
ンドまたはノアの論理をとる遅延波形作成回路と、この
遅延波形作成回路の出力と前記入力信号とを二つの入力
としこの二つの入力のアンド、ナンド、オア、ノアのう
ちのいずれかの論理をとる微分波形作成回路とを備えた
ことを特徴とする。
次に本発明の一実施例を図面を参照して説明すとる。
第４図は本発明一実施例回路の構成図である。
第４図において、各符号は第１図の各符号にそれすれ対
応する。
応する。
本実施例の特徴ある構成は、第１図に示したインバータ
回路２の代９に、入力信号（ａ）を僅かに遅延させる第
二の遅延回路７と、第一の遅延回路１の出力信号（ロ）
とこの第二の遅延回路７の出力信号（ｆ）とのナンドな
と９微分波形作成回路３に出力信号（ロ）を送出する遅
延波形作成回路９とを新た（挿入したことＫＴｏる。
回路２の代９に、入力信号（ａ）を僅かに遅延させる第
二の遅延回路７と、第一の遅延回路１の出力信号（ロ）
とこの第二の遅延回路７の出力信号（ｆ）とのナンドな
と９微分波形作成回路３に出力信号（ロ）を送出する遅
延波形作成回路９とを新た（挿入したことＫＴｏる。
このような構成で、入力信号（ａ）は第一の遅延回路Ｉ
Ｋ大入力れ、この遅延回路１は入力信号（ａ）を遅延し
先出力信号（１））を出力する。また入力信号（ａ）は
第二の遅延回路７ｖｃ″入力され、この遅延回路７は僅
かに遅延した出力信号（ｆ）を出力する。前記出力信号
（ロ）と出力信号（ｆ）は遅延波形作成回路９に入力さ
れる。遅延波形作成回路９は出力信号（ｂ）、（ｆ）の
ナンドをとるととによ）、出力信号軸）の正の／くルス
の前縁と出力信号（ｆ）の正のパルスの後縁により狭く
された出力信号すを出力する。前記出力信号＠と入力信
号（ａ）は微分波形作成回路３に入力され微分波形作成
回路３は入力信号（ａ）と出力信号（ｆ）とのアンドま
九はナンドをとることにより、入力信号（ａ）の正のパ
ルスの前縁と出力信号（ロ））の負のパルスの前縁によ
り狭くなった出力信号■）ま九は（ｅ）を出力する。
Ｋ大入力れ、この遅延回路１は入力信号（ａ）を遅延し
先出力信号（１））を出力する。また入力信号（ａ）は
第二の遅延回路７ｖｃ″入力され、この遅延回路７は僅
かに遅延した出力信号（ｆ）を出力する。前記出力信号
（ロ）と出力信号（ｆ）は遅延波形作成回路９に入力さ
れる。遅延波形作成回路９は出力信号（ｂ）、（ｆ）の
ナンドをとるととによ）、出力信号軸）の正の／くルス
の前縁と出力信号（ｆ）の正のパルスの後縁により狭く
された出力信号すを出力する。前記出力信号＠と入力信
号（ａ）は微分波形作成回路３に入力され微分波形作成
回路３は入力信号（ａ）と出力信号（ｆ）とのアンドま
九はナンドをとることにより、入力信号（ａ）の正のパ
ルスの前縁と出力信号（ロ））の負のパルスの前縁によ
り狭くなった出力信号■）ま九は（ｅ）を出力する。
ここで第一の遅延回路ｌは配線、ゲート、まえは遅延線
で構成され、入力信号（ａ）から出力信号（ロ）までの
遅延時間を必要とする微分信号のパルス幅に等しい値に
する遅延時間を有する。第二の遅延回路７は配線、ゲー
ト、または遅延線で構成され、入力信号（ＩＬ）が与え
られるから出力信号（ロ）を送出するまでの遅延時間管
入力信号葎）の最小パルス幅よ）小さい値でかつ第一の
遅延回路１の遅延時間より小さい値の遅延時間を有する
。
で構成され、入力信号（ａ）から出力信号（ロ）までの
遅延時間を必要とする微分信号のパルス幅に等しい値に
する遅延時間を有する。第二の遅延回路７は配線、ゲー
ト、または遅延線で構成され、入力信号（ＩＬ）が与え
られるから出力信号（ロ）を送出するまでの遅延時間管
入力信号葎）の最小パルス幅よ）小さい値でかつ第一の
遅延回路１の遅延時間より小さい値の遅延時間を有する
。
これにより、本発明の前縁微分回路の出力信号６１）ま
たは（・）の正または負のパルス幅は、入力信号（ＩＬ
）の正まえは負のパルス幅の最小パルス幅の２倍以下に
制限される。
たは（・）の正または負のパルス幅は、入力信号（ＩＬ
）の正まえは負のパルス幅の最小パルス幅の２倍以下に
制限される。
第５図〜第７図は本実施例回路の動作タイムチャートで
ある。第５図〜籐７図において各符号は＃Ｉ４図の各符
号にそれぞれ対応する。第５図は通常のパルス幅を持つ
入力信号（ａ）の場合の動作を示し、正しく前縁微分が
行われていることを示す。
ある。第５図〜籐７図において各符号は＃Ｉ４図の各符
号にそれぞれ対応する。第５図は通常のパルス幅を持つ
入力信号（ａ）の場合の動作を示し、正しく前縁微分が
行われていることを示す。
第６図は正のパルス幅が狭い入力信号（ａ）の場合の動
作を示し、出力信号（＋１）および（ｅ）は入力信号（
ａ）と同じパルス幅を有する出力が得られ、入力信号（
！Ｌ）の正のパルスの前縁が損なわれていないことを示
す。第７図は負のパルス幅が狭い入力信号（ａ）の場合
の動作を示し、正しく前縁微分が得られることを示す。
作を示し、出力信号（＋１）および（ｅ）は入力信号（
ａ）と同じパルス幅を有する出力が得られ、入力信号（
！Ｌ）の正のパルスの前縁が損なわれていないことを示
す。第７図は負のパルス幅が狭い入力信号（ａ）の場合
の動作を示し、正しく前縁微分が得られることを示す。
なお上記例では入力信号（！Ｌ）が正のパルスである場
合の前縁微分回路九ついて記述したが、遅延波形作成回
路９０機能を「ナンド」から「オア」、および微分波形
作成回路３０機能を「アンドまたけナンド」から「オア
またはノア」Ｋすることくより入力信号（ａ）が負のパ
ルスである場合の前縁の微分が可能となり、前記実施例
の説明において正のパルスを負のパルス、負のパルスを
正のパルス、ナンドをノア、アンドをオアとそれでれ置
き換えれば、第５図〜第７図の「０」を「１」、「１」
を「０」とそれ（れ置き換えることができる。
合の前縁微分回路九ついて記述したが、遅延波形作成回
路９０機能を「ナンド」から「オア」、および微分波形
作成回路３０機能を「アンドまたけナンド」から「オア
またはノア」Ｋすることくより入力信号（ａ）が負のパ
ルスである場合の前縁の微分が可能となり、前記実施例
の説明において正のパルスを負のパルス、負のパルスを
正のパルス、ナンドをノア、アンドをオアとそれでれ置
き換えれば、第５図〜第７図の「０」を「１」、「１」
を「０」とそれ（れ置き換えることができる。
本発明は以上説明したように、入力信号を僅かに遅延さ
せる第二の遅延回路と、第一の遅延回路とこの第二の遅
延回路の各出力信号のナンドまたはオアをとる遅延波形
作成回路とを、従来のインバータ回路の代りに挿入する
ことにより、入力信号の正または負のパルス幅が狭くな
っても正しく前縁微分できる優れた効果がある。
せる第二の遅延回路と、第一の遅延回路とこの第二の遅
延回路の各出力信号のナンドまたはオアをとる遅延波形
作成回路とを、従来のインバータ回路の代りに挿入する
ことにより、入力信号の正または負のパルス幅が狭くな
っても正しく前縁微分できる優れた効果がある。
第１図は従来例回路の構成図。
第２図はこの従来例回路に基づいて任意のパルス幅を作
成するパルス幅作成回路。 第３図Ｆｉ第１図に示し九従来例回路の動作タイムチャ
ート。 第４図は本発明一実施例回路の構成図。 第５図〜第７図はこの実施例回路の動作タイムチャート
。 １・・・第一の遅延回路、２・・・インバータ回路、３
・・・微分波形作成回路、５・・・セット−・リセツ）
３１ラツチ、６・・・遅延回路、７−・第二の遅延回路
、９・・・遅延波形作成回路。 第１図 第２図 第３図
成するパルス幅作成回路。 第３図Ｆｉ第１図に示し九従来例回路の動作タイムチャ
ート。 第４図は本発明一実施例回路の構成図。 第５図〜第７図はこの実施例回路の動作タイムチャート
。 １・・・第一の遅延回路、２・・・インバータ回路、３
・・・微分波形作成回路、５・・・セット−・リセツ）
３１ラツチ、６・・・遅延回路、７−・第二の遅延回路
、９・・・遅延波形作成回路。 第１図 第２図 第３図
Claims (1)
- （１） 入力信号に遅延を与える第一の遅延回路と、
この入力信号に第一の遅延回路の遅延時間より小さくか
つ入力信号の最小パルス幅より大きい遅延を与える纂二
の遅延回路と、前記第一の遅延回路の出力と前記纂二〇
遅延回路の出力とを二つの入力とじこＯ二９の人力のナ
ンドまたはノアの論理をとる遅延波形作成１路と、この
遅延液形作成回路Ｏ出力と前記入力信号とを二つの入力
とじこの二りＯ入力Ｏアンド、ナンド、オア、ノアのう
ちのいずれかの論理をとる微分波形作成回路とを備えた
前縁微分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103938A JPS585022A (ja) | 1981-07-02 | 1981-07-02 | 前縁微分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103938A JPS585022A (ja) | 1981-07-02 | 1981-07-02 | 前縁微分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585022A true JPS585022A (ja) | 1983-01-12 |
| JPH0129091B2 JPH0129091B2 (ja) | 1989-06-07 |
Family
ID=14367376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56103938A Granted JPS585022A (ja) | 1981-07-02 | 1981-07-02 | 前縁微分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585022A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199771A (ja) * | 1985-03-04 | 1986-09-04 | Shirako:Kk | 海苔の乾燥方法 |
| JPH0326104A (ja) * | 1989-06-09 | 1991-02-04 | Digital Equip Corp <Dec> | フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法 |
| JPH04157916A (ja) * | 1990-10-22 | 1992-05-29 | Matsushita Electric Ind Co Ltd | パルス幅復調器 |
-
1981
- 1981-07-02 JP JP56103938A patent/JPS585022A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199771A (ja) * | 1985-03-04 | 1986-09-04 | Shirako:Kk | 海苔の乾燥方法 |
| JPH0130471B2 (ja) * | 1985-03-04 | 1989-06-20 | Shirako Kk | |
| JPH0326104A (ja) * | 1989-06-09 | 1991-02-04 | Digital Equip Corp <Dec> | フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法 |
| JPH04157916A (ja) * | 1990-10-22 | 1992-05-29 | Matsushita Electric Ind Co Ltd | パルス幅復調器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0129091B2 (ja) | 1989-06-07 |
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