CN112953527A - 一种快速锁定的锁相环结构及电子设备 - Google Patents

一种快速锁定的锁相环结构及电子设备 Download PDF

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CN112953527A CN202110270786.9A CN202110270786A CN112953527A CN 112953527 A CN112953527 A CN 112953527A CN 202110270786 A CN202110270786 A CN 202110270786A CN 112953527 A CN112953527 A CN 112953527A
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刘飞
霍宗亮
叶甜春
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Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供了一种快速锁定的锁相环结构及电子设备，至少包括：鉴频鉴相器和电荷泵；鉴频鉴相器用于接收输入信号和反馈信号，且依据输入信号和反馈信号，生成第一至第四输出信号；电荷泵包括第一充放电单元和第二充放电单元；其中，所述第一输出信号用于控制所述第一充放电单元的充电状态；所述第二输出信号用于控制所述第一充放电单元的放电状态；所述第三输出信号用于控制所述第二充放电单元的充电状态；所述第四输出信号用于控制所述第二充放电单元的放电状态。也就是说，通过鉴频鉴相器控制两个充放电单元的充电状态，可以极大程度的提高充电速度，进而缩短充电时间，进而有效减少锁相环结构的锁定时间，实现了锁相环结构的快速锁定。

Description

一种快速锁定的锁相环结构及电子设备
技术领域
本发明涉及数字电路技术领域，更具体地说，涉及一种快速锁定的锁相环结构及电子设备。
背景技术
锁相环(Phase Locked Loop，简称PLL)是一种利用相位同步产生的电压，去调谐压控振荡器以产生目标频率的负反馈控制系统。
锁相环结构在数字电路中主要用于实现时钟产生、倍频、时钟偏斜消除等功能，在通信系统中主要用于实现频率综合和本振信号传输等功能。
但是，目前锁相环结构无法实现快速锁定。
发明内容
有鉴于此，为解决上述问题，本发明提供一种快速锁定的锁相环结构及电子设备，技术方案如下：
一种快速锁定的锁相环结构，所述锁相环结构至少包括：鉴频鉴相器和电荷泵；
所述鉴频鉴相器用于接收输入信号和反馈信号，且依据所述输入信号和所述反馈信号，生成第一至第四输出信号；
所述电荷泵包括第一充放电单元和第二充放电单元；
其中，所述第一输出信号用于控制所述第一充放电单元的充电状态；所述第二输出信号用于控制所述第一充放电单元的放电状态；所述第三输出信号用于控制所述第二充放电单元的充电状态；所述第四输出信号用于控制所述第二充放电单元的放电状态。
优选的，在上述锁相环结构中，所述第一输出信号的脉冲宽度大于所述第三输出信号的脉冲宽度；
所述第二输出信号的脉冲宽度大于所述第四输出信号的脉冲宽度。
优选的，在上述锁相环结构中，所述鉴频鉴相器包括：第一至第四D触发器、第一至第三时间延迟单元、以及与门模块；
所述第一D触发器的电压端、所述第二D触发器的电压端、所述第三D触发器的电压端、以及所述第四D触发器的电压端分别与第一电压输入端连接；
所述第一D触发器的信号接收端接收所述输入信号；所述第三D触发器的信号接收端通过所述第一时间延迟单元接收所述输入信号；
所述第二D触发器的信号接收端接收所述反馈信号；所述第四D触发器的信号接收端通过所述第二时间延迟单元接收所述反馈信号；
所述第一D触发器的输出端用于输出所述第一输出信号；所述第二D触发器的输出端用于输出所述第二输出信号；所述第三D触发器的输出端用于输出所述第三输出信号；所述第四D触发器的输出端用于输出所述第四输出信号；
所述与门模块的第一输入端与所述第一D触发器的输出端连接，所述与门模块的第二输入端与所述第二D触发器的输出端连接；
所述与门模块的输出端分别与所述第三D触发器以及所述第四D触发器的复位端连接；
所述与门模块的输出端还通过所述第三时间延迟单元分别与所述第一D触发器以及所述第二D触发器的复位端连接。
优选的，在上述锁相环结构中，所述第一至第三时间延迟单元为偶数级反相器链。
优选的，在上述锁相环结构中，所述第一至第三时间延迟单元为RC延迟电路。
优选的，在上述锁相环结构中，所述第一充放电单元包括：第一至第八场效应管、第一至第二电流源、以及第一运算放大器；
其中，第一场效应管的栅极接收所述第一输出信号；
所述第一场效应管的第一电极端与所述第二场效应管的第一电极端连接，且连接节点通过所述第一电流源接入第二电压输入端；
所述第一场效应管的第二电极端与所述第二场效应管的第二电极端连接，且连接节点与所述第一运算放大器的输出端连接；
所述第二场效应管的栅极与所述第三场效应管的栅极连接；
所述第四场效应管的栅极接收所述第一输出信号；
所述第三场效应管的第一电极端与所述第四场效应管的第一电极端连接，且连接节点通过所述第一电流源接入所述第二电压输入端；
所述第三场效应管的第二电极端与所述第四场效应管的第二电极端连接，且连接节点与所述第一运算放大器的正相输入端连接；
所述第一运算放大器的反相输入端与所述第一运算放大器的输出端连接；
所述第五场效应管的栅极接收所述第二输出信号；
所述第五场效应管的第一电极端与所述第六场效应管的第一电极端连接，且连接节点与所述第一运算放大器的输出端连接；
所述第五场效应管的第二电极端与所述第六场效应管的第二电极端连接，且连接节点通过所述第二电流源接地；
所述第六场效应管的栅极与所述第七场效应管的栅极连接；
所述第八场效应管的栅极接收所述第二输出信号；
所述第七场效应管的第一电极端与所述第八场效应管的第一电极端连接，且连接节点与所述第一运算放大器的正相输入端连接；
所述第七场效应管的第二电极端与所述第八场效应管的第二电极端连接，且连接节点通过所述第二电流源接地；
所述第一运算放大器的正向输入端作为所述第一充放电单元的输出端。
优选的，在上述锁相环结构中，所述第一场效应管、所述第三场效应管、所述第五场效应管和所述第七场效应管均为P型场效应管；
所述第二场效应管、所述第四场效应管、所述第六场效应管和所述第八场效应管均为N型场效应管。
优选的，在上述锁相环结构中，所述第二充放电单元包括：第九至第十六场效应管、第三至第四电流源、以及第二运算放大器；
其中，第九场效应管的栅极接收所述第三输出信号；
所述第九场效应管的第一电极端与所述第十场效应管的第一电极端连接，且连接节点通过所述第三电流源接入所述第二电压输入端；
所述第九场效应管的第二电极端与所述第十场效应管的第二电极端连接，且连接节点与所述第二运算放大器的正相输入端连接；
所述第十场效应管的栅极与所述第十一场效应管的栅极连接；
所述第十二场效应管的栅极接收所述第三输出信号；
所述第十一场效应管的第一电极端与所述第十二场效应管的第一电极端连接，且连接节点通过所述第三电流源接入所述第二电压输入端；
所述第十一场效应管的第二电极端与所述第十二场效应管的第二电极端连接，且连接节点与所述第二运算放大器的输出端连接；
所述第二运算放大器的反相输入端与所述第二运算放大器的输出端连接；
所述第十三场效应管的栅极接收所述第四输出信号；
所述第十三场效应管的第一电极端与所述第十四场效应管的第一电极端连接，且连接节点与所述第二运算放大器的正相输入端连接；
所述第十三场效应管的第二电极端与所述第十四场效应管的第二电极端连接，且连接节点通过所述第四电流源接地；
所述第十四场效应管的栅极与所述第十五场效应管的栅极连接；
所述第十六场效应管的栅极接收所述第四输出信号；
所述第十五场效应管的第一电极端与所述第十六场效应管的第一电极端连接，且连接节点与所述第二运算放大器的输出端连接；
所述第十五场效应管的第二电极端与所述第十六场效应管的第二电极端连接，且连接节点通过所述第四电流源接地；
所述第二运算放大器的正相输入端作为所述第二充放电单元的输出端；
所述第一充放电单元的输出端与所述第二充放电单元的输出端连接，作为所述电荷泵的输出端。
优选的，在上述锁相环结构中，所述第九场效应管、所述第十一场效应管、所述第十三场效应管和所述第十五场效应管均为N型场效应管；
所述第十场效应管、所述第十二场效应管、所述第十四场效应管和所述第十六场效应管均为P型场效应管。
一种电子设备，所述电子设备包括上述任一项所述的锁相环结构。
相较于现有技术，本发明实现的有益效果为：
本发明提供的一种快速锁定的锁相环结构至少包括：鉴频鉴相器和电荷泵；所述鉴频鉴相器用于接收输入信号和反馈信号，且依据所述输入信号和所述反馈信号，生成第一至第四输出信号；所述电荷泵包括第一充放电单元和第二充放电单元；其中，所述第一输出信号用于控制所述第一充放电单元的充电状态；所述第二输出信号用于控制所述第一充放电单元的放电状态；所述第三输出信号用于控制所述第二充放电单元的充电状态；所述第四输出信号用于控制所述第二充放电单元的放电状态。
也就是说，通过鉴频鉴相器控制两个充放电单元的充电状态，可以极大程度的提高充电速度，进而缩短充电时间，进而有效减少锁相环结构的锁定时间，实现了锁相环结构的快速锁定。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中锁相环结构的结构示意图；
图2为现有技术中锁相环结构的原理示意图；
图3为现有技术中锁相环结构中鉴频鉴相器的电路原理示意图；
图4为现有技术中锁相环结构的信号波形示意图；
图5为现有技术中锁相环结构中环路控制电压VC的变化示意图；
图6为本发明实施例提供的一种快速锁定的锁相环结构的原理示意图；
图7为本发明实施例提供的一种鉴频鉴相器的结构示意图；
图8为本发明实施例提供的一种鉴频鉴相器的信号波形示意图；
图9为本发明实施例提供的一种时间延迟单元的结构示意图；
图10为本发明实施例提供的另一种时间延迟单元的结构示意图；
图11为本发明实施例提供的一种电荷泵的结构示意图；
图12为本发明实施例提供的一种快速锁定的锁相环结构中环路控制电压VC的变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的发明创造过程中，发明人发现，电荷泵式锁相环结构是CMOS集成电路中最常用的锁相环结构，参考图1，图1为现有技术中锁相环结构的结构示意图，其主要功能模块至少包括：
鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO和分频器DIV。
基于图1所示的锁相环结构，参考图2，图2为现有技术中锁相环结构的原理示意图，其中，电荷泵CP至少包括电流源、低通滤波器LPF至少包括电阻Rp和电容Cp，下面对其基本工作原理进行说明：
鉴频鉴相器PFD接收输入信号Fin和反馈信号Fbck；当输入信号Fin的频率低于反馈信号Fbck的频率，或输入信号Fin的相位超前于反馈信号Fbck的相位，则鉴频鉴相器PFD的第一输出信号UP＝1(即高电平)，第二输出信号DN＝0(即低电平)；当输入信号Fin的频率高于反馈信号Fbck的频率，或输入信号Fin的相位滞后于反馈信号Fbck的相位，则鉴频鉴相器PFD的第一输出信号UP＝0(即低电平)，第二输出信号DN＝1(即高电平)。
第一输出信号UP和第二输出信号DN用于控制电荷泵CP的充放电时间；具体为：第一输出信号UP＝1时充电，第一输出信号UP＝0时充电截止；第二输出信号DN＝1时放电，第二输出信号DN＝0时放电截止。其中，充电电流和放电电流的大小相同。
充放电电流经过低通滤波器LPF，产生环路控制电压VC。
环路控制电路VC控制压控振荡器VCO的输出信号Fout的频率，环路控制电压VC为高电平时，输出信号Fout的频率增大；环路控制电压VC为低电平时，输出信号Fout的频率减小。
输出信号Fout还经过分频器DIV产生反馈信号Fbck，其中，分频系数M≥1。
在锁相环结构锁定时，输入信号Fin和反馈信号Fbck的频率和相位均保持一致，此时输出信号Fout频率为输入信号Fin的M倍，此时实现时钟M倍频功能。
参考图3，图3为现有技术中锁相环结构中鉴频鉴相器的电路原理示意图。
鉴频鉴相器PFD主要包括两个带复位端的D触发器31和32、与门模块33和延时单元34构成。
输入信号Fin和反馈信号Fbck的上升沿分别作为D触发器的输入时钟进行采样，由于D触发器的输入端为高电平，此时第一输出信号UP和第二输出信号DN为高电平，如果第一输出信号UP和第二输出信号DN同时为高电平时，通过与门模块产生复位信号Reset，将D触发器的输出清零。
因此，第一输出信号UP和第二输出信号DN的高电平脉宽差和输出信号Fin的相位差成正比。
进一步的，为了防止“死区”效应产生随机相位差累计现象造成输出信号抖动，加入延时单元，使第一输出信号UP和第二输出信号DN保持一定的重合脉冲。
并且，在上文有描述到，第一输出信号UP控制电荷泵充电，第二输出信号DN控制电荷泵CP放电，充放电电流经过低通滤波器LPF，产生环路控制电压VC，环路控制电路VC控制压控振荡器VCO频率和相位调整，构成一个闭环负反馈环路。
当输入信号Fin和反馈信号Fbck的频率和相位一致时，闭环负反馈环路达到稳定，锁相环进入锁定状态。
参考图4，图4为现有技术中锁相环结构的信号波形示意图。
图4中体现的是输入信号Fin的相位超前于反馈信号Fbck的相位的一种情况。
如图4可知，在该情况下，分别产生相位差成正比的第一输出信号UP和第二输出信号DN。由于第一输出信号UP的脉冲较宽，电荷泵CP处于充电状态，因此环路控制电压VC上升，控制压控振荡器VCO振荡频率和相位，最终使反馈信号Fbck相位提前。
由此可知，压控振荡器VOC的环路控制电压VC改变速率主要受充放电电流大小和低通滤波器LPF中电阻Rp和电容Cp的影响。
进一步的，结合图2所示的锁相环结构的原理示意图，其2阶锁相环结构的传输函数为：
Figure BDA0002974292640000081
其中，Kvco为压控振荡器VCO的增益；
Ip为电荷泵CP充放电电流；
Rp为低通滤波器LPF中电阻；
Cp为低通滤波器LPF中电容。
进一步的，锁相环结构主要环路特性由以下参数决定：
本征频率：
Figure BDA0002974292640000091
阻尼系数：
Figure BDA0002974292640000092
在电路设计中，根据时钟频率、带宽和分频器系数M等参数，可以获得优化的本征频率和阻尼系数，使锁相环结构的锁定时间以及输出抖动最优化。
但是，对确定的本征频率和阻尼系数，电荷泵CP充放电电流Ip和低通滤波器LPF中电容Cp是确定值，不能随意进行调整。
进一步的，参考图5，图5为现有技术中锁相环结构中环路控制电压VC的变化示意图。
其中，锁相环结构的锁定过程可以由环路控制电压VC的稳定过程体现。
如图5可知，锁定时间Tlock(lock time)主要分为充电时间T1和稳定时间T2两部分，即Tlock＝T1+T2。锁定后环路控制电压VC为相对稳定值。
其中，充电时间T1主要是指环路控制电压VC从复位电平充电(上电过程中该电平通常为0V)到使压控振荡器VCO的振荡频率进入环路捕获范围的时间；稳定时间T2主要是指锁相环结构进入环路捕获范围后稳定锁定所需要的时间。
由于充电时间T1主要由充电电流Ip和低通滤波器LPF中电容Cp决定，且Ip越大T1越小、Cp越大T1越大。
但是，Ip和Cp主要由系统动态参数决定，因此固定分频比下T1的可调范围很小；T2大小也由环路参数决定，通常设计中取最优值。
因此，在锁相环结构的环路参数ωn和ζ确定后，锁相环结构的锁定时间相对固定，很难被缩短，且在对一般电荷泵锁相环结构而言，T1>>T2。
基于此，发明人提出了一种快速锁定的锁相环结构，能在不改变系统动态参数的前提下，极大程度的缩短初始的充电时间T1，进而有效减少锁定时间Tlock，实现了锁相环结构的快速锁定。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参考图6，图6为本发明实施例提供的一种快速锁定的锁相环结构的原理示意图。
所述锁相环结构至少包括：鉴频鉴相器PFD和电荷泵CP；
所述鉴频鉴相器PFD用于接收输入信号Fin和反馈信号Fbck，且依据所述输入信号Fin和所述反馈信号Fbck，生成第一至第四输出信号(UP、DN、FUP、FDN)；
所述电荷泵CP包括第一充放电单元CP1和第二充放电单元CP2；
其中，所述第一输出信号UP用于控制所述第一充放电单元CP1的充电状态；所述第二输出信号DN用于控制所述第一充放电单元CP1的放电状态；所述第三输出信号FUP用于控制所述第二充放电单元CP2的充电状态；所述第四输出信号FDN用于控制所述第二充放电单元CP2的放电状态。
需要说明的是，所述第二充放电单元CP2的充放电电流相同，且远大于所述第一充放电单元CP1的充放电电流。
所述第一充放电单元CP1的充放电电流相同。
假设，所述第一充放电单元CP1的充放电电流为Ip，则所述第二充放电单元CP2的充放电电流为N*Ip，(N＞1)。
在该实施例中，鉴频鉴相器PFD通过比较所述输入信号Fin和所述反馈信号Fbck的相位，通过第一输出信号UP和第二输出信号DN控制所述第一充放电单元CP1的充放电状态，并且通过第三输出信号FUP和第四输出信号FDN控制所述第二充放电单元CP2的充放电状态，可显著提升低通滤波器LPF中电容Cp的充电速度，以缩短充电时间，进而有效减少锁相环结构的锁定时间，实现了锁相环结构的快速锁定。
进一步的，如图6所示，所述锁相环结构还包括：低通滤波器LPF、压控振荡器VCO、以及分频器DIV。
其中，所述低通滤波器LPF至少包括电阻Rp和电容Cp。
进一步的，基于本发明上述实施例，所述第一输出信号UP的脉冲宽度大于所述第三输出信号FUP的脉冲宽度；
所述第二输出信号DN的脉冲宽度大于所述第四输出信号FDN的脉冲宽度。
在该实施例中，将第三输出信号FUP和第四输出信号FDN的脉冲宽度设计为比第一输出信号UP和第二输出信号DN的脉冲宽度窄。
那么，当输入信号Fin和反馈信号Fbck的相位差小到一定程度时，由于第三输出信号FUP和第四输出信号FDN的脉冲宽度窄，因此会提前关闭第二充放电单元CP2，此时锁相环结构进入正常锁定过程。
在锁定过程中，只有充电阶段T1的充电电流被增大，而最终锁定过程中仍保持优化的Ip和Cp不变，因此稳定时间T2基本不受影响。
也就是说，本发明提出的一种快速锁定的锁相环结构，能在不改变系统动态参数的前提下，极大程度的缩短初始的充电时间T1，进而有效减少锁定时间Tlock，实现了锁相环结构的快速锁定。
进一步的，基于本发明上述实施例，参考图7，图7为本发明实施例提供的一种鉴频鉴相器的结构示意图。
所述鉴频鉴相器PFD包括：第一至第四D触发器(71-74)、第一至第三时间延迟单元(75-77)、以及与门模块78；
所述第一D触发器71的电压端D、所述第二D触发器72的电压端D、所述第三D触发器73的电压端D、以及所述第四D触发器74的电压端D分别与第一电压输入端VDD1连接；
所述第一D触发器71的信号接收端Clk接收所述输入信号Fin；所述第三D触发器73的信号接收端Clk通过所述第一时间延迟单元75接收所述输入信号Fin；
所述第二D触发器72的信号接收端Clk接收所述反馈信号Fbck；所述第四D触发器74的信号接收端Clk通过所述第二时间延迟单元76接收所述反馈信号Fbck；
所述第一D触发器71的输出端Q用于输出所述第一输出信号UP；所述第二D触发器72的输出端Q用于输出所述第二输出信号DN；所述第三D触发器73的输出端Q用于输出所述第三输出信号FUP；所述第四D触发器74的输出端Q用于输出所述第四输出信号FDN；
所述与门模块78的第一输入端与所述第一D触发器71的输出端Q连接，所述与门模块78的第二输入端与所述第二D触发器72的输出端Q连接；
所述与门模块78的输出端分别与所述第三D触发器73以及所述第四D触发器74的复位端Reset连接；
所述与门模块78的输出端还通过所述第三时间延迟单元77分别与所述第一D触发器71以及所述第二D触发器72的复位端Reset连接。
在该实施例中，改进后的鉴频鉴相器PFD用于产生预期的第一至第四输出信号(UP、DN、FUP、FDN)；
第一输出信号UP和第二输出信号DN通过与门模块78产生复位信号Reset2，且复位信号Reset2通过第三时间延迟单元77后产生复位信号Reset1。
参考图8，图8为本发明实施例提供的一种鉴频鉴相器的信号波形示意图。
第一输出信号UP、第二输出信号DN、第三输出信号FUP和第四输出信号FDN的脉冲宽度明显不同。
当输入信号Fin和反馈信号Fbck的相位小到一定程度时，第三输出信号FUP和第四输出信号FDN会被提前关闭(0V)。
需要说明的是，所述第一时间延迟单元75用于调节所述输入信号Fin的延迟时间，用于改变第三输出信号FUP的脉冲宽度；所述第二时间延迟单元76用于调节所述反馈信号Fbck的延迟时间，用于改变第四输出信号FDN的脉冲宽度；进而决定鉴频鉴相器PFD的工作状态，即输入信号Fin和反馈信号Fbck的相位差小到什么程度时，关闭第三输出信号FUP和第四输出信号FDN。
所述第三时间延迟单元77用于设定所述锁相环结构锁定时第一输出信号UP和第二输出信号DN的重合脉冲宽度，以防止死区效应。
进一步的，基于本发明上述实施例，参考图9，图9为本发明实施例提供的一种时间延迟单元的结构示意图。
所述第一至第三时间延迟单元为偶数级反相器链。
在该实施例中，所述第一时间延迟单元75、所述第二时间延迟单元76和所述第三时间延迟单元77的级数不同。
其延迟大小由反相器内部器件尺寸以及反相器级数控制，单级反相器延迟越大，反相器级数越多，延迟时间越长。
进一步的，基于本发明上述实施例，参考图10，图10为本发明实施例提供的另一种时间延迟单元的结构示意图。
所述第一至第三时间延迟单元为RC延迟电路。
在该实施例中，所述RC延迟电路的延迟时间主要由RC时间常数决定，通过调整电阻R和电容C的大小，可调整延迟时间。
其中，电阻R和电容C越大，延迟时间越长。
需要说明的是，所述第一至第三时间延迟单元也可以通过多级反相器和多级RC延迟电路实现。
进一步的，基于本发明上述实施例，参考图11，图11为本发明实施例提供的一种电荷泵的结构示意图。
所述第一充放电单元CP1包括：第一至第八场效应管、第一至第二电流源、以及第一运算放大器；
其中，第一场效应管M1的栅极接收所述第一输出信号UP；
所述第一场效应管M1的第一电极端与所述第二场效应管M2的第一电极端连接，且连接节点通过所述第一电流源111接入第二电压输入端VDD2；
所述第一场效应管M1的第二电极端与所述第二场效应管M2的第二电极端连接，且连接节点与所述第一运算放大器C1的输出端连接；
所述第二场效应管M2的栅极与所述第三场效应管M3的栅极连接；
所述第四场效应管M4的栅极接收所述第一输出信号UP；
所述第三场效应管M3的第一电极端与所述第四场效应管M4的第一电极端连接，且连接节点通过所述第一电流源111接入所述第二电压输入端VDD2；
所述第三场效应管M3的第二电极端与所述第四场效应管M4的第二电极端连接，且连接节点与所述第一运算放大器C1的正相输入端连接；
所述第一运算放大器C1的反相输入端与所述第一运算放大器C1的输出端连接；
所述第五场效应管M5的栅极接收所述第二输出信号DN；
所述第五场效应管M5的第一电极端与所述第六场效应管M6的第一电极端连接，且连接节点与所述第一运算放大器C1的输出端连接；
所述第五场效应管M5的第二电极端与所述第六场效应管M6的第二电极端连接，且连接节点通过所述第二电流源112接地；
所述第六场效应管M6的栅极与所述第七场效应管M7的栅极连接；
所述第八场效应管M8的栅极接收所述第二输出信号DN；
所述第七场效应管M7的第一电极端与所述第八场效应管M8的第一电极端连接，且连接节点与所述第一运算放大器C1的正相输入端连接；
所述第七场效应管M7的第二电极端与所述第八场效应管M8的第二电极端连接，且连接节点通过所述第二电流源112接地；
所述第一运算放大器C1的正向输入端作为所述第一充放电单元CP1的输出端。
其中，所述第一场效应管M1、所述第三场效应管M3、所述第五场效应管M5和所述第七场效应管M7均为P型场效应管；
所述第二场效应管M2、所述第四场效应管M4、所述第六场效应管M6和所述第八场效应管M8均为N型场效应管。
所述第二充放电单元CP2包括：第九至第十六场效应管、第三至第四电流源、以及第二运算放大器；
其中，第九场效应管M9的栅极接收所述第三输出信号FUP；
所述第九场效应管M9的第一电极端与所述第十场效应管M10的第一电极端连接，且连接节点通过所述第三电流源113接入所述第二电压输入端VDD2；
所述第九场效应管M9的第二电极端与所述第十场效应管M10的第二电极端连接，且连接节点与所述第二运算放大器C2的正相输入端连接；
所述第十场效应管M10的栅极与所述第十一场效应管M11的栅极连接；
所述第十二场效应管M12的栅极接收所述第三输出信号FUP；
所述第十一场效应管M11的第一电极端与所述第十二场效应管M12的第一电极端连接，且连接节点通过所述第三电流源113接入所述第二电压输入端VDD2；
所述第十一场效应管M11的第二电极端与所述第十二场效应管M12的第二电极端连接，且连接节点与所述第二运算放大器C2的输出端连接；
所述第二运算放大器C2的反相输入端与所述第二运算放大器C2的输出端连接；
所述第十三场效应管M13的栅极接收所述第四输出信号FDN；
所述第十三场效应管M13的第一电极端与所述第十四场效应管M14的第一电极端连接，且连接节点与所述第二运算放大器C2的正相输入端连接；
所述第十三场效应管M13的第二电极端与所述第十四场效应管M14的第二电极端连接，且连接节点通过所述第四电流源114接地；
所述第十四场效应管M14的栅极与所述第十五场效应管M15的栅极连接；
所述第十六场效应管M16的栅极接收所述第四输出信号FDN；
所述第十五场效应管M15的第一电极端与所述第十六场效应管M16的第一电极端连接，且连接节点与所述第二运算放大器C2的输出端连接；
所述第十五场效应管M15的第二电极端与所述第十六场效应管M16的第二电极端连接，且连接节点通过所述第四电流源114接地；
所述第二运算放大器C2的正相输入端作为所述第二充放电单元CP2的输出端；
所述第一充放电单元CP1的输出端与所述第二充放电单元CP2的输出端连接，作为所述电荷泵CP的输出端。
其中，所述第九场效应管M9、所述第十一场效应管M11、所述第十三场效应管M13和所述第十五场效应管M15均为N型场效应管；
所述第十场效应管M10、所述第十二场效应管M12、所述第十四场效应管M14和所述第十六场效应管M16均为P型场效应管。
在该实施例中，UPB为第一输出信号UP的反相信号，DNB为第二输出信号DN的反相信号，FUPB为第三输出信号FUP的反相信号，FDNB为第四输出信号FDN的反相信号。
如图11所示，第一输出信号UP、第二输出信号DN、第三输出信号FUP和第四输出信号FDN分别控制不同支路电流对VC节点充放电，其中第三输出信号FUP和第四输出信号FDN控制大电流N*Ip，(N＞1)。
结合图7和图11可知，当输入信号Fin和反馈信号Fbck的相位相差较大时，第一输出信号UP和第二输出信号DN、第三输出信号FUP和第四输出信号FDN控制的两条支路同时打开，实现对VC节点快速充放电；当输出信号Fin和反馈信号Fbck的相位相差小到一定程度时，第三输出信号FUP和第四输出信号FDN控制的大电流支路关闭，此时由第一输出信号UP和第二输出信号DN控制电荷泵的充放电电流，完成正常的稳定时间过程。
进一步的，参考图12，图12为本发明实施例提供的一种快速锁定的锁相环结构中环路控制电压VC的变化示意图。
如图12可知，由于充电阶段充放电电流较大，进而大幅度缩短了充电时间T1，且不影响稳定时间T2，从而有效减少锁相环结构的锁定时间Tlock(locktime)，实现了锁相环结构的快速锁定。
进一步的，基于本发明上述全部实施例，在本发明另一实施例中还提供了一种电子设备，所述电子设备包括上述实施例所述的锁相环结构。
以上对本发明所提供的一种快速锁定的锁相环结构及电子设备进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种快速锁定的锁相环结构，其特征在于，所述锁相环结构至少包括：鉴频鉴相器和电荷泵；
所述鉴频鉴相器用于接收输入信号和反馈信号，且依据所述输入信号和所述反馈信号，生成第一至第四输出信号；
所述电荷泵包括第一充放电单元和第二充放电单元；
其中，所述第一输出信号用于控制所述第一充放电单元的充电状态；所述第二输出信号用于控制所述第一充放电单元的放电状态；所述第三输出信号用于控制所述第二充放电单元的充电状态；所述第四输出信号用于控制所述第二充放电单元的放电状态。
2.根据权利要求1所述的锁相环结构，其特征在于，所述第一输出信号的脉冲宽度大于所述第三输出信号的脉冲宽度；
所述第二输出信号的脉冲宽度大于所述第四输出信号的脉冲宽度。
3.根据权利要求1所述的锁相环结构，其特征在于，所述鉴频鉴相器包括：第一至第四D触发器、第一至第三时间延迟单元、以及与门模块；
所述第一D触发器的电压端、所述第二D触发器的电压端、所述第三D触发器的电压端、以及所述第四D触发器的电压端分别与第一电压输入端连接；
所述第一D触发器的信号接收端接收所述输入信号；所述第三D触发器的信号接收端通过所述第一时间延迟单元接收所述输入信号；
所述第二D触发器的信号接收端接收所述反馈信号；所述第四D触发器的信号接收端通过所述第二时间延迟单元接收所述反馈信号；
所述第一D触发器的输出端用于输出所述第一输出信号；所述第二D触发器的输出端用于输出所述第二输出信号；所述第三D触发器的输出端用于输出所述第三输出信号；所述第四D触发器的输出端用于输出所述第四输出信号；
所述与门模块的第一输入端与所述第一D触发器的输出端连接，所述与门模块的第二输入端与所述第二D触发器的输出端连接；
所述与门模块的输出端分别与所述第三D触发器以及所述第四D触发器的复位端连接；
所述与门模块的输出端还通过所述第三时间延迟单元分别与所述第一D触发器以及所述第二D触发器的复位端连接。
4.根据权利要求3所述的锁相环结构，其特征在于，所述第一至第三时间延迟单元为偶数级反相器链。
5.根据权利要求3所述的锁相环结构，其特征在于，所述第一至第三时间延迟单元为RC延迟电路。
6.根据权利要求1所述的锁相环结构，其特征在于，所述第一充放电单元包括：第一至第八场效应管、第一至第二电流源、以及第一运算放大器；
其中，第一场效应管的栅极接收所述第一输出信号；
所述第一场效应管的第一电极端与所述第二场效应管的第一电极端连接，且连接节点通过所述第一电流源接入第二电压输入端；
所述第一场效应管的第二电极端与所述第二场效应管的第二电极端连接，且连接节点与所述第一运算放大器的输出端连接；
所述第二场效应管的栅极与所述第三场效应管的栅极连接；
所述第四场效应管的栅极接收所述第一输出信号；
所述第三场效应管的第一电极端与所述第四场效应管的第一电极端连接，且连接节点通过所述第一电流源接入所述第二电压输入端；
所述第三场效应管的第二电极端与所述第四场效应管的第二电极端连接，且连接节点与所述第一运算放大器的正相输入端连接；
所述第一运算放大器的反相输入端与所述第一运算放大器的输出端连接；
所述第五场效应管的栅极接收所述第二输出信号；
所述第五场效应管的第一电极端与所述第六场效应管的第一电极端连接，且连接节点与所述第一运算放大器的输出端连接；
所述第五场效应管的第二电极端与所述第六场效应管的第二电极端连接，且连接节点通过所述第二电流源接地；
所述第六场效应管的栅极与所述第七场效应管的栅极连接；
所述第八场效应管的栅极接收所述第二输出信号；
所述第七场效应管的第一电极端与所述第八场效应管的第一电极端连接，且连接节点与所述第一运算放大器的正相输入端连接；
所述第七场效应管的第二电极端与所述第八场效应管的第二电极端连接，且连接节点通过所述第二电流源接地；
所述第一运算放大器的正向输入端作为所述第一充放电单元的输出端。
7.根据权利要求6所述的锁相环结构，其特征在于，所述第一场效应管、所述第三场效应管、所述第五场效应管和所述第七场效应管均为P型场效应管；
所述第二场效应管、所述第四场效应管、所述第六场效应管和所述第八场效应管均为N型场效应管。
8.根据权利要求6所述的锁相环结构，其特征在于，所述第二充放电单元包括：第九至第十六场效应管、第三至第四电流源、以及第二运算放大器；
其中，第九场效应管的栅极接收所述第三输出信号；
所述第九场效应管的第一电极端与所述第十场效应管的第一电极端连接，且连接节点通过所述第三电流源接入所述第二电压输入端；
所述第九场效应管的第二电极端与所述第十场效应管的第二电极端连接，且连接节点与所述第二运算放大器的正相输入端连接；
所述第十场效应管的栅极与所述第十一场效应管的栅极连接；
所述第十二场效应管的栅极接收所述第三输出信号；
所述第十一场效应管的第一电极端与所述第十二场效应管的第一电极端连接，且连接节点通过所述第三电流源接入所述第二电压输入端；
所述第十一场效应管的第二电极端与所述第十二场效应管的第二电极端连接，且连接节点与所述第二运算放大器的输出端连接；
所述第二运算放大器的反相输入端与所述第二运算放大器的输出端连接；
所述第十三场效应管的栅极接收所述第四输出信号；
所述第十三场效应管的第一电极端与所述第十四场效应管的第一电极端连接，且连接节点与所述第二运算放大器的正相输入端连接；
所述第十三场效应管的第二电极端与所述第十四场效应管的第二电极端连接，且连接节点通过所述第四电流源接地；
所述第十四场效应管的栅极与所述第十五场效应管的栅极连接；
所述第十六场效应管的栅极接收所述第四输出信号；
所述第十五场效应管的第一电极端与所述第十六场效应管的第一电极端连接，且连接节点与所述第二运算放大器的输出端连接；
所述第十五场效应管的第二电极端与所述第十六场效应管的第二电极端连接，且连接节点通过所述第四电流源接地；
所述第二运算放大器的正相输入端作为所述第二充放电单元的输出端；
所述第一充放电单元的输出端与所述第二充放电单元的输出端连接，作为所述电荷泵的输出端。
9.根据权利要求8所述的锁相环结构，其特征在于，所述第九场效应管、所述第十一场效应管、所述第十三场效应管和所述第十五场效应管均为N型场效应管；
所述第十场效应管、所述第十二场效应管、所述第十四场效应管和所述第十六场效应管均为P型场效应管。
10.一种电子设备，其特征在于，所述电子设备包括权利要求1-9任一项所述的锁相环结构。
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