KR20100066166A - 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기 - Google Patents

노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기 Download PDF

Info

Publication number
KR20100066166A
KR20100066166A KR1020080124843A KR20080124843A KR20100066166A KR 20100066166 A KR20100066166 A KR 20100066166A KR 1020080124843 A KR1020080124843 A KR 1020080124843A KR 20080124843 A KR20080124843 A KR 20080124843A KR 20100066166 A KR20100066166 A KR 20100066166A
Authority
KR
South Korea
Prior art keywords
bias
voltage
node
power supply
output
Prior art date
Application number
KR1020080124843A
Other languages
English (en)
Inventor
김영식
배승준
곽상협
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080124843A priority Critical patent/KR20100066166A/ko
Priority to US12/627,730 priority patent/US8159275B2/en
Publication of KR20100066166A publication Critical patent/KR20100066166A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기를 공개한다. 본 발명은 레귤레이터를 이용하여 전압 제어 발진기를 구동하는 위상 동기 루프에서 레귤레이터로 바이어스 전압을 인가하는 바이어스 발생기의 전원 노이즈 특성이 레귤레이터의 전원 노이즈 특성과 반대가 되도록 구성하여 위상 동기 루프에서 발생하는 지터를 줄일 수 있다.

Description

노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기{PLL having bias generator to reduce noise and bias generator}
본 발명은 위상 동기 루프에 관한 것으로서, 특히 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기에 관한 것이다.
위상 동기 루프(Phase Locked Loop: 이하 PLL)는 입력 클럭 신호와 전압 제어 발진기(Voltage Controlled Oscillator : VCO)에서 출력되는 출력 클럭 신호의 위상차를 검출하여 출력 클럭 신호의 주파수 및 위상을 결정하는 회로로, 입력 클럭 신호의 주파수와 출력 클럭 신호의 주파수를 동기(synchronization)하기 위해서 많이 사용하고 있다.
본 발명의 목적은 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 위상 동기 루프의 바이어스 발생기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 위상 동기 루프는 입력 클럭 신호와 출력 클럭 신호의 위상 비교하여 업 신호 및 다운 신호를 출력하는 위상 감지부, 상기 업 신호 및 상기 다운 신호에 응답하여 전하를 충전 및 방전하여 펌핑 전압을 출력하는 차지 펌프, 상기 펌핑 전압을 필터링하여 필터링 전압을 출력하는 루프 필터, 전원 전압에 반비례하는 바이어스 전압을 발생하는 바이어스 발생기, 상기 바이어스 전압을 인가받고, 상기 필터링 전압을 인가받아 상기 필터링 전압과 동일한 전압 레벨을 갖는 제어 전압을 출력하는 레귤레이터, 및 상기 제어 전압에 응답하여 상기 출력 클럭 신호의 주파수를 조절하여 출력하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바이어스 발생기는 상기 전원 전압과 상기 접지 전압 사이에 연결되고, 제1 바이어스 노드 및 제2 바이어스 노드에 각각 상기 전원 전압에 비례하는 제1 및 제2 바이어스 설정 전압을 발생하여, 바이어스 출력 노드에 상기 바이어스 전압을 발생하는 바이어스 발생부, 및 상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 바이어스 설정 전압에 응답하여 상기 바이어스 전압이 상기 전원 전압에 반비례하도록 조절하는 제1 바이어스 조절부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바이어스 발생부는 상기 전원 전압과 상기 제1 바이어스 노드 및 상기 바이어스 출력 노드 사이에 연결되고, 상기 제1 바이어스 설정 전압에 응답하여 상기 바이어스 출력 노드에 상기 바이어스 전압을 발생하는 바이어스 미러부, 상기 전원 전압 및 상기 제1 바이어스 노드와 상기 접지 전압 사이에 연결되고, 상기 전원 전압의 전압 레벨에 응답하여, 상기 제1 및 제2 바이어스 설정 전압의 전압 레벨을 조절하는 바이어스 설정부, 및 상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 바이어스 전압을 인가받아 상기 바이어스 출력 노드로 상기 바이어스 전압을 출력하는 바이어스 출력부를 구비하는 바이어스 발생기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바이어스 미러부는 상기 전원 전압과 상기 제1 바이어스 노드 사이에 연결되고, 게이트가 상기 제1 바이어스 노드에 연결된 제1 PMOS 트랜지스터, 및 상기 전원 전압과 상기 바이어스 출력 노드 사이에 연결되고, 게이트가 상기 제1 바이어스 노드에 연결된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바이어스 설정부는 상기 제1 바이어스 노드와 상기 제2 바이어스 노드 사이에 연결되는 제1 NMOS 트랜지스터, 상기 제2 바이어스 노드와 상기 접지 전압 사이에 연결되는 저항, 및 상기 제2 바이어스 설 정 전압을 반전하여 상기 제1 NMOS 트랜지스터의 게이트로 인가하는 인버터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바이어스 출력부는 상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 게이트가 상기 바이어스 출력 노드에 연결되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 바이어스 조절부는 상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 게이트로 상기 제2 바이어스 설정 전압을 인가받는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바이어스 발생기는 상기 전원 전압과 상기 바이어스 출력 노드 및 상기 접지 전압 사이에 연결되고, 상기 전원 전압의 전압 레벨에 응답하여 상기 바이어스 전압이 상기 전원 전압에 1차 함수적으로 반비례하도록 조절하는 제2 바이어스 조절부를 추가로 더 구비하고, 상기 제2 바이어스 조절부는 상기 전원 전압과 상기 바이어스 출력 노드 사이에 연결되고, 게이트가 제3 바이어스 노드에 연결되는 제3 PMOS 트랜지스터, 상기 전원 전압과 상기 제3 바이어스 노드 사이에 연결되고 게이트가 상기 제3 바이어스 노드에 연결되는 제4 PMOS 트랜지스터, 및 상기 제3 노드와 접지 전압 사이에 연결되고, 게이트가 상기 제3 바이어스 노드에 연결되는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 레귤레이터는 제1 및 제2 노드와 제3 노드 사이에 연결되고, 상기 필터링 전압과 상기 제어 전압의 전압 차를 감지하여 상기 제1 및 제2 노드에 전압차를 발생하는 차동 입력부, 상기 전원 전압과 상기 제1 노드 및 상기 제어 전압이 출력되는 출력 노드 사이에 연결되고, 상기 제1 노드로 흐르는 전류를 미러하여 상기 출력 노드로 흐르는 전류를 제어하는 제1 전류 미러부, 상기 전원 전압과 상기 제2 노드 및 제4 노드 사이에 연결되고, 상기 제2 노드로 흐르는 전류를 미러하여 상기 제4 노드로 흐르는 전류를 제어하는 제2 전류 미러부, 상기 제4 노드 및 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 제4 노드로 흐르는 전류를 미러하여 상기 출력 노드로 흐르는 전류를 제어하는 제3 전류 미러부, 및 상기 제3 노드와 상기 접지 전압 사이에 연결되고, 바이어스 전압을 인가받아 상기 제3 노드에 바이어스 전류를 발생하는 바이어스부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 바이어스 발생기는 전원 전압과 제1 바이어스 노드 및 바이어스 출력 노드 사이에 연결되고, 상기 제1 바이어스 노드로 흐르는 전류에 대응하는 전류를 상기 출력 노드로 공급하는 바이어스 미러부, 상기 전원 전압 및 상기 제1 바이어스 노드와 접지 전압 사이에 연결되고, 상기 전원 전압의 전압 레벨에 응답하여, 상기 제1 바이어스 노드 및 상기 제1 바이어스 노드와 상기 접지 전압 사이의 제2 바이어스 노드의 전압 레벨을 조절하는 바이어스 설정부, 상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 바이어스 노드의 전압에 응답하여 상기 바이어스 전압이 상기 전원 전압에 반비례하도록 조절하는 제1 바이어스 조절부, 상기 제1 바이어스 조절부와 병렬로 연결되고, 상기 바이어스 전압을 인가받아 상기 바이어스 출력 노드로 상기 바이어스 출 력 전압을 출력하는 바이어스 출력부, 및 상기 전원 전압과 상기 바이어스 출력 노드 및 상기 접지 전압 사이에 연결되고, 상기 전원 전압의 전압 레벨에 응답하여 상기 바이어스 전압이 상기 전원 전압에 1차 함수적으로 반비례하도록 조절하는 제2 바이어스 조절부를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 위상 동기 루프 및 바이어스 발생기는 바이어스 발생기의 노이즈 특성이 레귤레이터의 노이즈 특성과 반대가 되므로, 전원 노이즈에 의한 위상 동기 루프의 지터 발생을 최소화할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 위상 동기 루프 및 바이어스 발생기를 설명하면 다음과 같다.
도 1 은 본 발명의 위상 동기 루프의 일예를 나타내는 도면이다. 도 1 을 참조하면 위상 동기 루프는 위상 감지부(10), 차지 펌프(20), 루프 필터(30), 바이어스 발생부(40), 레귤레이터(regulator)(50) 및 전압 제어 발진기(Voltage Controlled Oscillator : VCO)(60)를 구비한다.
위상 감지부(10)는 외부에서 입력되는 입력 클럭 신호(iclk)와 전압 제어 발진기(60)에서 출력되는 출력 클럭 신호(oclk)를 인가받아 두 클럭 신호(iclk, oclk)의 위상 비교하여 업 신호(UP) 및 다운 신호(DN)를 출력한다. 차지 펌프(20)는 업 신호(UP) 또는 다운 신호(DN)에 응답하여 전하를 충전 및 방전하여 펌핑 전압(Vcp)을 출력한다. 루프 필터(30)는 로우 패스 필터(low pass filter)로서 펌핑 전압(Vcp)을 필터링하여 필터링 전압(Vpmp)을 출력한다. 레귤레이터(40)는 필터링 전압(Vpmp)을 인가받고, 필터링 전압(Vpmp)과 동일한 전압 레벨을 갖는 제어 전압(VC)을 안정적으로 공급한다. 바이어스 발생기(50)는 레귤레이터(40)를 안정적으로 동작시키기 위한 바이어스 전압(Vbias) 및 바이어스 전류(Ibias) 발생하여 레귤레이터(40)로 공급한다. 전압 제어 발진기(60)는 제어 전압(VC)에 응답하여 출력 클럭 신호(oclk)의 주파수를 조절하여 출력한다. 그리고 도시하지 않았으나 위상 동기 루프는 입력 클럭 신호(iclk)보다 높은 주파수를 갖는 출력 클럭 신호(oclk)를 생성하기 위하여 분주기(divider)(미도시)를 구비하고, 분주기가 전압 제어 발진기(60)의 출력 클럭 신호(oclk)를 인가받아 주파수를 분주한 후 위상 감지부(10)로 출력할 수도 있다.
도 2 는 도 1 의 레귤레이터의 일예를 나타내는 도면으로 전류 미러형 차동 증폭기 구성을 갖는다. 도 2 의 레귤레이터(40)는 차동 입력부(41), 제1 내지 제3 전류 미러부(42 ~ 44) 및 바이어스부(45)를 구비한다.
차동 입력부(41)는 제1 노드(nod1)와 제3 노드(nod3) 사이에 연결되고, 게이트로 필터링 전압(Vpmp)을 인가받는 NMOS 트랜지스터(MN1)와 제2 노드(nod2)와 제3 노드(nod3) 사이에 연결되고, 게이트가 출력 노드(nodo)와 연결되어 제어 전압(VC)을 인가받는 NMOS 트랜지스터(MN2)를 구비하여, 필터링 전압(Vpmp)과 제어 전압(VC)의 전압차를 감지하여 제1 및 제2 노드(nod1, nod2) 사이에 전압 차를 발생한다.
제1 전류 미러부(42)는 전원 전압(Vdd)과 제1 노드(nod1) 사이에 연결되고, 게이트가 제1 노드(nod1)에 연결되는 PMOS 트랜지스터(MP1) 및 전원 전압(Vdd)과 출력 노드(nodo) 사이에 연결되고, 게이트가 제1 노드(nod1)에 연결되는 PMOS 트랜지스터(MP2)를 구비하여, 제1 노드(nod1)로 흐르는 전류를 미러하여 출력 노드(nodo)로 흐르는 전류를 제어한다. 여기서 PMOS 트랜지스터(MP2)는 출력 노드(nodo)로 충분한 전류를 공급하기 위하여 큰 전류 구동 능력을 갖도록 설계된다.
제2 전류 미러부(43)는 전원 전압(Vdd)과 제2 노드(nod2) 사이에 연결되고, 게이트가 제2 노드(nod2)에 연결되는 PMOS 트랜지스터(MP3) 및 전원 전압(Vdd)과 제4 노드(nod4) 사이에 연결되고, 게이트가 제2 노드(nod2)에 연결되는 PMOS 트랜지스터(MP4)를 구비하여, 제2 노드(nod2)로 흐르는 전류를 미러하여 제4 노드(nod4)로 흐르는 전류를 제어한다.
제3 전류 미러부(44)는 출력 노드(nodo)와 접지 전압(Vss) 사이에 연결되고, 게이트가 제4 노드(nod4)에 연결되는 NMOS 트랜지스터(MN3) 및 제4 노드(nod4)와 접지 전압(Vss)사이에 연결되고, 게이트가 제4 노드(nod4)에 연결되는 NMOS 트랜지스터(MN4)를 구비하여, 제4 노드(nod2)로 흐르는 전류를 미러하여 출력 노드(nodo)에 전류를 제어한다.
바이어스부(45)는 제3 노드(nod3)와 접지 전압(Vss) 사이에 연결되고, 게이트로 바이어스 전압(Vbias)을 인가받는 NMOS 트랜지스터(MN5)를 구비하여, 레귤레이터(40)의 트랜지스터들을 포화 영역(saturation region)에서 동작 시킨다. 레귤레이터(40)가 안정적으로 동작하기 위해서는 NMOS 트랜지스터(MN5)를 통해 흐르는 바이어스 전류(Ibias)가 필터링 전압(Vpmp)과 제어 전압(VC)에 무관하게 일정해야 한다.
도 2 의 레귤레이터(40)의 동작을 설명하면, 차동 입력부(41)로 인가되는 제어 전압(VC)의 전압 레벨이 필터링 전압(Vpmp)의 전압 레벨보다 낮으면, NMOS 트랜지스터(MN1)를 통해 흐르는 전류량이 NMOS 트랜지스터(MN2)를 통해 흐르는 전류량 보다 많아진다. 따라서 제1 노드(nod1)의 전압 레벨이 제2 노드(nod2)의 전압 레벨보다 낮아진다. 제1 노드(nod1)의 전압 레벨이 낮아짐에 따라 제1 전류 미러부(42)의 제1 및 PMOS 트랜지스터(MP1, MP2)가 활성화되고, 활성화된 PMOS 트랜지스터(MP2)는 출력 노드(nodo)로 공급하는 전류량을 증가시킨다.
한편 제2 전류 미러부(43)의 제3 및 PMOS 트랜지스터(MP3, MP4)는 제1 노드(nod1)보다 상대적으로 높은 전압 레벨의 제2 노드(nod2)에 의해 비활성화되고, 제4 노드(nod4)를 통해 흐르는 전류량은 감소하게 되어 제4 노드(nod4)의 전압 레벨이 낮아진다. 그리고 제4 노드(nod4)를 흐르는 전류를 미러하는 제3 전류 미러부(44)는 제4 노드(nod4)의 전압 레벨이 낮아짐에 따라 비활성화되어 출력 노드(nodo)에서 NMOS 트랜지스터(MN3)를 통해 흐르는 전류량을 감소시킨다.
PMOS 트랜지스터(MP2)를 통해 출력 노드(nodo)에 공급되는 전류량이 증가하고, NMOS 트랜지스터(MN3)를 통해 출력 노드(nodo)에서 접지 전압(Vss)로 흐르는 전류량이 감소하므로, 결과적으로 출력 노드(nodo)에서 출력되는 제어 전압(VC)의 전압 레벨이 상승한다. 즉 제어 전압(VC)의 전압 레벨이 필터링 전압(Vpmp)의 전압 레벨과 동일하도록 제어 전압(VC)의 전압 레벨이 상승한다.
그러나 제어 전압(VC)의 전압 레벨이 필터링 전압(Vpmp)의 전압 레벨보다 높 으면, 차동 입력부(41)로 인가되는 NMOS 트랜지스터(MN1)를 통해 흐르는 전류량이 NMOS 트랜지스터(MN2)를 통해 흐르는 전류량 보다 작아진다. 따라서 제1 노드(nod1)의 전압 레벨이 제2 노드(nod2)의 전압 레벨보다 높아진다. 제1 노드(nod1)의 전압 레벨이 높아짐에 따라 제1 전류 미러부(42)의 제1 및 PMOS 트랜지스터(MP1, MP2)가 비활성화되고, 비활성화된 PMOS 트랜지스터(MP2)는 출력 노드(nodo)로 공급하는 전류량을 감소시킨다.
한편 제2 전류 미러부(43)의 제3 및 PMOS 트랜지스터(MP3, MP4)는 제1 노드(nod1)보다 상대적으로 낮은 전압 레벨의 제2 노드(nod2)에 의해 활성화되고, 제4 노드(nod4)를 통해 흐르는 전류량은 증가하게 되어 제4 노드(nod4)의 전압 레벨이 높아진다. 그리고 제4 노드(nod4)를 흐르는 전류를 미러하는 제3 전류 미러부(44)는 제4 노드(nod4)의 전압 레벨이 높아짐에 따라 활성화되어 출력 노드(nodo)에서 NMOS 트랜지스터(MN3)를 통해 흐르는 전류량을 증가시킨다.
PMOS 트랜지스터(MP2)를 통해 출력 노드(nodo)에 공급되는 전류량이 감소하고, NMOS 트랜지스터(MN3)를 통해 출력 노드(nodo)에서 접지 전압(Vss)로 흐르는 전류량이 증가하므로, 출력 노드(nodo)에서 출력되는 제어 전압(VC)의 전압 레벨이 하강한다. 즉 제어 전압(VC)의 전압 레벨이 필터링 전압(Vpmp)의 전압 레벨과 동일하도록 제어 전압(VC)의 전압 레벨이 하강한다.
그리고 제어 전압(VC)의 전압 레벨이 필터링 전압(Vpmp)의 전압 레벨과 같으면, 제1 및 제2 노드(nod1, nod2)에 전압 차가 발생하지 않는다. 따라서 차동 입력부(41)의 제1 및 제2 노드(nod1, nod2) 각각을 흐르는 전류는 동일하고, 출력 노 드(nodo)에서 출력되는 제어 전압(VC)의 전압 레벨은 변화하지 않는다.
도 2 의 레귤레이터(40)에서 전원 전압(Vdd)의 전압 레벨이 상승하는 전원 노이즈가 발생하게 되면, 제2 및 PMOS 트랜지스터(MP2, MP4)의 드레인-소스 전압(Vds)이 상승하게 되어 각각 제4 및 출력 노드(nod4, nodo)로 더 많은 전류를 공급하게 된다. 이에 따라 제3 및 NMOS 트랜지스터(MN3, MN4)를 통해 흐르는 전류량도 증가한다. 그러나 상기한 바와 같이 PMOS 트랜지스터(MP2)의 전류 구동 능력이 NMOS 트랜지스터(MN3)의 전류 구동 능력보다 상대적으로 크기 때문에, PMOS 트랜지스터(MP2)를 통해 출력 노드(nodo)에 공급되는 전류의 증가량이 NMOS 트랜지스터(MN3)를 통해 출력 노드(nodo)에서 접지 전압(Vss)으로 흐르는 전류의 증가량보다 크다. 따라서 제어 전압(VC)의 전압 레벨이 상승하게 되고, 전압 제어 발진기(60)는 제어 전압(VC)에 응답하여 출력 클럭 신호의 주파수를 높이게 되어 지터가 발생하게 된다. 반대로 전원 전압(Vdd)의 전압 레벨이 상승하는 전원 노이즈가 발생하는 경우에는 PMOS 트랜지스터(MP2)를 통해 출력 노드(nodo)에 공급되는 전류의 감소량이 NMOS 트랜지스터(MN3)를 통해 출력 노드(nodo)에서 접지 전압(Vss)으로 흐르는 전류의 감소량보다 크다. 따라서 제어 전압(VC)의 전압 레벨이 하강하게 되고, 전압 제어 발진기(60)는 제어 전압(VC)에 응답하여 출력 클럭 신호의 주파수를 낮추게 되어 지터가 발생하게 된다.
그러나 전원 전압(Vdd)의 전압 레벨이 상승하는 전원 노이즈가 발생하는 경우에 바이어스 전압(Vbias)이 하강하면, 즉 바이어스 전류(Ibias)가 감소하면, 제1 노드(nod1)의 전압 레벨이 상승함에 따라 PMOS 트랜지스터(MP2)를 통해 출력 노 드(nodo)로 공급되는 전류가 감소한다. 또한 전원 전압(Vdd)의 전압 레벨이 하강하는 전원 노이즈가 발생하는 경우에 바이어스 전압(Vbias)이 상승하면, 즉 바이어스 전류(Ibias)가 증가하면, 제1 노드(nod1)의 전압 레벨이 하강함에 따라 PMOS 트랜지스터(MP2)를 통해 출력 노드(nodo)로 공급되는 전류가 증가한다. 따라서 전원 전압(Vdd)에 노이즈가 발생하여도 제어 전압(VC)의 전압 레벨은 일정하게 유지될 수 있으므로 지터가 발생하는 것을 억제할 수 있다.
도 3 은 본 발명의 바이어스 발생기의 일예를 나타내는 도면이다.
도 3 의 바이어스 발생기(50)는 바이어스 미러부(51), 바이어스 설정부(51), 바이어스 출력부(53), 제1 바이어스 조절부(N3) 및 제2 바이어스 조절부(54)를 구비한다. 바이어스 미러부(51)는 전원 전압(Vdd)과 제1 노드(nd1) 사이에 연결되고, 게이트가 제1 노드(nd1)에 연결된 PMOS 트랜지스터(P2) 및 전원 전압(Vdd)과 출력 노드(ndo) 사이에 연결되고, 게이트가 제1 노드(nd1)에 연결된 PMOS 트랜지스터(P3)를 구비하여 제1 노드(nd1)로 흐르는 전류를 미러하여 제2 노드(nd2)에 흐르는 전류를 제어한다.
바이어스 설정부(52)는 제1 노드(nd1)와 제2 노드(nd2) 사이에 연결되는 NMOS 트랜지스터(N2)와 제2 노드(nd2)와 접지 전압 사이에 연결되는 저항(R1) 및 제2 노드(nd2)의 전압 레벨을 반전하여 NMOS 트랜지스터(N1)의 게이트로 인가하는 인버터(IV1)를 구비한다. 인버터(IV1)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 연결되고, 게이트가 제2 노드(nd2)에 연결되는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 구비한다. 바이어스 설정부(51)는 저항(R1)과 인버터(IV1) 및 NMOS 트 랜지스터(N2)에 의해 제2 노드(nd2)의 전압 레벨을 조절함으로서 바이어스 전압(Vbias)의 전압 레벨을 설정한다. 여기서 제2 노드(nd2)의 전압은 인버터(IV1)의 논리 문턱 값(logic threshold value)이 된다.
바이어스 출력부(53)는 출력 노드(nd2)와 접지 전압(Vss) 사이에 연결되고, 게이트가 출력 노드(ndo)에 연결되는 NMOS 트랜지스터(N4)를 구비한다. NMOS 트랜지스터(N4)는 게이트와 드레인이 모두 출력 노드(ndo)에 연결되어 출력 노드(ndo)의 바이어스 전압(Vbias)을 게이트로 인가받음과 동시에 출력 노드(ndo)로 출력한다.
제1 바이어스 조절부는 출력 노드(nd2)와 접지 전압(Vss) 사이에 NMOS 트랜지스터(N4)와 병렬로 연결되고, 게이트가 제2 노드(nd2)에 연결되는 NMOS 트지스터(N3)를 구비한다. NMOS 트랜지스터(N3)는 바이어스 전압(Vbias)이 전원 전압(Vdd)의 전압 레벨이 상승하는 전원 노이즈가 발생하는 경우에 하강하도록 하고, 전원 전압(Vdd)의 전압 레벨이 하강하는 전원 노이즈가 발생하는 경우에 상승하도록 하여, 바이어스 전압(Vbias)에 전원 노이즈에 대한 특성이 레귤레이터(40)의 전원 노이즈 특성과 반대가 되도록 한다.
제2 바이어스 조절부(54)는 전원 전압(Vdd)과 출력 노드(ndo) 사이에 연결되는 PMOS 트랜지스터(P4)와 전원 전압(Vdd)과 제3 노드(nd3) 사이에 연결되는 PMOS 트랜지스터(P5) 및 제3 노드(nd3)와 접지 전압(Vss) 사이에 연결되는 NMOS 트랜지스터(N5)를 구비하고, PMOS 트랜지스터(P4, P5)와 NMOS 트랜지스터(N5)의 게이트는 모두 제3 노드(nd3)에 연결된다. 전원 전압(Vdd)과 접지 전압(Vss) 사이에 직렬로 연결되고, 게이트가 각각의 드레인인 제 3 노드(nd3)에 연결되는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)는 제3 노드(nd3)의 전압이 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)로 구현되는 인버터의 논리 문턱 전압 값을 갖도록 한다. 따라서 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)는 바이어스 출력부(53)의 NMOS 트랜지스터(N3)에 의한 바이어스 전압(Vbias)의 전원 노이즈 특성이 레귤레이터(40)의 특성에 대칭적으로 반비례하도록 바이어스 전압(Vbias)의 특성을 조절한다.
도 3 을 참조하여 바이어스 전압(Vbias)의 특성을 설명하면, NMOS 트랜지스터(N4)를 흐르는 바이어스 전류(Ibias)는 PMOS 트랜지스터(P3)와 PMOS 트랜지스터(P4)를 흐르는 전류의 합에서 NMOS 트랜지스터(N3)를 흐르는 전류를 뺀 것이므로 수학식 1과 같이 표현될 수 있다.
Figure 112008084792383-PAT00001
여기서 PMOS 트랜지스터(P3)를 흐르는 전류(I(P3))는 바이어스 미러부(51)에 의해 제1 노드(nd1)를 흐르는 전류를 미러하여 발생하므로, 제1 및 제2 노드(nd1, nd2)를 통해 저항(R1)을 흐르는 전류에 비례하고, PMOS 트랜지스터(P2)와 PMOS 트랜지스터(P3)의 전류 구동 능력이 동일하면 PMOS 트랜지스터(P3)를 흐르는 전류는 저항(R1)을 흐르는 전류와 동일하다. 따라서 저항(R1)을 흐르는 전류를 계산하여서 PMOS 트랜지스터(P3)를 흐르는 전류(I(P3))를 아래의 수학식 2 에 기술된 바와 같이 나타낼 수 있다. 또한 상기한 바와 같이 제2 노드(nd2)의 전압 레벨은 인버 터(IV1)의 논리 문턱 값을 가지므로 수학식 2 에 의해 저항(R1)을 흐르는 전류 같이 표현될 수 있다.
Figure 112008084792383-PAT00002
여기서,
Figure 112008084792383-PAT00003
수학식 2에서 Vtp1과 Vtn1 은 각각 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 문턱 전압을 나타내며, βp1과 βn1은 각각 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 이득 계수(Gain Coefficient)를 나타낸다. 그리고 μp1과 μn1 은 각각 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 이동도(mobility)를 나타내고, Coxp1과 Coxn1 은 각각 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 산화막 커패시턴스(oxide capacitance)를 나타낸다. 또한 Wp1과 Wn1 은 각각 PMOS 트랜지스터(P1) 와 NMOS 트랜지스터(N1)의 채널 폭(channel width)을 나타내며, Lp1과 Ln1 은 각각 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 채널 길이(channel length)를 나타낸다.
한편, NMOS 트랜지스터(N3)는 게이트를 통해 제2 노드(nd2)의 전압(V(nd2))을 인가받으므로 NMOS 트랜지스터(N3)를 흐르는 전류(I(N3))는 수학식 3 과 같이 계산된다.
Figure 112008084792383-PAT00004
여기서,
Figure 112008084792383-PAT00005
수학식 2 에서와 유사하게 수학식 3 에서 Vtn3 은 NMOS 트랜지스터(N3)의 문턱 전압을 나타내며, βn1은 NMOS 트랜지스터(N3)의 이득 계수를 나타내고, μn1 은 NMOS 트랜지스터(N3)의 이동도를 나타내며, Coxn1 은 NMOS 트랜지스터(N3)의 산화막 커패시턴스를 나타낸다. 또한 Wn1 은 NMOS 트랜지스터(N2)의 채널 폭을 나타내며, Ln1 은 NMOS 트랜지스터(N3)의 채널 길이를 나타낸다.
그리고 PMOS 트랜지스터(P4)는 게이트가 제3 노드(nd3)에 연결되어 있으며, 제3 노드(nd3)는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)로 구현되는 인버터의 논리 문턱 전압 값을 가지므로, PMOS 트랜지스터(P4)를 흐르는 전류(I(P4))는 수학식 4 와 같이 나타난다.
Figure 112008084792383-PAT00006
여기서,
Figure 112008084792383-PAT00007
수학식 2 내지 수학식 4 를 수학식 1 에 대입하면, 바이어스 전류(Ibias)는 수학식 5 와 같이 표현된다.
Figure 112008084792383-PAT00008
수학식 5 에 수학식 2 와 수학식 4 의 V(nd2)와 V(nd3)를 대입하고, Vdd2 에 대한 계수를 모으면, Vdd2 에 대한 계수는 수학식 6 과 같이 표현된다.
Figure 112008084792383-PAT00009
수학식 6 이 0이면, 즉 Vdd2 에 대한 계수가 0이면 바이어스 전류(Ibias)는 전원 전압(Vdd)에 대한 1차 함수의 형태가 된다.
Figure 112008084792383-PAT00010
즉 수학식 7 과 같은 조건에서 바이어스 전류(Ibias)는 전원 전압(Vdd)에 대한 1차 함수의 형태로 표현되고, 수학식 7 의 조건은 바이어스 발생기(50)의 트랜지스터들의 특성으로서 조절할 수 있다.
도 3 의 바이어스 발생기(50)에서 제2 노드(nd2)에 게이트가 연결되는 NMOS 트랜지스터(N2)는 전원 전압(Vdd)이 증가하면 바이어스 전류(Ibias)가 감소하도록 한다. 그리고 제2 바이어스 조절부(54)는 NMOS 트랜지스터(N2)에 의해 전원 전압(Vdd)에 대해 2차 함수적으로 변화하게 되는 바이어스 전류(Ibias)가 전원 전압(Vdd)에 대해 1차 함수적으로 변화하도록 조절하여 안정적인 바이어스 전류(Ibias)를 발생한다. 그리고 바이어스 전압(Vbias)은 바이어스 전류(Ibias)에 비례하여 출력된다.
결과적으로 바이어스 발생기(50)에서 바이어스 미러부(51), 바이어스 설정부(51) 및 바이어스 출력부(53)는 바이어스 발생부로서 바이어스 출력 노드에 전원 전압(Vdd)에 비례하는 바이어스 전압(Vbias)을 발생한다. 그러나 제1 바이어스 조 절부(N3)가 바이어스 전압(Vbias)이 전원 전압(Vdd)에 반비례하도록 1차로 조절하고, 제2 바이어스 조절부(54)가 전원 전압(Vdd)에 반비례하는 바이어스 전압(Vbias)이 전원 전압(Vdd)에 대해 1차 함수적으로 변화하도록 2차로 조절한다.
도 4 는 본 발명의 바이어스 발생기의 전원 전압에 대한 바이어스 전류 특성을 나타내는 도면이다. 도 4 에 도시된 바와 같이 본 발명의 바이어스 발생기(50)는 전원 전압(Vdd)이 증가함에 따라 바이어스 전류(Ibias)가 감소한다. 여기서 바이어스 전류(Ibias)의 기울기는 바이어스 발생기(50)의 트랜지스터들의 특성을 조절하여 조절할 수 있다. 따라서, 전원 전압(Vdd)의 전압 레벨이 상승하는 전원 노이즈가 발생하는 경우에 바이어스 전압(Vbias)이 하강하고, 전원 전압(Vdd)의 전압 레벨이 하강하는 전원 노이즈가 발생하는 경우에 바이어스 전압(Vbias)이 상승한다. 이러한 바이어스 발생기(50)의 전원 노이즈 특성은 레귤레이터(40)의 전원 노이즈 특성과 반대가 되어 전원 노이즈에 의한 제어 전압(VC)의 변동을 억제할 수 있으므로, 위상 동기 루프의 지터를 줄일 수 있다. 일예로 종래의 위상 동기 루프와 본 발명의 위상 동기 루프에 1MHz의 주기와 50mV 진폭을 갖는 가상 전원 노이즈를 인가한 시뮬레이션에서 종래의 위상 동기 루프는 61ps 의 지터가 발생하는 반면에 본 발명의 위상 동기 루프에서는 10ps의 지터가 발생하여 노이즈가 대폭 감소함을 나타내었다.
결과적으로 본 발명에서 바이어스 발생기(50)는 전원 노이즈에 대해서 레귤레이터(40)와 반대의 특성을 가지도록 구성되어, 전원 전압에 노이즈가 발생하여도 위상 동기 루프의 출력 클럭 신호에 지터(jitter)가 발생하는 것을 최소화한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 은 본 발명의 위상 동기 루프의 일예를 나타내는 도면이다.
도 2 는 도 1 의 레귤레이터의 일예를 나타내는 도면이다.
도 3 은 본 발명의 바이어스 발생기의 일예를 나타내는 도면이다.
도 4 는 본 발명의 바이어스 발생기의 전원 전압에 대한 바이어스 전류 특성을 나타내는 도면이다.

Claims (10)

  1. 입력 클럭 신호와 출력 클럭 신호의 위상 비교하여 업 신호 및 다운 신호를 출력하는 위상 감지부;
    상기 업 신호 및 상기 다운 신호에 응답하여 전하를 충전 및 방전하여 펌핑 전압을 출력하는 차지 펌프;
    상기 펌핑 전압을 필터링하여 필터링 전압을 출력하는 루프 필터;
    전원 전압에 반비례하는 바이어스 전압을 발생하는 바이어스 발생기;
    상기 바이어스 전압을 인가받고, 상기 필터링 전압을 인가받아 상기 필터링 전압과 동일한 전압 레벨을 갖는 제어 전압을 출력하는 레귤레이터; 및
    상기 제어 전압에 응답하여 상기 출력 클럭 신호의 주파수를 조절하여 출력하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  2. 제1 항에 있어서, 상기 바이어스 발생기는
    상기 전원 전압과 상기 접지 전압 사이에 연결되고, 제1 바이어스 노드 및 제2 바이어스 노드에 각각 상기 전원 전압에 비례하는 제1 및 제2 바이어스 설정 전압을 발생하여, 바이어스 출력 노드에 상기 바이어스 전압을 발생하는 바이어스 발생부; 및
    상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 바이어스 설정 전압에 응답하여 상기 바이어스 전압이 상기 전원 전압에 반비례하도록 조절하는 제1 바이어스 조절부를 구비하는 것을 특징으로 하는 위상 동기 루프.
  3. 제2 항에 있어서, 상기 바이어스 발생부는
    상기 전원 전압과 상기 제1 바이어스 노드 및 상기 바이어스 출력 노드 사이에 연결되고, 상기 제1 바이어스 설정 전압에 응답하여 상기 바이어스 출력 노드에 상기 바이어스 전압을 발생하는 바이어스 미러부;
    상기 전원 전압 및 상기 제1 바이어스 노드와 상기 접지 전압 사이에 연결되고, 상기 전원 전압의 전압 레벨에 응답하여, 상기 제1 및 제2 바이어스 설정 전압의 전압 레벨을 조절하는 바이어스 설정부; 및
    상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 바이어스 전압을 인가받아 상기 바이어스 출력 노드로 상기 바이어스 전압을 출력하는 바이어스 출력부를 구비하는 바이어스 발생기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  4. 제3 항에 있어서, 상기 바이어스 미러부는
    상기 전원 전압과 상기 제1 바이어스 노드 사이에 연결되고, 게이트가 상기 제1 바이어스 노드에 연결된 제1 PMOS 트랜지스터; 및
    상기 전원 전압과 상기 바이어스 출력 노드 사이에 연결되고, 게이트가 상기 제1 바이어스 노드에 연결된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프.
  5. 제3 항에 있어서, 상기 바이어스 설정부는
    상기 제1 바이어스 노드와 상기 제2 바이어스 노드 사이에 연결되는 제1 NMOS 트랜지스터;
    상기 제2 바이어스 노드와 상기 접지 전압 사이에 연결되는 저항; 및
    상기 제2 바이어스 설정 전압을 반전하여 상기 제1 NMOS 트랜지스터의 게이트로 인가하는 인버터를 구비하는 것을 특징으로 하는 위상 동기 루프.
  6. 제3 항에 있어서, 상기 바이어스 출력부는
    상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 게이트가 상기 바이어스 출력 노드에 연결되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프.
  7. 제2 항에 있어서, 상기 제1 바이어스 조절부는
    상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 게이트로 상기 제2 바이어스 설정 전압을 인가받는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프.
  8. 제2 항에 있어서, 상기 바이어스 발생기는
    상기 전원 전압과 상기 바이어스 출력 노드 및 상기 접지 전압 사이에 연결 되고, 상기 전원 전압의 전압 레벨에 응답하여 상기 바이어스 전압이 상기 전원 전압에 1차 함수적으로 반비례하도록 조절하는 제2 바이어스 조절부를 추가로 더 구비하고,
    상기 제2 바이어스 조절부는
    상기 전원 전압과 상기 바이어스 출력 노드 사이에 연결되고, 게이트가 제3 바이어스 노드에 연결되는 제3 PMOS 트랜지스터;
    상기 전원 전압과 상기 제3 바이어스 노드 사이에 연결되고 게이트가 상기 제3 바이어스 노드에 연결되는 제4 PMOS 트랜지스터; 및
    상기 제3 노드와 접지 전압 사이에 연결되고, 게이트가 상기 제3 바이어스 노드에 연결되는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프.
  9. 제1 항에 있어서, 상기 레귤레이터는
    제1 및 제2 노드와 제3 노드 사이에 연결되고, 상기 필터링 전압과 상기 제어 전압의 전압 차를 감지하여 상기 제1 및 제2 노드에 전압차를 발생하는 차동 입력부;
    상기 전원 전압과 상기 제1 노드 및 상기 제어 전압이 출력되는 출력 노드 사이에 연결되고, 상기 제1 노드로 흐르는 전류를 미러하여 상기 출력 노드로 흐르는 전류를 제어하는 제1 전류 미러부;
    상기 전원 전압과 상기 제2 노드 및 제4 노드 사이에 연결되고, 상기 제2 노 드로 흐르는 전류를 미러하여 상기 제4 노드로 흐르는 전류를 제어하는 제2 전류 미러부;
    상기 제4 노드 및 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 제4 노드로 흐르는 전류를 미러하여 상기 출력 노드로 흐르는 전류를 제어하는 제3 전류 미러부; 및
    상기 제3 노드와 상기 접지 전압 사이에 연결되고, 바이어스 전압을 인가받아 상기 제3 노드에 바이어스 전류를 발생하는 바이어스부를 구비하는 것을 특징으로 하는 위상 동기 루프
  10. 전원 전압과 제1 바이어스 노드 및 바이어스 출력 노드 사이에 연결되고, 상기 제1 바이어스 노드로 흐르는 전류에 대응하는 전류를 상기 출력 노드로 공급하는 바이어스 미러부;
    상기 전원 전압 및 상기 제1 바이어스 노드와 접지 전압 사이에 연결되고, 상기 전원 전압의 전압 레벨에 응답하여, 상기 제1 바이어스 노드 및 상기 제1 바이어스 노드와 상기 접지 전압 사이의 제2 바이어스 노드의 전압 레벨을 조절하는 바이어스 설정부;
    상기 바이어스 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 바이어스 노드의 전압에 응답하여 상기 바이어스 전압이 상기 전원 전압에 반비례하도록 조절하는 제1 바이어스 조절부;
    상기 제1 바이어스 조절부와 병렬로 연결되고, 상기 바이어스 전압을 인가받 아 상기 바이어스 출력 노드로 상기 바이어스 출력 전압을 출력하는 바이어스 출력부; 및
    상기 전원 전압과 상기 바이어스 출력 노드 및 상기 접지 전압 사이에 연결되고, 상기 전원 전압의 전압 레벨에 응답하여 상기 바이어스 전압이 상기 전원 전압에 1차 함수적으로 반비례하도록 조절하는 제2 바이어스 조절부를 구비하는 것을 특징으로 하는 바이어스 발생기.
KR1020080124843A 2008-12-09 2008-12-09 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기 KR20100066166A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080124843A KR20100066166A (ko) 2008-12-09 2008-12-09 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기
US12/627,730 US8159275B2 (en) 2008-12-09 2009-11-30 Phase-locked loop and bias generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080124843A KR20100066166A (ko) 2008-12-09 2008-12-09 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기

Publications (1)

Publication Number Publication Date
KR20100066166A true KR20100066166A (ko) 2010-06-17

Family

ID=42230376

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080124843A KR20100066166A (ko) 2008-12-09 2008-12-09 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기

Country Status (2)

Country Link
US (1) US8159275B2 (ko)
KR (1) KR20100066166A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI378646B (en) * 2009-09-14 2012-12-01 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
US20150073738A1 (en) * 2013-09-09 2015-03-12 International Business Machines Corporation Determining process variation using device threshold sensitivites
CN104796136B (zh) * 2014-01-17 2018-01-26 苏州芯动科技有限公司 锁相环时钟数据恢复器用电荷泵装置
US8901977B1 (en) * 2014-07-01 2014-12-02 Inphi Corporation Feedback for delay lock loop
US20170070192A1 (en) * 2015-09-04 2017-03-09 Analog Devices, Inc. Apparatus and methods for reducing supply noise conversion to phase noise
US10044356B2 (en) * 2017-01-04 2018-08-07 Himax Technologies Limited Band selected clock data recovery circuit and associated method
US10164618B1 (en) * 2017-12-28 2018-12-25 Micron Technology, Inc. Jitter cancellation with automatic performance adjustment
US11101105B1 (en) * 2020-05-28 2021-08-24 Applied Materials Israel Ltd. Noise reduction of a high voltage supply voltage

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3323154B2 (ja) 1999-06-28 2002-09-09 エヌイーシーマイクロシステム株式会社 Ｐｌｌ回路
JP4270339B2 (ja) 2000-12-27 2009-05-27 富士通株式会社 Ｐｌｌ回路及びこれに用いられる自動バイアス調整回路
US20050068073A1 (en) * 2003-09-26 2005-03-31 Xudong Shi Regulated adaptive-bandwidth PLL/DLL using self-biasing current from a VCO/VCDL
KR100569878B1 (ko) 2004-01-12 2006-04-11 엘지전자 주식회사 넓은 주파수 대역에서 동작이 가능한 위상동기루프 구조
JP4296135B2 (ja) * 2004-07-23 2009-07-15 Ｏｋｉセミコンダクタ株式会社 Ｐｌｌクロック出力安定化回路
KR20060092559A (ko) 2005-02-18 2006-08-23 엘지전자 주식회사 피엘엘 회로
JP4575816B2 (ja) * 2005-03-23 2010-11-04 株式会社アドバンテスト 基準信号に基づいて信号を発生させる発振装置
KR100849211B1 (ko) * 2006-10-04 2008-07-31 삼성전자주식회사 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법
US8674753B2 (en) * 2008-06-03 2014-03-18 Texas Instruments Incorporated Systems and methods for cancelling phase-locked loop supply noise

Also Published As

Publication number Publication date
US8159275B2 (en) 2012-04-17
US20100141311A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
KR20100066166A (ko) 노이즈를 줄일 수 있는 바이어스 발생기를 구비하는 위상 동기 루프 및 위상 동기 루프의 바이어스 발생기
NL1029691C2 (nl) Spanningsgestuurde oscillatoren met een bestuurd werkingsgebied en samenhangende instelschakelingen en werkwijzen.
US7586347B1 (en) Clock generator with self-bias bandwidth control
US7545223B2 (en) PLL circuit
KR100429127B1 (ko) 클럭 동기 장치
TWI390382B (zh) 用於低功率，自我偏壓延遲元件及延遲線的偏壓產生器
US7463101B2 (en) Voltage controlled oscillator with temperature and process compensation
US7719331B2 (en) PLL circuit
US6075406A (en) High speed differential charge pump apparatus and method using a replica circuit to control common mode output voltage
KR20100081472A (ko) 전원 전압 및 온도 변화에 상관없이 일정한 오실레이션신호를 공급할 수 있는 오실레이터, 및 상기 오실레이터를 포함하는 신호처리장치
KR100804650B1 (ko) 래치를 가지는 차동-단일 컨버터 및 이를 구비한 위상동기루프 회로
JP3653496B2 (ja) 電荷ポンプ
KR100699853B1 (ko) 공정 변화에 둔감한 셀프 바이어싱 위상동기 루프 회로 및이의 셀프 바이어싱 방법
KR20050099307A (ko) 자기 바이어스 위상 동기 루프
US9768684B1 (en) Differential charge pump with extended output control voltage range
JPH08307254A (ja) 同期クロック生成回路
US7283010B2 (en) Power supply compensated voltage and current supply
KR101623125B1 (ko) 위상 동기 루프 회로 및 이를 포함한 시스템
CN110061739B (zh) 一种对工艺引起mos电容栅极漏电不敏感的pll电路
JP2009182584A (ja) Ｐｌｌ回路
JP2007295180A (ja) チャージポンプ回路、それを用いたｐｌｌ回路及びｄｌｌ回路
KR100494324B1 (ko) 전원전압의 영향을 저감할 수 있는 가변 지연 회로 및이를 이용한 페이즈-락 루프
JP5975066B2 (ja) チャージポンプ回路及びｐｌｌ回路
JP5020721B2 (ja) 位相ロックループ回路
JP2000036741A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right