KR20060092559A - 피엘엘 회로 - Google Patents

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KR20060092559A
KR20060092559A KR1020050013548A KR20050013548A KR20060092559A KR 20060092559 A KR20060092559 A KR 20060092559A KR 1020050013548 A KR1020050013548 A KR 1020050013548A KR 20050013548 A KR20050013548 A KR 20050013548A KR 20060092559 A KR20060092559 A KR 20060092559A
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이우열
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엘지전자 주식회사
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Abstract

저전압에서 동작하고, 높은 주파수의 발진신호를 발생함은 물론 저전압에서도 지터 특성이 우수한 PLL 회로를 제공한다.
PLL 회로의 차지 펌프를 구성함에 있어서, 제 1 및 제 2 바이어스 전압에 따라 정전류가 흐르는 제 1 및 제 2 정전류원과, PFD(Phase Frequency Detector)에서 출력되는 충전제어신호 및 반전 충전제어신호에 따라 제 1 정전류원의 정전류를 출력하여 위상 조절용 전압을 충전하는 위상 조절용 전압 충전부와, 방전제어신호 및 반전 방전제어신호에 따라 위상 조절용 전압을 제 2 정전류원을 통해 방전시키는 위상 조절용 전압 방전부와, 충전제어신호 및 반전 충전제어신호에 따라 제 1 정전류원의 정전류를 출력하여 보상용 전압을 충전하는 보상용 전압 충전부와, 방전제어신호 및 반전 방전제어신호에 따라 보상용 전압을 제 2 정전류원을 통해 방전시키는 보상용 전압 방전부와, 위상 조절용 전압 및 보상용 전압을 완충 증폭하여 발진 제어전압을 발생하는 버퍼로 구성된다.
PLL, 차지 펌프, VCO, 완전차동형 링 발진기,

Description

피엘엘 회로{Phase Locked Loop circuit}
도 1은 일반적인 PLL 회로의 구성을 보인 블록도.
도 2는 종래의 PLL 회로에 사용되는 차지 펌프의 구성을 보인 회로도.
도 3은 종래의 PLL 회로에 사용되는 VCO의 구성을 보인 회로도.
도 4는 본 발명의 PLL 회로에 사용되는 차지 펌프의 구성을 보인 회로도.
도 5는 본 발명의 PLL 회로에 사용되는 VCO의 구성을 보인 블록도.
도 6은 본 발명의 PLL 회로에 사용되는 VCO에서 각각의 VCO 셀의 구성을 보인 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
400, 410 : 제 1 및 제 2 정전류원 420 : 위상 조절용 전압 충전부
430 : 위상 조절용 전압 방전부 440 : 보상용 전압 충전부
450 : 보상용 전압 방전부 460 : 버퍼
500 : 전압/전류 변환기 510 : 완전 차동형 링 발진기
511 : 복수의 증폭기 600 : 신호 입력부
610 : 정전류원 620 : 증폭기
630, 640 : 제 1 및 제 2 전류 증가부
IUP : 충전제어신호 IDN : 방전제어신호
본 발명은 입력 클럭신호와 출력 클럭신호의 위상을 위상 차를 줄이거나 또는 위상 차가 없도록 하는 PLL(Phase Locked Loop) 회로에 관한 것으로 특히 지상파의 DMB(Digital Multimedia Broadcasting) 신호를 수신하는 DMB 수신용 칩에 적용되는 PLL 회로에 관한 것이다.
최근에 지상파 DMB가 활성화됨에 따라 지상파 DMB 신호를 수신할 수 있는 지상파 DMB 수신용 칩의 시장이 빠른 속도로 성장하는 추세이다. 지상파 DMB 수신용 칩은 저전력 특성이 매우 중요한 특성중의 하나이다. 그러므로 저전력의 지상파 DMB 수신용 칩을 구현하기 위하여 스케일을 축소(scale down)시키고 있다. 즉, 저전력 특성이 우수한 지상파 DMB 수신용 칩을 제조하기 위하여 기존의 1.8V 전원전압이 아닌 1.2V의 전원전압을 사용하고, 그 전원전압을 감소시킨 만큼 전력 소모를 줄이려고 하고 있다. 지상파 DMB 수신용 칩에서 디지털 블록들은 저전압의 동작이 용이하나, 아날로그 블록들을 저전압으로 동작시키기 위해서는 상당한 설계기술을 필요로 하고 있다.
지상파 DMB 수신용 칩에 구비되는 PLL 회로는 1.2V의 낮은 전압을 사용하고, 또한 필요한 동작 주파수도 500㎒ 이상의 높은 주파수를 요구하고 있다.
그러나 종래의 지상파 DMB 수신용 칩은 1.2V의 낮은 전압을 사용하고, 500㎒ 이상의 동작 주파수를 가지는 PLL 회로를 구현하기가 매우 어려웠다. 즉, PLL 회로에서 높은 주파수로 동작하는 VCO(Voltage Controlled Oscillator)로 인하여 차지 펌프의 잡음 특성은 PLL 회로 전체에 영향을 주게 되고, 또한 500㎒ 이상의 높은 주파수를 얻기 위하여 사용되는 VCO의 설계도 낮은 전원전압으로 인하여 매우 어려웠다.
이러한 종래의 기술을 도 1 내지 도 3의 도면을 참조하여 상세히 설명한다.
도 1은 일반적인 PLL 회로의 구성을 보인 블록도이다. 이에 도시된 바와 같이 PLL 회로는 입력 클럭신호(ICLK)를 분주하는 분주기(100)와, 상기 입력 분주기(100)에서 분주된 입력클럭신호와 궤환클럭신호(FCLK)의 위상 및 주파수를 비교하여 위상차 및 주파수 차에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 발생하는 PFD(Phase Frequency Detector)(110)와, 상기 PFD(110)가 발생하는 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 전류를 충전 및 방전시키면서 발진 제어전압을 발생하는 차지 펌프(120)와, 상기 차지 펌프(120)의 출력전압의 레벨에 따른 주파수의 발진신호를 발생하는 VCO(130)와, 상기 VCO(130)의 발진신호를 분주하여 상기 PFD(110)에 궤환 클럭신호(FCLK)로 입력시키는 궤환 분주기(140)와, 상기 VCO(130)의 발진신호를 분주하여 출력 클럭신호(OCLK)로 출력하는 출력 분주기(150)로 구성하였다.
이와 같이 구성된 PLL 회로는 입력 클럭신호(ICLK)가 입력 분주기(100)에서 소정 배수 분주되어 PFD(110)로 입력되고, 또한 궤환 클럭신호(FCLK)가 PFD(110)로 입력된다.
그러면, PFD(110)는 입력 클럭신호(ICLK) 및 궤환 클럭신호(FCLK)의 위상차와 주파수차를 검출하고, 검출한 위상차와 주파수차에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 발생하여 차지펌프(120)로 입력된다.
상기 PFD(110)가 충전제어신호(IUP)를 발생할 경우에 차지 펌프(120)는 전류를 충전하고, PFD(110)가 방전제어신호(IDN)를 발생할 경우에 전류를 방전하면서 발진 제어전압(VCON)을 발생하고, 발생한 발진 제어전압(VCON)은 VCO(130)로 입력되는 것으로서 VCO(130)는 발진 제어전압(VCON)에 따라 발진하여 소정 주파수의 클럭신호를 발생하게 된다.
상기 VCO(130)가 발생한 클럭신호는 궤환 분주기(140)에서 분주되어 궤환 클럭신호(FCLK)로 PFD(110)로 궤환되고, 또한 상기 VCO(130)가 발생한 클럭신호는 출력 분주기(150)에서 분주되어 출력 클럭신호(OCLK)가 출력된다.
이러한 PLL 회로에 있어서, 종래의 차지 펌프(120)는 도 2에 도시된 바와 같이 바이어스 전압(BIASP)에 따라 전원단자(VDD)에서 피모스 트랜지스터(PM21)를 통해 정전류가 흐르는 제 1 정전류원(200)과, 바이어스 전압(BIASN)에 따라 엔모스 트랜지스터(NM21)를 통해 전원단자(VSS)로 정전류가 흐르는 제 2 정전류원(210)과, 상기 제 1 정전류원(200) 및 제 2 정전류원(210)의 사이에 엔모스 트랜지스터 (NM22)(NM23)가 직렬 연결되고 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 상기 엔모스 트랜지스터(NM22)(NM23)가 선택적으로 동작하면서 위상 조절용 전압을 발생하는 위상 조절용 전압 발생부(220)와, 상기 제 1 정전류원(200) 및 제 2 정전류원(210)의 사이에 피모스 트랜지스터(PM22)(PM23)가 직렬 연결되고 반전 충전제어신호(/IUP) 및 반전 방전제어신호(/IDN)에 따라 상기 피모스 트랜지스터(PM22)(PM23)가 선택적으로 동작하면서 상기 위상 조절용 전압의 발생에 따른 보상용 전압을 발생하는 보상용 전압 발생부(230)와, 상기 위상 조절용 전압 발생부(220)가 발생하는 위상 조절용 전압과 상기 보상용 전압 발생부(230)가 발생하는 보상용 전압을 연산증폭기(OP21)로 완충 증폭하는 버퍼(240)로 구성하였다.
이와 같이 구성된 종래의 차지 펌프(120)는 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 소정 레벨의 바이어스 전압(BIASP)(BIASN)이 입력됨에 따라 제 1 및 제 2 정전류원(200)(210)의 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM21)가 각기 도통상태로 되어 소정 레벨의 정전류를 공급 및 방전시키게 된다.
이와 같은 상태에서 PFD(110)가 출력하는 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 위상 조절용 전압 발생부(220)의 엔모스 트랜지스터(NM22)(NM23)가 선택적으로 도통상태로 되어 버퍼(240)의 연산증폭기(OP21)의 비반전 입력단자(+)로 입력되는 위상 조절용 전압의 레벨이 가변된다. 즉, 충전제어신호(IUP)가 입력될 경우에 엔모스 트랜지스터(NM22)가 도통상태로 되고, 상기 피모스 트랜지스터 (PM21) 및 엔모스 트랜지스터(NM22)를 통해 전류가 흘러 연산증폭기(OP1)의 비반전 입력단자(+)로 입력되는 위상 조절용 전압의 레벨이 상승하게 된다. 그리고 방전제어신호(IDN)에 따라 엔모스 트랜지스터(NM23)가 도통상태로 되어 연산증폭기(OP1)의 비반전 입력단자(+)에서 엔모스 트랜지스터(NM23)(NM21)를 통해 전원단자(VSS)로 전류가 흘러 연산증폭기(OP21)의 비반전 입력단자(+)에 인가되는 위상 조절용 전압의 레벨이 감소하게 된다.
그리고 상기 충전제어신호(IUP) 및 방전제어신호(IDN)를 반전시킨 반전 충전제어신호(/IUP) 및 반전 방전제어신호(/IDN)에 따라 보상용 전압 발생부(230)의 피모스 트랜지스터(PM22)(PM23)가 선택적으로 도통상태로 되어 버퍼(240)의 연산증폭기(OP21)의 반전 입력단자(-)로 입력되는 보상용 전압의 레벨이 가변된다. 즉, 보상용 전압 발생부(230)는 상기 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 위상 조절용 전압 발생부(220)에서 연산증폭기(OP21)의 비반전 입력단자(+)에 인가되는 전압의 레벨이 급격하게 변동되는 것을 보상하기 위한 것으로서 반전 충전제어신호(/IUP)가 입력될 경우에 피모스 트랜지스터(PM22)가 도통상태로 되고, 상기 피모스 트랜지스터(PM21)(PM22)를 통해 전류가 흘러 연산증폭기(OP21)의 반전 입력단자(-)로 입력되는 보상용 전압의 레벨이 상승하게 된다. 그리고 반전 방전제어신호(/IDN)에 따라 피모스 트랜지스터(PM23)가 도통상태로 되어 연산증폭기(OP21)의 반전 입력단자(-)에서 피모스 트랜지스터(PM23) 및 엔모스 트랜지스터(NM21)를 통해 전원 단자(VSS)로 전류가 흘러 연산증폭기(OP21)의 반전 입력단자(-)에 인가되는 보상용 전압의 레벨이 감소하게 된다.
이와 같이 위상 조절용 전압 발생부(220)가 출력하는 위상 조절용 전압과 보상용 전압 발생부(230)가 발생하는 보상용 전압은 버퍼(240)의 연산 증폭기(OP21)에서 완충 증폭되어 발진 제어전압(VCON)으로 출력되고, 그 출력된 발진 제어전압(VCON)은 VCO(130)로 입력되어 VCO(130)의 발진 주파수를 조절하게 된다.
도 3은 종래의 PLL 회로에 사용되는 VCO의 구성을 보인 회로도이다. 이에 도시된 바와 같이 차지 펌프(120)에서 출력되는 발진 제어전압(VCON)을 전류로 변환하는 전압/전류 변환부(300)와, 상기 전압/전류 변환부(300)의 출력전원에 따라 동작하고, 피모스 트랜지스터(PM31∼PM37) 및 엔모스 트랜지스터(NM31∼NM37)로 각기 이루어지는 복수의 인버터(311)들이 링 형상으로 연결되는 링 발진기(310)로 구성하였다.
이와 같이 구성된 종래의 VCO는 차지 펌프(120)에서 출력되는 발진 제어전압(VCON)이 전압/전류 변환부(300)에서 전류로 변환되어 링 발진기(310)의 복수의 인버터(311)에 동작전원으로 공급된다.
상기 링 발진기(310)는 피모스 트랜지스터(PM31∼PM37) 및 엔모스 트랜지스터(NM31∼NM37)로 각기 이루어지는 복수의 인버터(311)들이 링 형상으로 연결되어 있는 것으로서 상기 전압/전류 변환부(300)의 출력 전류에 따라 각각의 인버터 (311)에서의 지연시간이 가변되고, 이로 인하여 링 발진기(310)에서 출력되는 발진신호의 주파수가 가변된다.
그러나 상기한 종래의 PLL 회로는 PFD(110)에서 출력되는 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 차지 펌프(120)에서 출력되는 발진 제어전압(VCON)의 레벨이 가변되어 저전압 및 고 주파수로 동작할 경우에 차지 펌프(120)의 동작특성이 지터(jitter)에 매우 민감하게 변화되는 것으로서 고성능(high performance)의 차지 펌프가 필요하고, 또한 VCO로 저전압으로 동작할 경우에 지터 특성과, 공통잡음(common noise) 특성이 발생하여 500㎒ 이상의 높은 주파수의 발진신호를 발생할 경우에 좋은 특성의 발진신호를 얻기 어려운 문제점이 있었다.
그러므로 본 발명의 목적은 저전압에서 동작하고, 높은 주파수의 발진신호를 발생함은 물론 저전압에서도 지터 특성이 우수한 PLL 회로를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 PLL 회로는 입력 클럭신호와 궤환 클럭신호의 주파수차 및 위상차를 검출하여 충전제어신호 및 방전제어신호를 선택적으로 발생하는 PFD(Phase Frequency Detector)와, 상기 충전제어신호 및 방전제어신호에 따라 전류를 충전 및 방전시키면서 발진 제어전압을 발생하는 차지 펌프와, 상기 차지 펌프의 출력전압의 레벨에 따른 주파수의 발진신호를 발생하는 VCO와, 상기 VCO의 발진신호를 분주하여 상기 궤환 클럭신호를 발생하는 궤환 분주기를 구비한 PLL 회로에 있어서, 상기 차지 펌프는 제 1 및 제 2 바이어스 전압에 따라 정전류 가 흐르는 제 1 및 제 2 정전류원과, 상기 충전제어신호 및 반전 충전제어신호에 따라 상기 제 1 정전류원의 정전류를 출력하여 위상 조절용 전압을 충전하는 위상 조절용 전압 충전부와, 방전제어신호 및 반전 방전제어신호에 따라 상기 위상 조절용 전압을 상기 제 2 정전류원을 통해 방전시키는 위상 조절용 전압 방전부와, 충전제어신호 및 반전 충전제어신호에 따라 상기 제 1 정전류원의 정전류를 출력하여 보상용 전압을 충전하는 보상용 전압 충전부와, 방전제어신호 및 반전 방전제어신호에 따라 상기 보상용 전압을 상기 제 2 정전류원을 통해 방전시키는 보상용 전압 방전부와, 상기 위상 조절용 전압 및 상기 보상용 전압을 완충 증폭하여 상기 발진 제어전압을 발생하는 버퍼로 구성됨을 특징으로 한다.
상기 위상 조절용 전압 충전부 및 위상 조절용 전압 방전부들 각각은 상기 충전제어신호 및 방전제어신호에 따라 도통상태로 되는 엔모스 트랜지스터 및 피모스 트랜지스터가 병렬로 접속되고, 상기 보상용 전압 충전부 및 보상용 전압 방전부들 각각은 상기 반전 충전제어신호 및 반전 방전제어신호에 따라 도통상태로 되는 피모스 트랜지스터 및 엔모스 트랜지스터가 병렬로 접속되는 것을 특징으로 한다.
상기 VCO는 상기 발진 제어전압을 전류로 변환하여 바이어스 전류를 발생하는 전압/전류 변환기와, 복수의 증폭기가 링 형상으로 연결되고 상기 전압/전류 변환기가 발생하는 바이어스 전류에 따라 각각의 증폭기에서의 지연시간이 가변되면서 소정 주파수의 발진신호를 발생하는 완전 차동형 링 발진기로 구성되고, 상기 상기 완전 차동형 링 발진기의 복수의 증폭기들 각각은 플러스 및 마이너스 입력단 자의 신호를 입력하는 신호 입력부와, 상기 전압/전류 변환기가 발생하는 제 1 바이어스 전류에 따라 상기 신호 입력부로 정전류가 흐르게 하는 정전류원과, 상기 신호 입력부가 입력한 플러스 및 마이너스 입력단자의 입력신호를 반전 증폭하여 마이너스 및 플러스 출력단자로 출력하는 증폭기와, 상기 마이너스 및 플러스 출력단자의 출력신호와 상기 전압/전류 변환기가 발생하는 제 2 바이어스 전류에 따라 상기 마이너스 및 플러스 출력단자로 출력되는 전류를 증가시키는 제 1 및 제 2 전류 증가부를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 PLL 회로를 상세히 설명한다.
도 4는 본 발명의 PLL 회로에 사용되는 차지 펌프의 구성을 보인 회로도이다. 이에 도시된 바와 같이 바이어스 전압(BIASP)에 따라 전원단자(VDD)에서 피모스 트랜지스터(PM41)를 통해 정전류가 흐르는 제 1 정전류원(400)과, 바이어스 전압(BIASN)에 따라 엔모스 트랜지스터(NM41)를 통해 전원단자(VSS)로 정전류가 흐르는 제 2 정전류원(410)과, 충전제어신호(IUP) 및 반전 충전제어신호(/IUP)에 따라 엔모스 트랜지스터(NM42) 및 피모스 트랜지스터(PM42)가 각기 도통상태로 되면서 상기 제 1 정전류원(400)의 정전류를 출력하여 위상 조절용 전압을 충전하는 위상 조절용 전압 충전부(420)와, 방전제어신호(IDN) 및 반전 방전제어신호(/IDN)에 따라 엔모스 트랜지스터(NM43) 및 피모스 트랜지스터(PM43)가 각기 도통상태로 되면서 상기 위상 조절용 전압을 상기 제 2 정전류원(410)을 통해 방전시키는 위상 조절용 전압 방전부(430)와, 충전제어신호(IUP) 및 반전 충전제어신호(/IUP)에 따라 엔모스 트랜지스터(NM44) 및 피모스 트랜지스터(PM44)가 각기 도통상태로 되면서 상기 제 1 정전류원(400)의 정전류를 출력하여 보상용 전압을 충전하는 보상용 전압 충전부(440)와, 방전제어신호(IDN) 및 반전 방전제어신호(/IDN)에 따라 엔모스 트랜지스터(NM45) 및 피모스 트랜지스터(PM45)가 각기 도통상태로 되면서 상기 보상용 전압을 상기 제 2 정전류원(410)을 통해 방전시키는 보상용 전압 방전부(450)와, 상기 위상 조절용 전압 및 상기 보상용 전압을 연산 증폭기(OP41)로 완충 증폭하여 발진 제어전압(VCON)으로 출력하는 버퍼(460)로 구성하였다.
이와 같이 구성된 본 발명의 차지 펌프는 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 소정 레벨의 바이어스 전압(BIASP)이 입력됨에 따라 제 1 정전류원(400)의 피모스 트랜지스터(PM41)가 도통상태로 되어 소정 레벨의 정전류를 공급하게 되고, 소정 레벨의 바이어스 전압(BIASN)이 입력됨에 따라 제 2 정전류원(410)의 엔모스 트랜지스터(NM41)가 도통상태로 되어 소정 레벨의 정전류를 방전하게 된다.
이와 같은 상태에서 PFD에서 충전제어신호(IUP) 및 방전제어신호(IDN)가 선택적으로 출력됨에 따라 위상 조절용 전압 충전부(420) 및 위상 조절용 전압 방전부(430)가 동작하여 위상 조절용 전압을 충전 및 방전함과 아울러 보상용 전압 충전부(440) 및 보상용 전압 방전부(450)가 각기 동작하여 보상용 전압을 충전 및 방전 하게 된다.
즉, 위상 조절용 전압 충전부(420)는 충전제어신호(IUP) 및 반전 충전제어신호(/IUP)에 따라 엔모스 트랜지스터(NM42) 및 피모스 트랜지스터(PM42)가 도통상태로 되면서 상기 제 1 정전류원(400)의 출력전류를 통과시켜 위상 조절용 전압의 레벨이 상승하게 되고, 위상 조절용 전압 방전부(430)는 방전제어신호(IDN) 및 반전 방전제어신호(/IDN)에 따라 엔모스 트랜지스터(NM43) 및 피모스 트랜지스터(PM43)가 도통상태로 되면서 상기 위상 조절용 전압이 위상 조절용 전압 방전부(430)를 통해 제 2 정전류원(410)으로 방전되어 위상 조절용 전압의 레벨이 낮아지게 된다.
또한 보상용 전압 충전부(440)는 충전제어신호(IUP) 및 반전 충전제어신호(/IUP)에 따라 엔모스 트랜지스터(NM44) 및 피모스 트랜지스터(PM44)가 도통상태로 되면서 상기 제 1 정전류원(400)의 출력전류를 통과시켜 보상용 전압의 레벨이 상승하게 되고, 보상용 전압 방전부(450)는 방전제어신호(IDN) 및 반전 방전제어신호(/IDN)에 따라 엔모스 트랜지스터(NM45) 및 피모스 트랜지스터(PM45)가 도통상태로 되면서 상기 보상용 전압이 보상용 전압 방전부(450)를 통해 제 2 정전류원(410)으로 방전되어 보상용 전압의 레벨이 낮아지게 된다.
이와 같이 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 가변되는 위상 조절용 전압 및 보상용 전압은 버퍼(460)의 연산증폭기(OP41)에 입력되어 완충 증폭 된 후 발진 제어전압(VCON)으로 출력된다.
이러한 본 발명의 차지 펌프는 위상 조절용 전압 충전부(420), 위상 조절용 전압 방전부(430), 보상용 전압 충전부(440) 및 보상용 전압 방전부(440)들 각각을 엔모스 트랜지스터(NM42∼NM45) 및 피모스 트랜지스터(PM42∼PM45)의 쌍으로 형성하여 위상조절용 전압 및 보상용 전압을 충전 및 방전시킴으로써 충전제어신호(IUP) 및 방전제어신호(IDN)가 급격하게 변동되어도 버퍼(460)로 입력되는 위상조절용 전압 및 보상용 전압은 급격하게 변동되지 않고, 이로 인하여 차지 펌프에서 출력되는 발진 제어전압(VCON)에 지터가 발생하지 않고, VCO로 인정된 발진 제어전압(VCON)이 입력되게 된다.
도 5는 본 발명의 PLL 회로에 사용되는 VCO의 구성을 보인 블록도이다. 이에 도시된 바와 같이 본 발명의 VCO는 발진 제어전압(VCON)을 전류로 변환하는 전압/전류 변환기(500)와, 복수의 증폭기(511)가 링 형상으로 연결되고 상기 전압/전류 변환기(500)의 출력전류에 따라 각각의 증폭기(511)에서의 지연시간이 가변되면서 소정 주파수의 발진신호를 발생하는 완전 차동형 링 발진기(510)로 구성하였다.
상기 복수의 증폭기(511)들 각각은, 도 6에 도시된 바와 같이 플러스 및 마이너스 입력단자(INP)(INN)의 신호를 엔모스 트랜지스터(NM61)(NM62)가 입력하는 신호 입력부(600)와, 상기 전압/전류 변환부(500)에서 출력되는 제 1 바이어스 전류(BIAS1)에 따라 엔모스 트랜지스터(NM63)가 상기 신호 입력부(600)로 정전류가 흐르게 하는 정전류원(610)과, 상기 신호 입력부(600)의 입력신호를 피모스 트랜지스터(PM61)(PM62)로 반전 증폭하여 마이너스 및 플러스 출력단자(OUTN)(OUTP)로 출력하는 증폭기(620)와, 상기 마이너스 출력단자(OUTN)의 출력신호 및 상기 전압/전류 변환부(500)에서 출력되는 제 2 바이어스 전류(BIAS2)에 따라 피모스 트랜지스터(PM63)(PM64)가 상기 마이너스 출력단자(OUTN)로 출력되는 전류를 증가시키는 제 1 전류 증가부(630)와, 상기 플러스 출력단자(OUTP)의 출력신호 및 상기 전압/전류 변환부(500)에서 출력되는 제 2 바이어스 전류(BIAS2)에 따라 피모스 트랜지스터(PM65)(PM66)가 상기 플러스 출력단자(OUTP)로 출력되는 전류를 증가시키는 제 2 전류 증가부(640)로 구성하였다.
이와 같이 구성된 본 발명의 VCO는 전원단자(VDD)(VSS)에 전원이 인가된 상태에서 전압/전류 변환부(500)는 입력되는 발진 제어전압(VCON)의 레벨에 따라 가변되는 레벨의 제 1 및 제 2 바이어스 전류(BIAS1)(BIAS2)를 출력하고, 출력한 제 1 바이어스 전류(BIAS1)에 따라 정전류원(610)의 엔모스 트랜지스터(NM63)가 정전류를 출력하게 된다.
이와 같은 상태에서 마이너스 및 플러스 입력단자(INN)(INP)의 입력신호는 신호 입력부(600)의 엔모스 트랜지스터(NM62)(NM61)로 입력되어 증폭기(620)의 피모스 트랜지스터(PM61)(PM62)에 의해 증폭된 후 마이너스 및 플러스 출력단자(OUTN)(OUTP)로 각기 출력된다. 또한 마이너스 및 플러스 출력단자(OUTN)(OUTP)로 출력되는 출력신호에 의해 제 1 및 제 2 전류 증가부(630)(640)의 피모스 트랜지스 터(PM63)(PM65)가 도통상태로 되면서 마이너스 및 플러스 출력단자(OUTN)(OUTP)로 소정 레벨의 전류를 출력함과 아울러 전압/전류 변환부(500)가 출력하는 바이어스 전류(BIAS2)에 따라 제 1 및 제 2 전류 증가부(630)(640)의 피모스 트랜지스터(PM64)(PM66)가 도통상태로 되면서 마이너스 및 플러스 출력단자(OUTN)(OUTP)로 소정 레벨의 전류를 출력하여 증폭 이득을 증가시키게 된다.
즉, 본 발명의 VCO는 완전 차동형 링 발진기(510)로 소정 주파수의 발진신호를 발생하여 공통 잡음(common noise)을 제거하고, 이득이 높은 차동형의 구조를 채택하며, 지연의 이득이 클 경우에 지터가 발생하는 것을 현저하게 감소시킬 수 있다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 약 1.2V의 저전압으로 동작하는 PLL 회로를 구성함에 있어서, 충전제어신호 및 방전제어신호가 급격하게 변동될 경우에 이를 보상하여 버퍼로 입력되는 위상조절용 전압 및 보상용 전압은 급격하게 변동되지 않도록 함으로써 차지 펌프에서 출력되는 발진 제어전압에 지터가 발생하지 않고, VCO로 인정된 발진 제어전압이 입력되며, 또한 VCO를 완전 차동형 링 발진기로 구성하여 공통 잡음이 제거되고, 지터가 발생하는 것을 현저하게 감소시킬 수 있는 등의 효과가 있다.

Claims (6)

  1. 입력 클럭신호와 궤환 클럭신호의 주파수차 및 위상차를 검출하여 충전제어신호 및 방전제어신호를 선택적으로 발생하는 PFD(Phase Frequency Detector)와, 상기 충전제어신호 및 방전제어신호에 따라 전류를 충전 및 방전시키면서 발진 제어전압을 발생하는 차지 펌프와, 상기 차지 펌프의 출력전압의 레벨에 따른 주파수의 발진신호를 발생하는 VCO와, 상기 VCO의 발진신호를 분주하여 상기 궤환 클럭신호를 발생하는 궤환 분주기를 구비한 PLL 회로에 있어서,
    상기 차지 펌프는;
    제 1 및 제 2 바이어스 전압에 따라 정전류가 흐르는 제 1 및 제 2 정전류원;
    상기 충전제어신호 및 반전 충전제어신호에 따라 상기 제 1 정전류원의 정전류를 출력하여 위상 조절용 전압을 충전하는 위상 조절용 전압 충전부;
    방전제어신호 및 반전 방전제어신호에 따라 상기 위상 조절용 전압을 상기 제 2 정전류원을 통해 방전시키는 위상 조절용 전압 방전부;
    충전제어신호 및 반전 충전제어신호에 따라 상기 제 1 정전류원의 정전류를 출력하여 보상용 전압을 충전하는 보상용 전압 충전부;
    방전제어신호 및 반전 방전제어신호에 따라 상기 보상용 전압을 상기 제 2 정전류원을 통해 방전시키는 보상용 전압 방전부; 및
    상기 위상 조절용 전압 및 상기 보상용 전압을 완충 증폭하여 상기 발진 제 어전압을 발생하는 버퍼로 구성된 PLL 회로.
  2. 제 1 항에 있어서, 상기 위상 조절용 전압 충전부 및 위상 조절용 전압 방전부들 각각은;
    상기 충전제어신호 및 방전제어신호에 따라 도통상태로 되는 엔모스 트랜지스터 및 피모스 트랜지스터가 병렬로 접속되는 것을 특징으로 하는 PLL 회로.
  3. 제 1 항에 있어서, 상기 보상용 전압 충전부 및 보상용 전압 방전부들 각각은;
    상기 반전 충전제어신호 및 반전 방전제어신호에 따라 도통상태로 되는 피모스 트랜지스터 및 엔모스 트랜지스터가 병렬로 접속되는 것을 특징으로 하는 PLL 회로.
  4. 제 1 항에 있어서, 상기 VCO는;
    상기 발진 제어전압을 전류로 변환하여 바이어스 전류를 발생하는 전압/전류 변환기; 및
    복수의 증폭기가 링 형상으로 연결되고 상기 전압/전류 변환기가 발생하는 바이어스 전류에 따라 각각의 증폭기에서의 지연시간이 가변되면서 소정 주파수의 발진신호를 발생하는 완전 차동형 링 발진기로 구성됨을 특징으로 하는 PLL 회로.
  5. 제 4 항에 있어서, 상기 완전 차동형 링 발진기의 복수의 증폭기들 각각은;
    플러스 및 마이너스 입력단자의 신호를 입력하는 신호 입력부;
    상기 전압/전류 변환기가 발생하는 제 1 바이어스 전류에 따라 상기 신호 입력부로 정전류가 흐르게 하는 정전류원; 및
    상기 신호 입력부가 입력한 플러스 및 마이너스 입력단자의 입력신호를 반전 증폭하여 마이너스 및 플러스 출력단자로 출력하는 증폭기로 구성됨을 특징으로 하는 PLL 회로.
  6. 제 5 항에 있어서, 상기 복수의 증폭기들 각각은;
    상기 마이너스 및 플러스 출력단자의 출력신호와 상기 전압/전류 변환기가 발생하는 제 2 바이어스 전류에 따라 상기 마이너스 및 플러스 출력단자로 출력되는 전류를 증가시키는 제 1 및 제 2 전류 증가부를 더 포함하는 것을 특징으로 하는 PLL 회로.
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