JP3653496B2

JP3653496B2 - 電荷ポンプ

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Publication number: JP3653496B2
Application number: JP2001517702A
Authority: JP
Inventors: ゴスマン，ティモ; エーベルハルトクレーベル，ハンス; ショルツ，マルクス
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-08-18
Filing date: 2000-08-17
Publication date: 2005-05-25
Anticipated expiration: 2020-08-17
Also published as: EP1205028A2; WO2001013517A3; US20020113631A1; DE19939104A1; WO2001013517A2; US6509770B2; EP1205028B1; DE50008346D1; JP2003507918A

Description

本発明は、入力側、出力側を有し、ソース電流を生成するソースパスとシンク電流を生成するシンクパスとが接続されている少なくとも１つのカレントミラー（Stromspiegel）およびトランジスタを有し、少なくとも１つのパスは、入力側トランジスタを備え、かつ、両パスは出力ステージを備え、各々は、少なくとも１つの出力トランジスタおよび回路トランジスタを備えるとともに、第１パスは、基準電流によって制御される電荷ポンプ（Ladungspumpe）の回路配置であって、さらに、基準ステージ（Regelstufe）を備え、この基準ステージでは、少なくとも出力側トランジスタにおいてパスの出力ステージがシミュレートされ、故障電流を複製する等価な対称電流を基準ステージにおいて生成し、第２パスを調整する手段を制御することを特徴とする回路配置に関する。
【０００１】
位相ロックループ（ＰＬＬ）を使用する場合、その目的は、発振器ＶＣＯにおいて別の非常に正確で安定した周波数Ｆ_VCOを生成する非常に正確な基準周波数を使用することである。この周波数Ｆ_VCOは、オリジナルの基準周波数とは異なっていてもよい。ＰＬＬのような例示の回路を図５に示す（後述する）。（通常）水晶固有周波数Ｆ_qは、周波数分割器Ｒを用いて必要な基準周波数Ｆ_refになるまで分割される。同時に、電圧制御発振器ＶＣＯの出力周波数Ｆ_VCOは、さらなる分割器Ｎを用いて周波数Ｆ_VCO／Ｎになるまで分割される。これら２つの分割された周波数Ｆ_refおよびＦ_VCO／Ｎは、位相（−周波数）検出器ＰＤに供給され、それらの相対周波数を与えるために比較される、すなわち、互いに相対的に周波数変換される。位相検出器ＰＤの出力は、２つのパルス幅を調整されたパルス列ＵＰおよびＤＯＷＮを生成し、これらのパルス幅はその入力における周波数間の位相差に対して一定の関係を有する。
【０００２】
周波数Ｆ_VCO／ＮがＦ_refと比較して高い場合、言いかえれば、周波数Ｆ_VCO／Ｎの位相がＦ_refの位相より進んでいる場合、位相検出器は、ＵＰ出力よりも長いためＤＯＷＮ出力に切り替わる。反対でも同様に、周波数Ｆ_VCO／Ｎの位相がＦ_refと比較して弱い場合、位相検出器はＤＯＷＮ出力よりも長いためＵＰ出力に切り替わる。位相検出器における２つの入力周波数Ｆ_refおよびＦ_VCO／Ｎの位相が正確に同じである場合、正確に同じ長さであるかないかのいずれかのパルスを、ＵＰおよびＤＯＷＮ出力における位相検出器の２つの出力に出力され得る。正確に同じ長さのパルスが出力される場合、基準は、「アンチバックラッシュパルス」（ＡＢＬパルス）になる。位相が一致する場合にこれらのパルスが生成されることは、位相が同じである場合に２つの出力とも開かれない回路より、動的であるという点において、より利点がある。
【０００３】
ＵＰおよびＤＯＷＮパルス列は、電荷ポンプＣＰを作動させ、その電荷ポンプの出力に、接続されているループフィルタＬＦが積算器のように作用する。このループフィルタＬＦは、アクティブフィルタであってよく、好ましくは、位相ルックループにおけるパッシブフィルタである。
【０００４】
ＵＰ列におけるパルスは電荷ポンプを誘導してループフィルタＬＦに規定された大きさの電流を供給するので、ループフィルタにおける電圧Ｖ_LFはループフィルタに移動された電荷量の結果としてのＵＰパルスの存続期間（duration）にわたって生じる。この動作は、「ソーシング（sourcing）」と呼ばれ、ソースパスによって電荷ポンプにもたらされる。
【０００５】
ＤＯＷＮ列におけるパルスは、ループフィルタＬＦから電流を引くので、電圧はパルスの存続期間を下げる傾向がある。この動作は、「シンキング（sinking）」と呼ばれ、電荷ポンプにおけるシンクパスによってもたらされる。
【０００６】
従って、ループフィルタにおける平均電圧変化は、等しい大きさの電流について、お互いに対するＵＰおよびＤＯＷＮパルスの相対存続期間のみによって、決定される。位相検出器における２つの入力周波数Ｆ_refおよびＦ_VCO／Ｎの位相が正確に同じである場合、すなわち、アンチバックラッシュパルスが生じる場合、ループフィルタの総電流がゼロに等しく、また総電荷量がループフィルタにまたはループフィルタから移動されないので、ループフィルタＬＦにおける電圧は、理想的には変化すべきでない。
【０００７】
出力Ｖ_lfにてループフィルタＬＦに確立された電圧ｖ−ｔｕｎｅは、発振器ＶＣＯについての制御電圧として使用されると、周波数Ｆ_VCOまたはその位相は、接続された制御ループによって水晶発振器Ｑの位相に結合される。あるいは、分割器Ｎの分割率は、発振器周波数Ｆ_VCOを広範囲にわたって調節させる。
【０００８】
しかしながら、このため、この内容において注意すべきことは、広範囲にわたってループフィルタＬＦの出力Ｖ_lfでの電圧ｖ−ｔｕｎｅを同じにする発振器のために、制御電圧を変化させ、所望の周波数にて電圧が制御された発振器ＶＣＯを維持する必要があることである。理想的には、使用される電圧範囲がゼロ電位に接近するおよび供給電圧に接近することが必要であることを意味する。蓄電池適用可能性から供給電圧が３ボルトの領域にあるので、特に携帯用途において重要である。また、ソースおよびシンク電流の大きさについてこの内容において重要なことは、同じレベルにて維持すべきであるというである。なぜなら、位相ロックループが固定されているのが、ＡＢＬパルスが移動された正味の電荷でなく、離調されない発振器ＶＣＯである間のみであるからである。
【０００９】
電荷ポンプのための従来技術で公知の回路配置において、図１に例示として示されるように、電荷ポンプは、接続されたカレントミラー（Stromsdpiegel）を生成するＰＭＯＳトランジスタｍｐ１、ｍｐ２、ｍｐ３、ｍｐ４を備えるソースパスを有する。上記カレントミラーは、規定されたミラー率ｎによって電流ｉ−ｒｅｆ−ｓｏｕｒｃｅを増加させ、ＵＰ制御シグナルがロジックＬＯＷ電位を有するとすぐに電圧ｖ−ｔｕｎｅで電源ＶＤＤから出力接続Ｐｄｏｕｔに電流を供給する。ＵＰ制御入力は適用された位相検出器ＰＤの逆転したＵＰシグナルを有する。
【００１０】
さらに、この公知の電荷ポンプは、ソースパスに関して鏡像形態に配置されたシンクパスを備え、その機能に沿って、ＤＯＷＮ制御接続においてロジックＨＩＧＨ電位の間、接地ＶＳＳの方向に出力接続Ｐｄｏｕｔから離れる規定されたミラー率ｎによって増幅された電流ｉ−ｒｅｆ−ｓｉｎｋを導くＮＭＯＳトランジスタｍｎ１、ｍｎ２、ｍｎ３、ｍｎ４を備えている。
【００１１】
この回路配置において、ソースパスにおけるミラー領域およびシンクパスにおけるミラー領域が、特定の操作温度においておよび技術パラメータの特定の環境について（例えば、トランジスタの出力インピーダンス、閾値電圧Ｖ_Tまたはマッチング）、出力Ｐｄｏｕｔにおける単一電圧ｖ−ｔｕｎｅでのみ正確に対称に焼成され得るという問題が生じる。ＭＯＳトランジスタにおけるチャネル長調整、技術的変化（例えば、マッチング）および電気的構成の温度応答は、電流ｉ−ｓｏｕｒｓｅおよびｉ−ｓｉｎｋが他の全ての電圧ｖ−ｔｕｎｅにて対称であることを意味する。従って、例えば、トランジスタ出力インピーダンスは、電圧ｖ−ｔｕｎｅが上昇するために、シンク電流の大きさがより大きくなり、そしてソース電流の大きさがより小さくなることを意味し、それに反して電圧ｖ−ｔｕｎｅが下がることにより、ソース電流ｉ−ｓｏｕｒｃｅがより大きくなりそしてシンク電流ｉ−ｓｉｎｋがより小さくなる。
【００１２】
ＶＤＤまたはＧｎｄに接近しているｖ−ｔｕｎｅ値について、出力トランジスタｍｐ１およびトランジスタｍｎ１は、さらに、（低い）飽和領域においてもはや作動されない。これは、続いて起こるソース電流およびシンク電流における顕著な減少を意味する。
【００１３】
実用的な実施において、例示として、これは、ソース電流ｉ−ｓｏｕｒｃｅが電圧値ＶＤＤ−０．４Ｖから前進して劇的に減少し、ｖ−ｔｕｎｅ＝ＶＤＤの場合最終的に０であることを意味する。シンク電流ｉ−ｓｉｎｋについても同様に、シンク電流ｉ−ｓｉｎｋは、約０．４Ｖから前進して劇的に減少し、同様に最終的に電圧ｖ−ｔｕｎｅ＝０Ｖにおいて０になる。実際には、これは、ソースセクションとシンクセクションが同時に動作するとき、故障電流「ｉ−ｆａｕｌｔ」がソースパスとシンクパスとの間に生成することを意味する。従って、この故障電流は、電源の上限および下限にて、極度に上昇し、およびｖ−ｔｕｎｅ＝ＶＤＤのとき、ソース電流ｉ−ｓｏｕｒｃｅが０に等しくなるので故障電流がシンク電流ｉ−ｓｉｎｋと等しくなり、そして、逆に、シンク電流ｉ−ｓｉｎｋが０に等しくなるので電圧ｃ−ｔｕｎｅ＝０にて、故障電流が、ソース電流ｉ−ｓｏｕｒｃｅに等しくなる。従って、これは、ＶＳＳに接近したまたはＶＤＤに接近した電圧範囲ｖ−ｔｕｎｅにおいて、シンク側のシンク電流ｉ−ｓｉｎｋおよびソース側のソース電流ｉ−ｓｏｕｒｃｅの対称性が非常に阻害されることを意味する。
【００１４】
上記で要約された対称性の問題を有する回路配置からの応答は、チューニング電圧ｖ−ｔｕｎｅについて使用され得る範囲が平均理想値周辺の値の比較的狭い範囲に限定されることを意味する。
【００１５】
ＰＬＬループにおいて電荷ポンプを使用することに関して、これは、ＡＢＬパルスが単一の電位ｖ−ｔｕｎｅにおいてのみループフィルタに故障電流ｉ−ｆａｕｌｔを供給しないことを意味する。他の全ての電圧、従って他の組の発振器周波数Ｆ_VCOにおいて、ループフィルタにおける平均電圧は、ＡＢＬパルスが歪んでいるとしても各ＰＬＬパスに対して一定に維持され得る、すなわち、ポンプにおけるソースセクションまたはシンクセクションのいずれかが幾分長いために切り替えられる。そのときのみ、基準サイクルにおけるループフィルタに移動された平均総電荷をゼロになる可能性がある。
【００１６】
そして、実際には非対称であるＡＢＬパルスは、出力Ｐｄｏｕｔにおける電圧ｖ−ｔｕｎｅ（ループフィルタ電圧）において一時的な周期成分を調整し、次いで、この成分はその定格周波数だけでなく主周波数からの差Ｆ_refでの他の二次周波数も誘発する。これらの二次周波数（誘発）は、望まれない。
【００１７】
従って、本発明の目的は、ソースパスおよびシンクパスにおけるミラー領域が、出力電圧の広い範囲および広い動作温度範囲にわたって、できるだけ対称であり、電荷ポンプのための回路配置を見出すことである。
【００１８】
本発明者らは、以下のように実現している。
【００１９】
公知の回路配置において、ソース電流およびシンク電流は、２つの基準電流ｉ−ｒｅｆ−ｓｏｕｒｃｅおよびｉ−ｒｅｆ−ｓｉｎｋを生成し、そして電荷ポンプの出力ステージにそれを供給することによって生成される。これらの電流は、組にされているミラー因子ｎを用いて、ｉ−ｓｏｕｒｃｅ＝ｎ×ｉ−ｒｅｆ−ｓｏｕｒｃｅおよびｉ−ｓｉｎｋ＝ｎ×ｉ−ｒｅｆ−ｓｉｎｋによって変換される。この場合、状態｜ｉ−ｓｏｕｅｃｅ｜＝｜ｉ−ｓｉｎｋ｜を有する出力電流の対称化は、最初に基準電流ｉ−ｒｅｆ−ｓｏｕｒｃｅおよびｉ−ｒｅｆ−ｓｉｎｋを用いて、および／またはｍｐ３およびｍｐ４に比例するソースパスｍｐ１およびｍｐ２についての、ならびにｍｎ３およびｍｎ４に比例するソースパスｍｎ１およびｍｎ２についてのミラー因子を用いて達成される。最適に対して変更された動作状態の結果としてのトランジスタの特性の変更は、この場合に対称化における反対の影響を非常に容易に与え得る。
【００２０】
本発明は、基準電流の対称性における不確定さを、２つの基準電流だけでなく単一の基準電流でも生成することによって防止し、基準電流はソースパスに対して基準パスｍｐ３およびｍｐ４、あるいはシンクパスに対して基準パスｍｎ３およびｍｎ４のいずれかに供給される。従って、さらに、正確に電荷ポンプの出力ステージをシミュレートする基準回路を追加することができ、その結果、故障電流ｉ−ｆａｕｌｔをシミュレートする対称電流ｉ−ｓｙｍが生成される。この場合、さらなる測定で乱れないようにチューニング電圧はできるだけ小さく負荷する必要がある。次いで、対称電流ｉ−ｓｙｍが測定される。固定された基準電流（ソースまたはシンク）に所属されないポンプセクションは再調整され、ゼロの対称電流ｉ−ｓｙｍが生成される。調整は、出力ステージまたは基準回路においてフリーパスのゲート電圧を用いてもたらされる。異なる実施形態において、同様に出力ステージパスをシミュレートする基準パスに含まれるスイッチングトランジスタｍｎ２ａおよびｍｐ２ａは、省かれるか、内部に移動されるか、または例えば図４に示されるように、外部に組み込まれるかのいずれかである。０に調整された対称電流ｉ−ｓｙｍはまた、出力ステージおよび基準回路が同じ条件で動作するので、０の故障電流ｉ−ｆｏｕｌｔを生じる。
【００２１】
従って、従来技術における開ループ制御の原理は、閉じられたループ制御によって置きかえられる。そして、達成され得る対称性は、周囲の影響および技術の変動から独立しており、従来技術より大きな水準で向上しており、さらに電流の対称性が維持されている間電圧ｖ−ｔｕｎｅについての制御範囲が顕著に拡大している。
【００２２】
この本発明の概念に沿って、本発明者らは、入力側、出力側を有し、ソース電流を生成するソースパスとシンク電流を生成するシンクパスとが接続されている少なくとも１つのカレントミラーおよびトランジスタを有する電荷ポンプの回路配置であって、少なくとも１つのパスは、入力側トランジスタを備え、かつ、両パスは出力ステージを備え、各々は、少なくとも１つの出力トランジスタおよび回路トランジスタを備えるとともに、第１パスは、基準電流によって制御され、さらに、基準ステージを備え、この基準ステージでは、少なくとも出力側トランジスタにおいてパスの出力ステージがシミュレートされ、故障電流を複製する等価な対称電流を基準ステージにおいて生成し、第２パスを調整する手段を制御する回路配置の開発を提案する。
【００２３】
本発明の内容において、シミュレーションは、出力ステージにおいて比較されるように、全ての〔間隙〕トランジスタ幅が同じ因子によって広げられたかあるいは縮小されたトランジスタを備える、複製または位相的に理想的な回路のいずれかを意味する。このことは、電荷ポンプの出力ステージに影響を与えることなく、出力ステージ間で、故障電流ｉ−ｆａｕｌｔを複製する、対称電流ｉ−ｓｙｍを生成可能にし、この対称電流は、第２パスを調整するための手段を制御することができ、したがって、故障電流を防止するための制御ループを構築する。ここでは、閉じられたループ制御が実現されているので、電流の対称性をもたらす、電荷ポンプにおける電子成分の温度の影響、および他の変化可能なおよび不利な特性がまた、自動的に補正される。
【００２４】
本発明の概念に沿って、第２パスを調整するための手段は、少なくとも１つの演算増幅器ＯＰ２を備え、それには印加された故障電流に比例する電圧の差を入力し、その出力は第２パスに影響するために使用される。
【００２５】
本発明の回路配置における他の改良点には、さらに、第２パスを調整するための手段は、バッファ増幅器を備え、好ましくは、演算増幅器が故障電流をシミュレートするための電圧従動部として接続されていることが好ましい。これは、出力Ｐｄｏｕｔにおいて電圧ｖ−ｔｕｎｅがほとんど負荷されていないままであり、コピーされ、および対称電流ｉ−ｓｙｍによって故障電流ｉ−ｆａｕｌｔをシミュレーションする補助的な手段としての制御ステージに適用可能であることを意味する。さらに、ループフィルタは、特に、電荷ポンプが位相ロックループにおいて使用される場合に出力ステージと基準回路との間に備えることができる。
【００２６】
他の本発明の回路配置の発展によれば、供給は、バッファ増幅器または電圧従動部として接続された演算増幅器の入力で減衰要素τである第２回路を調整するために使用される手段に寄与できる。この減衰要素τは、それぞれの第２パスの再調整の速度をセットするのに使用することができる。本発明の基本において、減衰要素τは、抵抗器およびコンデンサを含むことができる。そのとき、この減衰要素の時定数は、調整が十分早くなるようにセットされるが、発振器に関して望まれない傾向が生じないようにする。これは、ループフィルタが本質的にこの時定数を与えられている場合、ループフィルタにマッチすることが必要であることを意味する。
【００２７】
本発明の基本において、第２パスはまた、使用される演算増幅器ＰＯ２が電流出力を有する場合、入力側トランジスタを備えてもよい。さらに、回路配置は、少なくとも２つの回路トランジスタｍｎ２、ｍｐ２が電荷ポンプの出力と出力側トランジスタｍｎ１、ｍｐ１との間に配置されるように、有利に拡大してもよい。
【００２８】
少なくとも１つの回路トランジスタｍｎ２、ｍｐ２はまた、少なくとも１つの出力側トランジスタｍｎ１、ｍｐ１が電荷ポンプの出力と回路トランジスタｍｎ２、ｍｐ２との間に配置されるように配置してもよい。
【００２９】
さらに、回路配置の対称特性は、回路トランジスタｍｎ２、ｍｐ２に対して対称に配置された少なくとも１つの入力側対称トランジスタｍｎ４、ｍｐ４が備えられるように改良される。
【００３０】
回路動作をスピードアップするために、すなわち、詳細には、高周波数ＰＬＬのための電荷ポンプを使用するために、コンデンサＣ−ｓｉｎｋ、Ｃ−ｓｏｕｅｃｅが、同じパスにおいて、少なくとも１つの回路トランジスタｍｎ２、ｍｐ２のゲートと出力側トランジスタｍｎ１、ｍｐ１との間に接続されていてもよい。
【００３１】
他の利点は、シンクパスがソースパスに関して鏡像に設計されていることである。
【００３２】
ソースパスにおいて使用されるトランジスタは、ＰＭＯＳトランジスタの形態であってよく、シンクパスにおけるトランジスタは、ＮＭＯＳトランジスタの形態であってよい。
【００３３】
さらに、ソースパスにおけるトランジスタがｐ−Ｊｆｅｔの形態であり、シンクパスにおけるトランジスタがｎ−Ｊｆｅｔであることも可能である。
【００３４】
電荷ポンプについての回路配置の本発明の設計は、以下の利点をもたらす。
１．出力Ｐｄｏｕｔでの電圧ｖ−ｔｕｎｅに無関係な、技術的変化（例えば、閾値電圧、マッチング等）に無関係な、そして存在する動作温度に無関係なソースおよびシンク電流ｉ−ｓｏｕｒｃｅ、ｉ−ｓｉｎｋに対する最大の対称性。
２．適用可能な電源の限界に接近するように調整される電圧ｖ−ｔｕｎｅの最大使用可能な範囲。
３．閉じられたループ制御の結果、ＮＭＯＳおよびＰＭＯＳトランジスタを同じ大きさにすることができるので、寸法が出力トランジスタの動的に対称性を最適にするためにセットすることができ、したがって等しい大きさの寄生要素が存在すること。
４．１つの基準電流ｉ−ｒｅｆのみが必要とされるので、基準電流生成のための回路の複雑さの顕著な減少が達成される。従って、従来技術における２つの基準電流ｉ−ｒｅｆ−ｓｉｎｋおよびｉ−ｒｅｆ−ｓｏｕｒｃｅを対称にするための全体の複雑さもまた、排除される。
【００３５】
本発明の概念に沿って、上記に例示される電荷ポンプは、好ましくは、位相ロックループ（ＰＬＬ）において使用され得る。このような本発明の位相ロックループは、基準周波数Ｆ_refと電荷ポンプＣＰを制御する電圧制御された発振器ＶＣＯからの分割出力周波数Ｆ_VCO／Ｎとの間の位相シフトを検出するための少なくとも１つの位相検出器ＰＤを備える制御ループを有し、続いて、ループフィルタＬＦが接続されており、そしてループフィルタの出力が電圧制御された発振器ＶＣＯを制御する。
【００３６】
さらに、水晶発振器Ｑおよび下流の基準分割器Ｒが備えられており、基準周波数Ｆｒｅｆを生成することができる。
【００３７】
上記および以下で説明する本発明の特徴は、本発明の範囲を逸脱することなく、それぞれ提示した組み合わせだけでなく、他の組み合わせ、またはそれら自体において使用され得ることはいうまでもない。
【００３８】
本発明の他の特徴は、特許請求の範囲の変形、図面を参照する例示の実施形態の以下の説明において見出され得る。
【００３９】
本発明は、図面を参照してより詳細に以下で説明する。
【００４０】
図１は、従来技術で公知の電荷ポンプを示し、入力側入力ｉ−ｒｅｆ−ｓｏｕｒｃｅ、ｉ−ｒｅｆ−ｓｉｎｋ、ＵＰおよびＤＯＷＮ、ならびに電荷ポンプについての出力側出力Ｐｄｏｕｔを有する。
【００４１】
より良く理解するために、機能的領域が破線で囲まれている。
【００４２】
電荷ポンプは、ソースパス１およびシンクパス２を備え、それらに関して鏡像形態で配置されている。各パス１、２は、カレントミラー３、４を含み、これらの各カレントミラーは入力側トランジスタｍｐ３、ｍｎ３、および出力側トランジスタｍｐ１、ｍｎ１を備えている。出力側トランジスタｍｐ１、ｍｎ１はＵＰ入力およびＤＯＷＮ入力に接続されている２つの回路トランジスタｍｐ２、ｍｎ２によって接続され、その結果、ＵＰ入力またはＤＯＷＮ入力に適用されるパルスに沿って、電流が出力Ｐｄｏｕｔからまたは出力Ｐｄｏｕｔへ流れ、この電流が電圧ｖ−ｔｕｎｅを生成する。出力側トランジスタｍｐ１、ｍｐ２、ｍｎ１、ｍｎ２のこの群は、電荷ポンプの出力ステージを形成する。
【００４３】
対称の理由のために、２つの対称なトランジスタｍｐ４およびトランジスタｍｎ４は追加して設けられる。さらに、コンデンサＣ−ｓｏｕｒｓｅおよびＣ−ｓｉｎが回路トランジスタｍｐ２およびｍｎ２と、出力側トランジスタｍｐ１およびｍｎ１のゲートまたは入力ｉ−ｒｅｆ−ｓｏｕｒｃｅまたはｉ−ｒｅｆ−ｓｉｎｋとの間に、出力側トランジスタにおける切り替え動作をスピードアップするために接続されても良い。より明瞭にするために、これらの静電容量は、示していない。しかしながら、このようなコンデンサは、パワーポンプが機能できるために必ずしも必要であるわけではないことを指摘する。
【００４４】
さらに、電荷ポンプの出力はまた、実際にはＰＬＬループの一部としてみなすことができ、そして２つのコンデンサＣ１、Ｃ２および抵抗器Ｒ１を備える、電荷ポンプに接続されたループフィルタＬＦを有し、ポンプ出力電流に統合する。
【００４５】
図２は電荷ポンプについての単純な本発明の回路配置を示し、この回路配置は、単一の基準電流ｉ−ｒｅｆのみが２つの基準電流の代わりに必要とされている。その最も単純な形態において、電荷ポンプはまた、単一のカレントミラー３のみを有している。このカレントミラーは、電荷ポンプのソース側に配置されている。出力ステージ５は、回路トランジスタｍｐ２およびｍｎ２を備え、この回路トランジスタは、出力にてトランジスタｍｐ１およびｍｎ１を介して電流を切り替える。
【００４６】
上記設計はまた、出力ステージ５が繰り返されている基準回路６を含む。これは、トランジスタｍｐ１、ｍｐ２、ｍｎ１およびｍｎ２が、トランジスタｍｐ１ａ、ｍｐ２ａ、ｍｎ１ａおよびｍｎ２ａによって複製されていることを意味し、ｍｐ１ａとｍｐ１とのゲート、ｍｎ１ａとｍｎ１とのゲートが同調されるが、一方ｍｐ２ａおよびｍｎ２ａがＵＰおよびＤＯＷＮ入力に接続されてない。
【００４７】
基準回路６と出力ステージ５との間には、バッファ増幅器ＰＶを有する制御ステージ７を配置している。バッファ増幅器は出力ステージを負荷することなく基準回路の出力に、抵抗器Ｒ３を介して電圧ｖ−ｔｕｎｅを複製する。このことは、出力ステージでのように基準回路において同じ故障電流ｉ−ｓｙｍを生成する。この対称電流ｉ−ｓｙｍは演算増幅器ＯＰ２を用いて、電圧が抵抗器Ｒ３を通過して降下するときに測定される。後者の出力電圧は出力ステージまたは基準回路の各第２パスのための調整電圧を形成し、電圧が抵抗器Ｒ３を通過して降下するように調整され、それゆえ対称電流ｉ−ｓｙｍが０に等しくなる、すなわち故障電流ｉ−ｆａｕｌｔも０に等しくなる。
【００４８】
電荷ポンプの上に、ループフィルタＬＦもまた、電荷ポンプの出力に接続される。このループフィルタＬＦは位相ロックループにおいて電荷ポンプを用いる場合に有用な要素であるが、本発明に対して必ずしも必要であるわけではない。
【００４９】
制御ステージを用いる、この回路配置によって達成される効果は、電圧ｖ−ｔｕｎｅの広い範囲にわたって故障電流ｉ−ｆａｕｌｔが生じないことであり、それゆえ現在まで外部の最適動作点と知られている二次周波数（誘発）が減らされる。
【００５０】
図３は、図２の単純な回路配置の変形を示し、この場合に有している電荷ポンプの出力ステージ５における回路トランジスタｍｎ２およびｍｐ２は、出力側トランジスタｍｎ１およびｍｐ１と交換されている。従って、基準回路６におけるトランジスタｍｐ２ａおよびｍｎ２ａを省くことができる。
【００５１】
バッファ増幅器ＰＶは演算増幅器ＯＰ１と置きかえられ、シンク電流ｉ−ｓｉｎｋの再調整のスピードを設定するために使用され得る減算要素τ（この場合抵抗器Ｒ２とコンデンサＣ３とを備える）が演算増幅器ＯＰ１の上流に配置される。
【００５２】
図４は、本発明の電荷ポンプについての回路配置の最良の実施形態を示し、この電荷ポンプは、基準入力側トランジスタｍｎ３およびｍｐ３と基準出力側トランジスタｍｎ１およびｍｐ１とを有するソースパスおよびシンクパスを有する。ソース側の出力側トランジスタｍｐ１のソース入力（ソース、トランジスタのドレインおよびゲートに置かれる）には、回路トランジスタｍｐ２が配置され、この回路トランジスタｍｐ２のゲート入力はＵＰ入力に接続される。同様に、シンク側の出力側トランジスタｍｎ１のソース入力（ソース、トランジスタのドレインおよびゲートに置かれる）には、回路トランジスタｍｎ２が配置され、この回路トランジスタｍｎ２のゲート入力はＤＯＷＮ入力に接続される。対称の理由のために、入力側の回路トランジスタはそれらと関係付けられる各対称トランジスタｍｎ４およびｍｐ４を備え、この対称トランジスタは、入力側トランジスタのソースに接続される。回路のソースパスは、基準電流ｉ−ｒｅｆによって制御される。入力側トランジスタｍｎ３およびｍｎ４は、演算増幅器ＯＰ２が高インピーダンス電流出力を有する場合に有用であり、それ以外の場合は省くことができる。
【００５３】
トランジスタｍｎ１、ｍｎ２、ｍｐ１およびｍｐ２を備える出力ステージ５は、トランジスタｍｎ１ａ、ｍｎ３ａ、ｍｐ１ａおよびｍｐ３ａを備える基準回路６においてシミュレートされる。出力側トランジスタｍｐ１とｍｐ１ａとのゲート、および出力トランジスタｍｎ１とｍｎ１ａとのゲートは、互いに接続され、それら全ては出力ステージにおいてそれらが対応するトランジスタに関して同じ相対的大きさを有する必要がある。
【００５４】
出力ステージ５の出力Ｐｄｏｕｔと基準回路６の等価な出力との間には演算増幅器ＯＰ１の形態でバッファ増幅器が配置されている。この演算増幅器ＯＰ１は、出力Ｐｄｏｕｔでの電圧ｖ−ｔｕｎｅをできるだけ負荷しないままで、対称電流ｉ−ｓｙｍとしての故障電流ｉ−ｆａｕｌｔを複製する。出力ステージ５の出力Ｐｄｏｕｔと演算増幅器ＯＰ１との間には、（好ましく変更可能な）抵抗器２および接地されたコンデンサＣ３を含む減衰要素τが接続されており、この減算要素は、制御ループの応答速度に影響を与える。
【００５５】
電圧従動部として接続された演算増幅器ＯＰ１と基準回路６との間で、対称電流によって生じる電圧降下は抵抗器Ｒ３を通過して切り離され、そして第２演算増幅器ＯＰ２に導かれる。測定された対称電流ｉ−ｓｙｍを基準として、演算増幅器ＯＰ２はシンクパスを調整し、その結果、対称電流ｉ−ｓｙｍ、すなわち電荷ポンプの出力Ｐｄｏｕｔでの故障電流ｉ−ｆａｕｌｔを、生成される出力電圧ｖ−ｔｕｎｅおよび使用される電子成分の特性の、一般的な動作温度に無関係にゼロに保つ。
【００５６】
図２および３における単なる変形にわたって備えられているトランジスタｍｎ３およびｍｎ４は、どの動作状態においても演算増幅器ＯＰ２の基本負荷を印可し、その結果、使用される演算増幅器のタイプに応じて、さらに安定な回路をもたらす。従って、この回路配置は、最良の方法で全体が制御された範囲において上記で要約された電荷ポンプの対称問題を解決する。これは、事実上、０からＶＤＤまでの電源の全体の範囲がまた、出力Ｐｄｏｕｔでの電圧ｖ−ｔｕｎｅの範囲について適用可能であることを意味する。実際には、これは、電源ＶＤＤの２．８Ｖに対して、従来技術における約５００ｍＶと比較して、約１００ｍＶの保留のみが、必要であると予測される。
【００５７】
例示によって、図５はまた、本発明の電荷ポンプＣＰを有する位相ロックループを示す。ＰＬＬは、どの相対位相シフトについても２つの周波数Ｆ_refおよびＦ_VCO／Ｎと比較する位相検出器ＰＤを備える。基準周波数Ｆ_refは、水晶固有周波数Ｆ_qから生成される。この水晶固有周波数は、水晶発振器Ｑが生成し、基準分割器Ｒに供給し、基準分割機Ｒで、特定の分割範囲によって縮小される。供給された第２周波数Ｆ_VCO／Ｎは、電圧制御された発振器ＶＣＯから生じ、分割器を用いて周波数Ｆ_VCO／Ｎまで分割される。位相検出器ＰＤの出力は、２つのパルス幅を調整されたパルス列ＵＰおよびＤＯＷＮを生成し、このパルス幅は、２つの入力周波数Ｆ_refとＦ_VCO／Ｎとの間の位相差に関して一定の関係を有する。周波数Ｆ_VCO／Ｎが周波数Ｆ_refよりも高い場合、または周波数Ｆ_VCO／Ｎが周波数Ｆ_refと比較して高すぎる場合、または周波数Ｆ_VCO／Ｎの位相が基準周波数Ｆｒｅｆの位相より進んでいる場合、位相検出器はＵＰ出力より長いためにＤＯＷＮ出力に切り替わる。同様の状況で、逆転した位相に対応して、逆に適用する。位相が同じ場合、すなわち、Ｆ_refがＦ_VCO／Ｎに等しい場合、アンチバックラッシュパルス（ＡＢＬパルス）が位相検出器の両方の出力に出力される。ＵＰおよびＤＯＷＮパルス列は電荷ポンプＣＰを作動させ、その出力は電荷ポンプに接続されているループフィルタを備える。このループフィルタは、積算器として作用する。次いで、ループフィルタＬＦの電圧Ｖ_LFは、電圧制御された発振器ＶＣＯのための制御として使用され、その結果ＰＬＬの制御ループは閉じられる。
【図面の簡単な説明】
【図１】従来技術に基づくＰＬＬのための電荷ポンプの回路配置を示す図である。
【図２】バッファ増幅器および演算増幅器を備える電荷ポンプのための簡単な本発明の回路配置を示す図である。
【図３】２つの演算増幅器と、交換トランジスタと、出力側トランジスタとを備える電荷ポンプのための簡単な本発明の回路配置を示す図である。
【図４】さらに対称トランジスタを有する２つの演算増幅器を備える電荷ポンプのため改良した本発明の回路配置を示す図である。
【図５】本発明の電荷ポンプを備えるＰＬＬのための例示的回路配置を示す図である。

Claims

入力側と出力側とを備え、
ソース電流（i-source）を生成するソースパス（１）とシンク電流（i-sink）を生成するシンクパス（２）とを備え、
ソースパス（１）およびシンクパス（２）は上記出力側に出力ステージ（５）を備え、各々の出力ステージ（５）は、少なくとも１つの出力側トランジスタ（ｍｎ１、ｍｐ１）および回路トランジスタ（ｍｎ２、ｍｐ２）を備え、
ソースパス（１）とシンクパス（２）とのうちのいずれか一方である第１パスは、上記入力側に入力側トランジスタを備えるとともに、上記入力側トランジスタと上記出力側トランジスタとからなるカレントミラー（３）を備え、
上記第１パスが、カレントミラー（３）を経た上記入力側からの基準電流によって制御される電荷ポンプの回路配置であって、
さらに、基準ステージ（６）を備え、この基準ステージでは、少なくとも出力側トランジスタ（ｍｎ１、ｍｐ１）の複製を用いてソースパス（１）およびシンクパス（２）の出力ステージ（５）がシミュレートされ、故障電流（i-fault）を複製する等価な対称電流（i-sym）を基準ステージ（６）において生成し、この対称電流によって、ソースパス（１）とシンクパス（２）とのうち上記第１パスと異なる方である第２パスを調整する手段（７）を制御することを特徴とする回路配置。
第２パスを調整する手段（７）は、少なくとも１つの演算増幅器（ＯＰ２）を備え、印加された上記対称電流（i-sym）および故障電流（i-fault）に比例する電圧を入力し、その出力が第２パスに影響するために使用されることを特徴とする請求項１に記載の回路配置。
第２パスを調整する手段（７）は、バッファ増幅器（ＰＶ）を備え、好ましくは、演算増幅器（ＯＰ１）が故障電流（i-fault）をシミュレートする電圧従動部として接続されていることを特徴とする請求項２に記載の回路配置。
ループフィルタ（ＬＦ）を、上記出力ステージ（５）と他のパスを調整する手段（７）との間に備えていることを特徴とする請求項１ないし３のいずれか１項に記載の回路配置。
第２パスを調整する手段（７）はまた、減衰要素（τ）を備えることを特徴とする請求項１ないし４のいずれか１項に記載の回路配置。
第２パスはまた、入力側トランジスタ（ｍｎ３、ｍｐ３）を備えることを特徴とする請求項１ないし５のいずれか１項に記載の回路配置。
少なくとも１つの回路トランジスタ（ｍｎ２、ｍｐ２）は、出力側に配置されていることを特徴とする請求項１ないし６のいずれか１項に記載の回路配置。
少なくとも１つの回路トランジスタ（ｍｎ２、ｍｐ２）は、電荷ポンプの出力と出力側トランジスタ（ｍｎ１、ｍｐ１）との間に配置されていることを特徴とする請求項１ないし７のいずれか１項に記載の回路配置。
少なくとも１つの出力側トランジスタ（ｍｎ１、ｍｐ１）は、電荷ポンプの出力と回路トランジスタ（ｍｎ２、ｍｐ２）との間に配置されていることを特徴とする請求項１ないし８のいずれか１項に記載の回路配置。
回路トランジスタ（ｍｎ２、ｍｐ２）に対して対称に配置されている少なくとも１つの入力側対称トランジスタ（ｍｎ４、ｍｐ４）を備えていることを特徴とする請求項１ないし９のいずれか１項に記載の回路配置。
コンデンサ（C-sink、C-source）が、同パスにおける、少なくとも１つの回路トランジスタ（ｍｎ２、ｍｐ２）のゲートと出力側トランジスタ（ｍｎ１、ｍｐ１）のゲートとの間で接続されていることを特徴とする請求項１ないし１０のいずれか１項に記載の回路配置。
シンクパス（２）はソースパス（１）に対して鏡像の設計であることを特徴とする請求項１ないし１１のいずれか１項に記載の回路配置。
ソースパス（１）におけるトランジスタは、ＰＭＯＳトランジスタの形態であり、シンクパス（２）におけるトランジスタは、ＮＭＯＳトランジスタの形態であることを特徴とする請求項１ないし１２のいずれか１項に記載の回路配置。
ソースパス（１）におけるトランジスタは、ｐ−Ｊｆｅｔの形態であり、シンクパス（２）におけるトランジスタは、ｎ−Ｊｆｅｔの形態であることを特徴とする請求項１ないし１２のいずれか１項に記載の回路配置。
電荷ポンプを備える位相ロックループであって、
上記電荷ポンプは、請求項１ないし１４の特徴を有することを特徴とする位相ロックループ。
基準周波数Ｆ_refと、電荷ポンプ（ＣＰ）を制御する電圧制御発振器（ＶＣＯ）からの出力周波数Ｆ_VCOとの間の位相シフトを検出するための少なくとも１つの位相検出器（ＰＤ）を備える制御ループを有し、位相検出器には、続いて、ループフィルタ（ＬＦ）が接続されており、ループフィルタの出力が上記電圧制御発振器（ＶＣＯ）を制御することを特徴とする請求項１５に記載の位相ロックループ。
水晶発振器（Ｑ）と下流基準分割器（Ｒ）が基準周波数Ｆ_refを生成するために備えていることを特徴とする請求項１５または１６に記載の位相ロックループ。