KR101072041B1

KR101072041B1 - 정밀 집적 위상 동기 회로 루프 필터

Info

Publication number: KR101072041B1
Application number: KR1020107007661A
Authority: KR
Inventors: 데이비드 윌리암 보어스틀러; 지에밍 치
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2007-10-24
Filing date: 2008-09-26
Publication date: 2011-10-10
Also published as: JP2011501590A; KR20100075485A; WO2009053210A1; US20090108889A1; US7589575B2; CN101836359B; CN101836359A; JP5385907B2

Abstract

본 발명에 따른 위상 동기 루프 회로의 루프 필터는 기준 정밀 저항, 제1 FET와 제2 FET 및 커패시터 전압을 생성하기 위해 제1 FET에 연결되는 필터 커패시터를 포함하는데, 제1 FET의 게이트는 제2 FET의 게이트에 결합된다. 커패시터 전압은 가상 접지로서 동작하는 기준 정밀 저항의 아래쪽, 제1 FET의 소스 및 제2 FET의 소스에 인가된다. 필터 커패시터에 의해 발생되는 커패시터 전압은 제2 FET가 집적 정밀 저항의 특성을 포함하도록 제2 FET의 바이어스 포인트를 설정한다. 제2 FET에 의해 발생되는 선정된 전압은 제1 FET가 집적 정밀 저항의 특성을 포함하도록 제1 FET의 바이어스 포인트를 설정하기 위해 제1 FET의 게이트에 인가된다.

Description

정밀 집적 위상 동기 회로 루프 필터{PRECISION INTEGRATED PHASE LOCK LOOP CIRCUIT LOOP FILTER}

본 발명은 일반적으로 집적 회로에 관한 것으로, 보다 구체적으로는 감소된 면적과 향상된 고주파 기능을 갖는 정밀 집적 저항(precision integrated resistors)을 형성하기 위해 집적 위상 동기 루프 회로(integrated phase lock loop circuit)의 루프 필터 내의 전계 효과 트랜지스터들을 능동적으로 바이어스하는 것에 관한 것이다.

집적 회로는 반도체 장치 또는 칩 내에 제조된 전자 부품들의 집합이다. 그러한 전자 부품의 하나는 저항이다. 저항은 특정 조건 하에서 전자 회로 내의 전류의 흐름을 제한하거나 조절한다. 디지털 CMOS(complementary metal-oxide-semiconductor) 공정의 집적 저항들은 종종 저항값 특성이 엄격한 허용 오차(tight tolerances)를 갖는데, 이는 아날로그 및 입력/출력(I/O) 회로를 위해 매우 중요하다. 이러한 회로들에 안정성을 제공하기 위해, 저항이 허용된 온도 범위를 넘어서 동작하지 않도록 정밀 저항들은 저항값의 변화가 작아야한다.

집적 회로 내의 다른 하나의 전자 부품은 트랜지스터이다. 트랜지스터는 전류 또는 전압의 흐름을 조절하고 전자 신호에 대한 스위치 또는 게이트로서 동작한다. 트랜지스터의 하나의 일반적인 유형은 전계 효과 트랜지스터(field effect transistor: FET)이다. 디지털 CMOS 공정의 FET는 일반적으로 정밀 저항(예를 들어, ~5-15%의 비저항, 100's ppm/deg C의 저항의 온도 계수)에 비해 그 특성이 더 느슨한 허용 오차를 갖는다(예를 들어, ~30-40%의 Ieff 변화, 1000's ppm/deg C의 딜레이 효과의 온도 계수).

도 1은 집적 정밀 저항에 대한 등가 회로의 일례를 도시한다. 정밀 저항 회로(100)는 두 개의 저항 R1(102) 및 R2(104), 그리고 세 개의 커패시터 C1(106), C2(108) 및 C3(110)를 포함한다. 정밀 저항 회로(100)에 포함된 것과 같은 종래의 정밀 저항은 종종 바람직하지 않은 특성들을 갖는다. 이러한 특성들은 넓은 면적 크기(저항이 칩의 넓은 면적을 차지한다는 것을 의미함) 및 높은 커패시턴스를 포함하는데, 이들은 모두 매우 큰 저항값, 많은 수의 저항, 또는 고주파 응답을 요구하는 회로에 대한 정밀 저항의 유용성을 제한한다. 정밀 저항은 또한 FET를 위해 요구되는 것 이상으로 추가적인 마스크 단계를 요구하여, 온-칩 저항을 필요로 하는 애플리케이션에 비용 및 복잡성을 증가시킨다. 반면, FET는 매우 작다는 이점을 갖고, 따라서 고주파 동작에 대한 매우 좋은 속성을 갖는다. 그러나, 공정 기술에 따른 FET 동작의 변동성은 일반적으로 FET의 정밀 아날로그 애플리케이션을 제한한다.

예시적인 실시예들은 감소된 면적 및 향상된 고주파 기능을 갖는 정밀 집적 저항들을 형성하기 위해 집적 위상 동기 루프 회로의 루프 필터 내의 전계 효과 트랜지스터들을 능동적으로 바이어스하기 위한 방법 및 시스템을 제공한다. 위상 동기 루프 회로의 루프 필터는 기준 정밀 저항, 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터 및 커패시터 전압을 생성하기 위해 제1 전계 효과 트랜지스터에 연결되는 필터 커패시터를 포함하는데, 제1 전계 효과 트랜지스터의 게이트는 제2 전계 효과 트랜지스터의 게이트에 결합된다. 커패시터 전압은 가상 접지로서 동작하는 기준 정밀 저항의 아래쪽, 제1 전계 효과 트랜지스터의 소스 및 제2 전계 효과 트랜지스터의 소스에 인가된다. 필터 커패시터에 의해 발생되는 커패시터 전압은 제2 전계 효과 트랜지스터가 집적 정밀 저항의 특성을 포함하도록 제2 전계 효과 트랜지스터의 바이어스 포인트를 설정한다. 추가로, 제2 전계 효과 트랜지스터에 의해 발생되는 선정된 전압은 제1 전계 효과 트랜지스터가 집적 정밀 저항의 특성을 포함하도록 제1 전계 효과 트랜지스터의 바이어스 포인트를 설정하기 위해 제1 전계 효과 트랜지스터의 게이트에 인가된다.

본 발명의 특징이라고 생각되는 신규한 구성들은 첨부된 특허청구범위에서 기술된다. 그러나, 본 발명 자체나 본 발명의 바람직한 사용 방법, 추가적인 목적 및 이점들은 첨부된 도면과 함께 아래의 예시적인 실시예들의 상세한 설명을 참조함으로써 가장 잘 이해될 것이다.
도 1은 종래의 집적 정밀 저항 등가 회로를 도시하는 도면.
도 2a 및 2b는 전계 효과 트랜지스터 트라이오드 특성을 도시하는 그래프.
도 3은 종래의 정밀 전계 효과 트랜지스터 저항 회로를 도시하는 도면.
도 4는 종래의 위상 동기 루프 회로를 도시하는 도면.
도 5는 예시적인 실시예들에 따른 위상 동기 루프 회로 내의 정밀 저항들을 구비하는 루프 필터를 도시하는 도면.
도 6은 예시적인 실시예들에 따른 위상 동기 루프 회로 내의 정밀 저항들을 구비하는 루프 필터 및 캐스코딩을 도시하는 도면.

예시적인 실시예들은 CMOS 공정에서 전계 효과 트랜지스터(FET)를 바이어스함으로써 정밀 집적 저항을 형성하기 위한 방법 및 시스템을 제공한다. 예시적인 실시예들은, 이용 가능한 저항 기술이 없거나 비용을 낮추기 위해 저항 공정이 제거된 회로 설계에 사용될 수 있다. 예시적인 실시예들은 전계 효과 트랜지스터가 정밀 저항과 동일한 특성을 가질 수 있도록 집적 위상 동기 루프 회로 내의 마스터 전계 효과 트랜지스터를 능동적으로 바이어스한다. 바이어스는 적합한 직류(DC) 동작 포인트를 설정하기 위해 선정된 전압을 회로에 인가하는 과정이다. 마스터 전계 효과 트랜지스터의 바이어스는 이어서 마스터에 매칭되는 하나 이상의 다른 슬레이브 전계 효과 트랜지스터를 제어하는데 사용될 수 있다. 슬레이브 전계 효과 트랜지스터들은 마스터 전계 효과 트랜지스터와 동일한 길이 및 채널 폭을 가질 수 있거나, 슬레이브 전계 효과 트랜지스터들은 일정 비율로 관련될 수 있다. 예시적인 실시예들에서, 마스터 및 슬레이브 전계 효과 트랜지스터는 모두 회로 내의 집적 정밀 저항과 동일한 직류 및 온도 특성을 가질 것이지만, 마스터 및 슬레이브 전계 효과 트랜지스터는 감소된 면적 및 향상된 고주파 기능을 가질 것이다.

구체적으로, 예시적인 실시예들은 루프 필터 내에 정밀 FET 저항을 포함하는 위상 동기 루프 회로를 제공한다. 저항 기술을 갖는 종래의 루프 필터에서, 저항의 기생 커패시턴스는 위상 동기 루프 회로의 성능을 상당히 변화시킬 수 있다. 종래의 루프 필터의 저항 기술은 회로의 불안정성, 미스트래킹 또는 높은 지터(jitter)의 원인이 된다. 저항 기술을 갖지 않는 종래의 루프 필터에서, 루프 필터 설계는 닫힌 루프 응답(closed loop response)에서 제로(zero)를 생성하기 위한 어떤 다른 수단을 포함해야 한다. 응답에서의 제로는 안정적인 동작을 보장하기 위해 닫힌 루프 응답에서 오버슈트 또는 피크를 갖지 않는 것에 기인한다. 이 요구 사항은 설계를 복잡하게 할 수 있고, 기타 상당한 공정 민감성을 가질 수 있다. 예시적인 실시예들의 위상 동기 회로의 루프 필터는 루프 필터 내의 마스터 FET가 정밀 FET 저항으로서 동작하도록 바이어스함으로써 이 문제들을 해결한다. 정밀 FET 저항은 이어서 필터 커패시터와 직렬로 연결된 슬레이브 FET의 DC 동작 또는 바이어스 포인트를 임의 전압(arbitrary voltage) Vcap으로 설정하는데 사용된다. 임의 전압 Vcap은 높은 입력 임피던스, 높은 이득 및 낮은 출력 임피던스의 연산 증폭기로 버퍼링되어, 임의 전압 Vcap과 실질적으로 동일한 전위를 갖는 전압 Vbuf를 생성한다. 연산 증폭기는 낮은 출력 임피던스 및 낮은 입력 오프셋 전압을 가지므로, 노드 Vbuf는 정밀 FET 저항에 대해 가상 접지로서 동작한다. 정밀 FET 저항 및 슬레이브 FET의 게이트-소스 전압 Vgs는 실질적으로 동일하다.

저항의 저항값은 저항의 크기에 의존할 수 있다. 위상 동기 회로의 루프 필터에서의 사용을 위해 정밀 FET 저항을 생성하는 것은 넓은 면적 크기를 갖고 넓은 칩 면적을 차지하는 종래의 저항에 비해 더 작은 칩의 면적에서 높은 정밀도를 얻을 수 있도록 한다. 추가로, 집적 저항을 사용하는 대신 루프 필터 내에 정밀 FET 저항을 사용하는 것은 낮은 커패시턴스를 얻을 수 있게 하는데, 이는 커패시턴스가 온-칩 저항 사용의 제약들 중 하나이기 때문이다. 루프 필터 내의 정밀 FET 저항은 또한 온도 및 비저항의 느슨한 허용 오차(looser tolerance)를 얻을 수 있도록 한다. 종래의 집적 저항의 비저항 및 온도의 큰 변화는 집적 회로 설계의 성패를 좌우하기 때문에, 이러한 느슨한 허용 오차들은 유리하다. 예시적인 실시예들의 루프 필터는 저항을 구비하지 않는 CMOS 공정에도 사용될 수 있는데, 이는 루프 필터가 전계 효과 트랜지스터들을 이용하여 저항들을 생성하기 때문이다.

이제 도면을 참고하면, 도 2a 및 2b는 전계 효과 트랜지스터의 알려진 트라이오드 특성을 도시하는 그래프이다. 구체적으로, 도 2a 및 2b는 전계 효과 트랜지스터의 "선형" 또는 트라이오드 동작 영역에서의 동작을 보여준다. 트랜지스터를 트라이오드 동작 영역(202)에서 동작시키는 경우 트랜지스터가 저항의 특성을 나타낼 수 있다는 것이 잘 알려져 있다. 트라이오드 동작 영역(202)은 드레인-소스 전압(Vds)의 값이 게이트 전압(Vgs)에서 트랜지스터의 문턱 전압(Vt; 도시 생략)을 뺀 값보다 작은 영역이다(Vds < Vgs-Vt). Vt는 전계 효과 트랜지스터가 켜지기 시작하는 전압을 나타낸다. 그래프의 세로축은 트랜지스터에 공급되는 드레인 전류(Id; 204)를 나타내며, 그래프의 가로축은 트랜지스터의 드레인-소스 전압(Vds; 206)을 나타낸다. 트랜지스터가 트라이오드 영역(202)에서 동작하는 경우, 각각의 게이트 전압(Vgs1(208), Vgs2(210), Vgs3(212); Vgs3 > Vgs2 > Vgs1)은 트랜지스터에 공급되는 전류(Id; 204)와 선형 관계를 갖는다.

도 2b는 트랜지스터가 도 2a의 트라이오드 영역(202)에서 동작할 때 게이트 전압(Vgs1(208), Vgs2(210), Vgs3(212))과 드레인 전류(Id; 204)와의 선형 관계를 도시한다. 트랜지스터가 트라이오드 영역에서 동작하고 있기 때문에, 트랜지스터는 저항의 특성을 나타낸다. 결과적인 트랜지스터의 저항값은, 특히 드레인-소스 전압 Vds(206)이 낮은 경우(Vds << Vgs-Vt), 게이트 전압(Vgs1(208), Vgs2(210), Vgs3(212))의 값을 변경시킴으로써 조절될 수 있다.

도 3은 종래의 정밀 FET 저항 회로의 도면이다. 도 3에서, 마스터 전계 효과 트랜지스터는 정밀 집적 저항과 동일한 특성을 갖도록 바이어스된 것으로 도시되어 있다. 추가로, 바이어스는 또한 마스터 전계 효과 트랜지스터에 매칭된 하나 이상의 다른 슬레이브 전계 효과 트랜지스터를 제어하는데 사용된다. 종래의 정밀 FET 저항 회로의 예는 1989년 9월 19일에 발행된 "CMOS Integrated Circuit Having Precision Resistor Elements"라는 제목의 미국 특허 제4,868,482호에 설명되어 있다.

회로(300)는 기준 전류 Ix(302)를 외부 저항 Rext(304)에 공급하여 기준 전압 Va(306)을 생성하는 전류원을 포함한다. 별개의 전류원 Ix(308)는 기준 전류 Ix(302)에 매칭되고 전류를 트랜지스터 Qr(310)의 드레인에 공급한다. 트랜지스터 Qr(310)은 드레인에 전압 Vb(312)를 생성한다. 기준 전압 Va(306)가 전압 Vb(312)과 같고 트랜지스터 Qr(310)의 유효 드레인-소스 저항값이 외부 저항 Rext(304)의 값과 같아지도록, Qr(310)의 게이트에 음의 피드백(negative feedback)을 제공하기 위해 고이득 연산 증폭기(opamp; 314)가 사용된다.

회로(300)는 또한 다수의 트랜지스터(Q1(316) 내지 Qn(318))를 포함한다. 다수의 트랜지스터(Q1(316) 내지 Qn(318))의 게이트가 트랜지스터 Qr(310)의 게이트에 연결됨에 따라, 다수의 트랜지스터(Q1(316) 내지 Qn(318))는 연산 증폭기(opamp; 314)에 의해 구동된다. 트랜지스터(Q1(316) 내지 Qn(318))의 게이트 길이 및 채널 폭이 트랜지스터 Qr(310)의 게이트 길이 및 채널 폭과 동일하거나, 트랜지스터(Q1(316) 내지 Qn(318))의 게이트 길이 및 채널 폭이 트랜지스터 Qr(310)의 게이트 길이 및 채널 폭에 일정 비율로 연관될 수 있다. 결국, 트랜지스터(Q1(316) 내지 Qn(318))의 저항값은 트랜지스터 Qr(310)의 저항값과 동일하거나 그 값의 임의의 배수 또는 약수로 정확히 조절될 수 있다. 따라서, 트랜지스터 Qr(310) 및 트랜지스터(Q1(316) 내지 Qn(318)) 모두는 정밀 집적 저항과 동일한 특성을 가질 수 있다.

도 4는 종래의 위상 동기 루프(phase lock loop: PLL) 회로의 도면이다. 위상 동기 루프(PLL)는 입력 또는 "기준" 신호의 주파수로 고정된 신호를 생성하는 회로이다. 이 회로는 발진기에 의해 발생된 출력 신호를 기준 신호와 비교하고 출력 신호의 위상이 기준 신호의 위상에 매칭되거나 동기화될 때까지 자동으로 출력 신호의 주파수를 높이거나 낮춘다. 위상 동기 루프는 신호 복조, 주파수 합성 및 신호의 복구를 포함하는 다양한 동기화 목적을 위해 사용된다. 예시적인 본 실시예에서, 종래의 위상 동기 루프 회로(400)는 위상 주파수 검출기(phase frequency detector; PFD)(402), 차지 펌프(charge pump; 404), 루프 필터(406) 및 전압 제어 발진기(voltage controlled oscillator; VCO)(408)를 포함하는 아날로그 위상 동기 루프이다.

위상 주파수 검출기(PFD; 402)는 (위상 동기 루프 회로(400)에서 발생되어 위상 주파수 검출기(PFD; 402)로 피드백된) 피드백 출력 신호(410)와 (refclk(413)으로부터의) 기준 신호(412)의 위상이 다른지 여부를 판정한다. 만약 피드백 출력 신호와 기준 신호 간의 주파수 차이가 너무 크다면, 피드백 출력 신호의 주파수는 기준 신호의 주파수로 고정될 수 없다. 결과적으로, 위상 주파수 검출기(PFD; 402)는 클록 신호들을 동기화하도록 발진기를 제어하고 피드백 출력 신호의 주파수를 조정하기 위해 교정 제어 신호(corrective control signal; 416)를 출력하여, 피드백 출력 신호와 기준 신호 간의 위상이 0이 되도록 한다. 피드백 출력 신호의 주파수는 이어서 기준 신호의 주파수로 고정될 수 있다.

차지 펌프(404)는 전류 기준 회로(IREF; 414)로부터의 입력 전압 신호들을 이용하여 전류를 발생시킨다. 이 전압 신호들은 기준 신호(412)와 피드백 출력 신호(410) 간의 위상 및 주파수 관계에 기초하여 조정된다. 예를 들어, 피드백 출력 신호(410)가 기준 신호(412)에 뒤처지는 경우, 위상 주파수 검출기(PFD; 402)는 차지 펌프(404)로 하여금 IREF(414) 전압 신호들을 변경하여 전압 제어 발진기(408)의 속도를 높이도록 한다. 반면, 피드백 출력 신호(410)가 기준 신호(412)를 앞서는 경우, 위상 주파수 검출기(PFD; 402)는 차지 펌프(404)로 하여금 IREF(414) 전압 신호들을 변경하여 전압 제어 발진기(408)의 속도를 낮추도록 한다.

전압 제어 발진기(408)는 차지 펌프(404)로부터의 제어 전압에 응답하여 자신의 주파수를 변화시킨다. 전압 제어 발진기(408)는 위상 동기 회로(400)의 출력 신호를 생성한다. 이 출력 신호는 위상 주파수 검출기(PFD; 402)로 피드백된다. 위상 주파수 검출기(PFD; 402), 차지 펌프(404), 루프 필터(406) 및 전압 제어 발진기(VCO; 408)는 함께 동작하여 피드백 출력 신호(410)가 결국 위상 동기 루프 회로(400)에 입력된 기준 신호(412)와 동기화될 수 있도록 한다.

루프 필터(406)에는 위상 주파수 검출기(PFD; 402)로부터의 제어 신호가 제공된다. 이 제어 신호는 위상 주파수 검출기(PFD; 402)가 피드백 출력 신호(410)의 주파수를 기준 클록 신호(412)와 비교할 때 루프 필터(406)에 제공된다. 일반적으로, 루프 필터(406)는 필터 커패시터(418)에 연결된 저역 통과 필터(low-pass filter)이다. 이 저역 통과 필터는 차지 펌프(404)로부터의 갑작스런(abrupt) 제어 입력을 부드럽게 하도록(smooth out) 구성된다. 따라서, 루프 필터(406)는 위상 주파수 검출기(PFD; 402)로부터의 제어 신호를 수신하고 부드럽게 되거나 평균 내어진(averaged) 제어 신호(416)를 전압 제어 발진기(408)에 제공한다.

이러한 종래의 위상 동기 루프 회로의 예에서, 차지 펌프(404), 루프 필터(406), 전류 기준 회로 IREF(414) 및 필터 커패시터(418)에 원이 그려져 있다. 만약 CMOS 공정이 이용 가능한 저항 기술을 갖는다면, 루프 필터(406)는 도시된 바와 같이 구현될 수 있다. 그러나, 종래의 위상 동기 루프 회로에서, 저항의 기생 커패시턴스는 위상 동기 루프의 성능을 상당히 변화시킬 수 있고 더 높은 지터, 미스트래킹 또는 불안정성에 기여할 수 있다. 만약 CMOS 공정이 적합한 저항 기술을 갖지 않는다면, 위상 동기 루프 회로 설계는 피드백 출력 신호와 기준 신호 사이에 제로를 생성하기 위한 어떤 다른 수단(예를 들어, 피드포워드)을 포함해야 하는데, 이는 복잡성을 증가시키고 다른 중요한 공정 민감성을 가질 수 있다.

도 5는 예시적인 실시예들에 따른 정밀 저항들을 구비하는 예시적인 위상 동기 루프(PLL) 루프 필터의 도면이다. PLL 루프 필터(500)는 전계 효과 트랜지스터들이 어떻게 위상 동기 루프 회로에서 큰 기준 저항값에 대해서도 매칭되는 적절한 저항값을 허용하기 위해 정밀 저항으로서 동작할 수 있는지를 보여준다. PLL 루프 필터(500)를 이용함으로써, 더 좋은 주파수 정밀성 및 정확성을 허용하면서 작은 면적의 위상 동기 루프 회로 설계에서 큰 저항값이 얻어질 수 있게 하는 바람직한 특징을 얻는다. PLL 루프 필터(500)는 도 4의 종래의 루프 필터(406)를 대신하여 사용된다.

PLL 루프 필터(500)의 바이어스 네트워크에서, 저항 R(502)은 기준 정밀 저항이다. 기준 정밀 저항 R(502)은 n 비트(506)에 의해 제어되는 멀티플렉서(MUX; 504)를 이용함으로써 조정될 수 있다. 전류원은 기준 전류 Ix(508)를 기준 정밀 저항 R(502)에 공급하여 기준 전압 Va(510)을 생성한다. 내부 기준 정밀 저항 R(502)이 PLL 루프 필터(500)에 도시되어 있지만, 선택적인 일 실시예에서는, 기준 전압 Va(510)을 제공하기 위해 외부 기준 정밀 저항이 사용될 수 있다.

별개의 전류원 Ix(512)는 기준 전류 Ix(508)에 매칭되고 n-형 전계 효과 트랜지스터(NFET) Qr(514)의 드레인에 전류를 공급한다. NFET Qr(514)은 드레인에 전압 Vb(516)를 생성한다.

고이득 연산 증폭기(opamp; 518)는 기준 전압 Va(510)가 전압 Vb(516)와 같고 NFET Qr(514)의 유효 드레인-소스 저항값(Rds)이 멀티플렉서(504)에 의해 선택된 기준 저항 R(502)의 값과 같아지도록 NFET Qr(514)의 게이트에 음의 피드백을 제공하기 위해 사용된다.

저항의 저항값은 저항의 길이 L 및 저항의 채널 폭에 비례한다. 예시적인 일 실시예에서, NFET Qr(514)의 채널 폭 대 길이 비율(W/L)은 Wr/Lr이다. NFET Qf(520)와 같은 추가적인 트랜지스터는 마스터 정밀 NFET 저항 Qr(514)에 슬레이브 장치로서 연결될 수 있다. NFET Qf(520)는 채널 폭 대 길이 비율이 Wf/Lf인데, 여기서 Wf/Lf = (Wr/Lr)/N이고, N은 양의 실수이다. 이 예에서, NFET Qf(520)의 유효 드레인-소스 저항(Rds)은 정밀 저항 NFET Qr(514)의 값의 N 배이다. 정밀 저항으로 동작하기 위해, NFET Qf(520)의 드레인은 트라이오드 영역으로 유지되어야 하므로, NFET Qf(520)의 드레인은 장치를 위한 적합한 전압 범위에 한정된다. 유사하게, 정밀 저항 Qr(514)에 슬레이브 장치로서 연결되는 임의의 추가적인 NFET의 드레인은 장치를 트라이오드 영역 밖으로 이동시킬 전압(a voltage which would move the device out of the triode region)을 초과해서는 안 된다.

따라서, PLL 루프 필터(500)는 NFET Qr(514)의 저항이 기준 저항 R(502)과 같거나 그 몇 배수가 될 수 있도록 NFET Qr(514)를 바이어스하도록 동작하여, NFET Qr(514)이 PLL 루프 필터(500) 내에서 정밀 저항으로서 동작할 수 있도록 한다. 저항 R(502)의 특성의 임의의 변화(온도에 따른 저항값의 상승 등)는 기준 전압 Va(510)가 그에 따라 변하도록 할 것이다. 그 결과, PLL 루프 회로(500)는 전압 Vb(516)로 하여금 기준 전압 Va(510)에 대한 변화를 따르도록 한다.

추가로, 정밀 저항 NFET Qr(514)은 NFET Qf(520)가 필터 커패시터(522)와 직렬이 되도록 NFET Qf(520)의 DC 동작 또는 바이어스 포인트를 설정하는데 사용된다. 필터 커패시터(522)는 임의 전압 Vcap(524)을 높은 입력, 높은 이득, 낮은 출력 임피던스 연산 증폭기(opamp; 526)에 공급하는데 사용된다. 필터 커패시터(522)는 도 4의 필터 커패시터(418)와 동일하다.

NFET Qr(514) 및 NFET Qf(520)의 드레인-소스 임피던스가 동일하기 위해서는 이들의 게이트-소스 전압 Vgs가 동일해야 한다. 이들의 게이트가 이미 서로 결합되어 있기 때문에, 이들의 게이트-소스 전압이 동일하기 위해서는 이들의 소스가 동일한 전위에 있어야 한다. 커패시터 전압 Vcap(524)은 사실상 PLL 동작 중 공급 레일들 사이의 임의의 DC 값일 수 있어서, 연산 증폭기(526)는 Vcap(524)을 방해하거나 변경하지 않고 전압 Vcap(524)을 복제하는데 사용된다. 필터 커패시터(522)로부터의 전압 Vcap(524)은 높은 입력, 높은 이득, 낮은 출력 임피던스 연산 증폭기(518)로 버퍼링되어 전압 Vbuf(528)를 생성한다. 전압 Vbuf(528)는 전압 Vcap(524)과 실질적으로 동일한 전위를 갖는다.

따라서, Vbuf(528)는 Vcap(524)과 동일하고, NFET Qr(514)의 게이트-소스 전압은 NFET Qf(520)의 게이트-소스 전압과 동일하여, NFET Qr(514)과 NFET Qf(520)의 드레인-소스 임피던스가 동일할 수 있도록 한다. (연산 증폭기(518)에 의해 얻어지는) 기준 정밀 저항 R(502)과 동일한 저항값을 갖기 위해 NFET Qr(514)의 드레인-소스 전압(Vb(516)-Vbuf(528))은 기준 정밀 저항 R(502)에 걸리는 전압(Va(510)-Vbuf(528))을 따라야 하고(track) 또한 전압(Va(510)-Vbuf(528))과 같은 값을 가져야 하기 때문에, Vbuf(528)는 기준 정밀 저항 R(502)의 아래쪽에도 인가된다. 이러한 방법으로, 커패시터 전압 Vcap(524)은 가상 접지로 동작하는 기준 정밀 저항 R(502), Qr(514) 및 NFET Qf(520)을 바이어스하기 위해 사용된다.

도 6은 예시적인 실시예들에 따른 정밀 저항들을 구비하는 루프 필터 및 캐스코딩의 도면이다. 구체적으로, 도 6은 FET가 트라이오드 동작 영역을 벗어나지 않고 대 신호 스윙(large signal swings)이 용인되도록 정밀 FET 저항들이 어떻게 캐스코딩될 수 있는지를 도시한다. 다른 말로 하면, 회로에 넓은 범위의 드레인-소스 전압(Vds)이 요구된다면, 루프 필터 내의 전계 효과 트랜지스터들은 서로 스택되어(즉, 캐스코딩되어), 드레인 전류(Id)가 Vds에 대해 선형인 범위를 확장(따라서, 트라이오드 영역을 확장)할 수 있다.

회로(600)는 기준 전압 Va2(606)를 생성하기 위해 기준 저항 R2(604)에 기준 전류 Ix2(602)를 공급하는 전류원을 포함한다. 이 예에서는 기준 저항 R2(604)가 온-칩으로 도시되어 있지만, 기준 저항 R2(604)는 선택적으로 오프-칩일 수 있고, 또는 도 5의 멀티플렉서(504)와 같은 멀티플렉서 구조가 사용될 수 있다. 전류원 Ix2(608)은 기준 전류 Ix2(602)에 매칭되고 NFET Qr2(610)에 전류를 공급한다. NFET Qr2(610)는 드레인에 전압 Vb2(612)를 생성한다. 고이득 연산 증폭기(614)는 기준 전압 Va2(606)가 전압 Vb2(612)와 같고 NFET Qr2(610)의 유효 드레인-소스 저항값이 저항 R2(604)의 값과 같아지도록 NFET Qr2(610)에 음의 피드백을 제공한다.

유사하게, 기준 전류원 Ix1(616)은 기준 저항 R1(618)에 공급되어 기준 전압 Va1(620)을 생성한다. 전류원 Ix1(622)은 기준 전류 Ix1(616)에 매칭되고 NFET Qr1(624)에 전류를 공급한다. NFET Qr1(624)은 드레인에 전압 Vb1(626)을 생성한다. 고이득 연산 증폭기(628)는 기준 전압 Va1(620)이 전압 Vb1(626)과 같고 NFET Qr1(624)의 유효 드레인-소스 저항값이 저항 R1(618)의 값과 같아지도록 NFET Qr1(624)에 음의 피드백을 제공한다.

NFET Qr2(610)는 NFET Qf2(630)의 DC 동작 포인트를 설정하는데 사용된다. 유사하게, NFET Qr1(624)은 NFET Qf1(632)의 DC 동작 포인트를 설정하는데 사용된다. NFET Qf1(632)은 높은 입력, 높은 이득, 낮은 출력 임피던스 연산 증폭기(634)에 전압을 공급하여 전압 Vbuf(636)를 생성한다. 연산 증폭기(634)가 낮은 출력 임피던스를 가지므로, Vbuf(636)는 정밀 저항 NFET Qr2(610)에 대해 가상 접지로서 동작한다. 따라서, NFET Qr2(610) 및 NFET Qf2(630)의 게이트-소스 전압(Vgs)은 거의 동일하다.

NFET Qf2(630)와 NFET Qf1(632)의 캐스코딩은 Vds의 범위를 확장하는데, 이는 NFET Qf1(632)은 좁은 범위의 전압 1에 대해 트라이오드 영역에 있고 NFET Qf2(630)는 좁은 범위의 전압 2에 대해 트라이오드 영역에 있기 때문이다. V1이나 V2보다 더 넓은 전압 범위 V3는 캐스코딩된 NFET Qf2(630)와 NFET Qf1(632)에 대해 얻어질 수 있는데(V3 = V1+V2), 이는 캐스코딩된 단계는 V3 = V1+V2에 대해 트라이오드 영역으로 유지되기 때문이다.

위에서 설명된 회로는 집적 회로 칩을 위한 설계의 일부이다. 칩 설계는 그래픽적 컴퓨터 프로그래밍 언어로 생성되고, 컴퓨터 저장 매체(예를 들어, 디스크, 테이프, 물리적 하드드라이브 또는 저장 액세스 네트워크에서와 같은 가상 하드드라이브)에 저장된다. 만약 설계자가 칩을 제작하지 않거나 칩을 제작하는데 사용되는 포토리소그래피 마스크를 제작하지 않는다면, 설계자는 물리적 수단에 의해(예를 들어, 설계를 저장하는 저장 매체의 카피를 제공함으로써) 또는 전기적으로(예를 들어, 인터넷을 통하여) 직접적 또는 간접적으로 결과 설계를 그러한 엔티티로 보낸다. 저장된 설계는 이어서 포토리소그래피 마스크의 제작을 위해 적합한 포맷(예를 들어, GDSII)으로 변환되는데, 이는 일반적으로 웨이퍼 상에 형성될 해당 칩 설계의 다수의 카피를 포함한다. 포토리소그래피 마스크는 에칭되거나 다른 방법으로 처리될 웨이퍼(및/또는 그 위의 레이어들)의 영역을 정의하는데 이용된다.

본 발명의 설명은 예시 및 설명의 목적으로 제시되었고, 개시된 형태로 발명이 완전하거나 이에 한정되도록 의도된 것이 아니다. 다양한 변경 및 수정이 당업자에게 자명할 것이다. 실시예는 본 발명의 원리 및 실제 응용을 가장 잘 설명하기 위해, 그리고 당업자가 본 발명을 고려되는 특정 용도에 적합한 다양한 변경이 있는 다양한 실시예들에 대해 이해할 수 있도록 하기 위해 선택 및 설명되었다.

Claims

위상 동기 루프 회로(phase lock loop circuit)의 루프 필터로서,
기준 정밀 저항;
제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 - 상기 제1 전계 효과 트랜지스터의 게이트는 상기 제2 전계 효과 트랜지스터의 게이트에 결합됨 - ; 및
커패시터 전압을 생성하기 위해 상기 제1 전계 효과 트랜지스터에 연결되는 필터 커패시터
를 포함하고,
상기 커패시터 전압은 가상 접지로서 동작하는 상기 기준 정밀 저항의 아래쪽, 상기 제1 전계 효과 트랜지스터의 소스, 및 상기 제2 전계 효과 트랜지스터의 소스에 인가되며,
상기 필터 커패시터에 의해 발생되는 상기 커패시터 전압은 상기 제2 전계 효과 트랜지스터가 집적 정밀 저항(integrated precision resistor)의 특성을 포함하도록 상기 제2 전계 효과 트랜지스터의 바이어스 포인트를 설정하고,
상기 제2 전계 효과 트랜지스터에 의해 발생되는 선정된 전압(predetermined voltage)은 상기 제1 전계 효과 트랜지스터가 집적 정밀 저항의 특성을 포함하도록 상기 제1 전계 효과 트랜지스터의 바이어스 포인트를 설정하기 위해 상기 제1 전계 효과 트랜지스터의 상기 게이트에 인가되는, 루프 필터.
제1항에 있어서, 상기 제1 전계 효과 트랜지스터의 상기 바이어스 포인트는, 상기 제1 전계 효과 트랜지스터의 드레인-소스 저항값이 상기 기준 정밀 저항의 저항값과 실질적으로 동일하거나 그 배수가 되도록 설정되는, 루프 필터.
제1항에 있어서,
기준 전압을 생성하기 위해 상기 기준 정밀 저항에 공급되는 기준 전류;
드레인 전압을 생성하기 위해 상기 제2 전계 효과 트랜지스터의 드레인에 공급되는 전류;
상기 기준 전압을 수신하고, 상기 제2 전계 효과 트랜지스터의 상기 드레인 전압이 상기 기준 전압과 실질적으로 동일하도록 상기 제2 전계 효과 트랜지스터의 상기 게이트에 음의 피드백을 제공하기 위한 연산 증폭기
를 더 포함하고,
상기 제2 전계 효과 트랜지스터의 드레인-소스 저항값은 상기 기준 정밀 저항의 저항값과 실질적으로 동일하거나 그 배수이며,
상기 제1 전계 효과 트랜지스터의 상기 바이어스 포인트를 설정하기 위해 상기 제1 전계 효과 트랜지스터의 상기 게이트에 인가되는 상기 선정된 전압은 상기 제2 전계 효과 트랜지스터의 게이트 전압인, 루프 필터.
제3항에 있어서,
제2 연산 증폭기를 더 포함하고,
상기 필터 커패시터는 상기 제2 연산 증폭기에 상기 커패시터 전압을 제공하여 버퍼링된 전압을 생성하고, 상기 버퍼링된 전압은 상기 커패시터 전압과 실질적으로 동일한 전위를 가지며,
상기 제2 연산 증폭기는, 상기 커패시터 전압을 수신하고, 상기 제1 전계 효과 트랜지스터의 게이트-소스 전압이 상기 제2 전계 효과 트랜지스터의 게이트-소스 전압과 실질적으로 동일하도록 상기 제2 전계 효과 트랜지스터의 상기 소스에 음의 피드백을 제공하기 위한 것인, 루프 필터.
제3항에 있어서, 상기 기준 정밀 저항은 n 비트로 제어되는 멀티플렉서에 의해 조정되는, 루프 필터.
제3항에 있어서, 상기 기준 정밀 저항은 상기 위상 동기 루프 회로 외부의 저항인, 루프 필터.
제3항에 있어서, 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 상기 기준 정밀 저항에 비해 감소된 면적, 낮은 커패시턴스 및 높은 주파수 기능을 갖는, 루프 필터.
제1항에 있어서, 상기 제1 전계 효과 트랜지스터 상에 캐스코딩되어 상기 루프 필터의 드레인-소스 전압을 확장하는 하나 이상의 추가적인 전계 효과 트랜지스터를 더 포함하는, 루프 필터.
위상 동기 루프 회로로서,
기준 신호와 상기 위상 동기 루프 회로에 의해 발생되는 피드백 출력 신호 간의 위상 관계를 판정하기 위한 위상 주파수 검출기;
상기 기준 신호와 상기 피드백 출력 신호 간의 상기 위상 관계에 기초하여 전류를 발생시키기 위해 상기 위상 주파수 검출기에 연결되는 차지 펌프;
상기 차지 펌프에 의해 제공되는 상기 전류로부터 평균 제어 신호(averaged control signal)를 발생시키기 위한 루프 필터; 및
상기 루프 필터로부터 상기 평균 제어 신호를 수신하여, 상기 위상 동기 루프 회로를 위한 출력 신호를 발생시키기 위한 전압 제어 진동기
를 포함하고,
상기 루프 필터는,
기준 정밀 저항;
기준 전압을 생성하기 위해 상기 기준 정밀 저항에 공급되는 기준 전류;
제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 - 상기 제1 전계 효과 트랜지스터의 게이트는 상기 제2 전계 효과 트랜지스터의 게이트에 결합됨 - ;
커패시터 전압을 생성하기 위해 상기 제1 전계 효과 트랜지스터에 연결되는 필터 커패시터;
드레인 전압을 생성하기 위해 상기 제2 전계 효과 트랜지스터의 드레인에 공급되는 전류; 및
상기 기준 전압을 수신하고, 상기 제2 전계 효과 트랜지스터의 상기 드레인 전압이 상기 기준 전압과 실질적으로 동일하도록 상기 제2 전계 효과 트랜지스터의 게이트에 음의 피드백을 제공하기 위한 연산 증폭기
를 더 포함하며,
상기 커패시터 전압은 가상 접지로서 동작하는 상기 기준 정밀 저항의 아래쪽, 상기 제1 전계 효과 트랜지스터의 소스, 및 상기 제2 전계 효과 트랜지스터의 소스에 인가되고,
상기 제2 전계 효과 트랜지스터의 드레인-소스 저항값은 상기 기준 정밀 저항의 저항값과 실질적으로 동일하거나 그 배수이고,
상기 제2 전계 효과 트랜지스터의 게이트 전압은 상기 제1 전계 효과 트랜지스터가 집적 정밀 저항의 특성을 포함하도록 상기 제1 전계 효과 트랜지스터의 바이어스 포인트를 설정하기 위해 상기 제1 전계 효과 트랜지스터의 게이트에 인가되는, 위상 동기 루프 회로.
위상 동기 루프 회로의 루프 필터에 기준 정밀 저항을 제공하기 위한 방법으로서,
기준 정밀 저항을 제공하는 단계;
제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터를 제공하는 단계 - 상기 제1 전계 효과 트랜지스터의 게이트는 상기 제2 전계 효과 트랜지스터의 게이트에 결합됨 - ;
커패시터 전압을 생성하기 위해 상기 제1 전계 효과 트랜지스터에 연결되는 필터 커패시터를 제공하는 단계;
가상 접지로서 동작하도록 상기 기준 정밀 저항의 아래쪽, 상기 제1 전계 효과 트랜지스터의 소스, 및 상기 제2 전계 효과 트랜지스터의 소스에 상기 커패시터 전압을 인가하는 단계;
상기 제2 전계 효과 트랜지스터가 집적 정밀 저항의 특성을 포함하도록 상기 커패시터 전압을 이용하여 상기 제2 전계 효과 트랜지스터의 바이어스 포인트를 설정하는 단계; 및
상기 제1 전계 효과 트랜지스터가 집적 정밀 저항의 특성을 포함하도록 상기 제1 전계 효과 트랜지스터의 바이어스 포인트를 설정하기 위해, 상기 제2 전계 효과 트랜지스터에 의해 발생된 선정된 전압을 상기 제1 전계 효과 트랜지스터의 상기 게이트에 인가하는 단계
를 포함하는, 방법.