JP4245892B2 - Ｍｏｓ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、集積回路で実現されるＭＯＳ型トランジスタのソースとドレイン間を、制御回路の制御端子に加える電気信号により制御（調整）することの可能な等価抵抗として用いる回路に関する。
【０００２】
【従来の技術】
【特許文献１】
米国特許第4,509,019 号明細書
【特許文献２】
特開平６−２０８６４４号公報
【非特許文献１】
J. Tow, "Active RC Filters-a State-space Realization," Proc. IEEE, Vol.56 pp1137-1139,1968
【非特許文献２】
L.C. Thomas, "The Biquad: Part I-some Practical Design Consideration," IEEE Trans. Circuits and Syst., vol. CAS-18 , pp 350-357,1971
【非特許文献３】
T.C.Thomas, "Biquad: PartII: -A Multipurpose Active Filering System," IEEE Trans. Circuits and Syst.,Vol.CAS-18 pp. 358-361,1971
【０００３】
従来、通過帯域（Ｑファクタ）を調整できるフィルタ回路としては、
(1) Switched Capacitor 型フィルタ
(2) Operational Transconductance Amplifier（OTA)-C型フィルタ
(3) MOSFET-C型フィルタ
があるが、これらのフィルタは、集積回路で実現することができる。
【０００４】
そして、それぞれのフィルタにおいて通過帯域又はＱファクタは、
(1) Switched Capacitor 型フィルタではクロック（周波数）
(2) OTA-C 型フィルタでは、OTA の調整電圧もしくは、電流
(3) MOSFET-C型フィルタでは、MOSFETのゲート端子電圧
により調整（制御）される。図13の（Ａ），（Ｂ）に、ＵＳＰ4,509,019 （特許文献１）のFig.７及びFig.２に開示されたシングルエンドMOSFET-C型フィルタ及び全平衡型MOSFET-C型フィルタの構成を示し、式（１），式（２）にその通過帯域ｆc 及びＭＯＳ型トランジスタのドレイン・ソース間抵抗Ｒdsを示す。なお、図13の（Ａ），（Ｂ）において、501 は演算増幅器、502 は容量、503 はＭＯＳ型トランジスタ、504 は制御電圧源であり、また511 は全平衡型演算増幅器、512n，512pは容量、513n，513pはＭＯＳ型トランジスタ、514 は制御電圧源、515 は基準電源である。
ｆc ＝１／（２π×Ｃ×Ｒds） ・・・・・・・（１）
Ｒds＝１／｛μｎ×Ｃox×Ｗ／Ｌ×（Ｖx −Ｖth）｝ ・・・・・・（２）
μｎ：電子の移動度
Ｃox：ＭＯＳ型トランジスタのゲート酸化膜容量
Ｗ：ＭＯＳ型トランジスタのゲート幅
Ｌ：ＭＯＳ型トランジスタのゲート長
Ｖth：ＭＯＳ型トランジスタの閾値電圧
【０００５】
上記式（１），式（２）は、MOSFET-C型フィルタが、ＭＯＳ型トランジスタのドレイン・ソース間に形成され、ゲート・ソース間に加わる電圧Ｖx により制御される抵抗Ｒdsと、容量Ｃにより実現される時定数を有する積分回路であることを示している。上記式（１），式（２）は、ＭＯＳ型トランジスタが、Triode（３極管）領域で動作しているときにのみ成立する。図14はＭＯＳ型トランジスタＶgs−Ｉds特性上にTriode（３極管）領域を示した図であり、図15の（Ａ），（Ｂ）はTriode（３極管）領域の拡大図と、ドレイン・ソース間抵抗の模式図である。
【０００６】
ＭＯＳ型トランジスタのドレイン・ソース間抵抗Ｒdsは、閾値電圧Ｖthの関数であり、この値は周囲温度並びに、ＭＯＳ型トランジスタの製造バラツキにより変るため、ドレイン・ソース間抵抗Ｒdsと容量Ｃの組み合わせで決まるMOSFET-C型フィルタの通過帯域も、周囲温度並びにＭＯＳ型トランジスタの製造バラツキで変化し、その変化は目標設定値に対して±50％以上である。このような特性のため、図13の（Ａ），（Ｂ）に示した従来の構成のフィルタは、高い通過帯域精度が必要なアプリケーションには利用できない。
【０００７】
次に、図16に同様の動作原理に基づく、ＭＯＳ型トランジスタのドレイン・ソース間抵抗を利用した全平衡Tow Thomas型バイカッド型フィルタ〔(1) J. Tow, "Active RC Filters-a State-space Realization," Proc. IEEE, Vol.56 pp1137-1139,1968 （非特許文献１）、(2) L.C. Thomas, "The Biquad: Part I-some Practical Design Consideration," IEEE Trans. Circuits and Syst., vol. CAS-18 , pp 350-357,1971（非特許文献２）、(3) T.C.Thomas, "Biquad: PartII: -A Multipurpose Active Filtering System," IEEE Trans. Circuits and Syst.,Vol.CAS-18 pp. 358-361,1971 （非特許文献３）で開示されている〕の構成を示す。
【０００８】
このフィルタは、図17に示す原理図の各抵抗のうち、反転信号を作り出すために使われるＲr を除いた抵抗Ｒa ，Ｒb ，Ｒc ，Ｒd を、ＭＯＳ型トランジスタＭan，Ｍap，Ｍbn，Ｍbp，Ｍcn，Ｍcp，Ｍdn，Ｍdpのドレイン・ソース間抵抗Ｒdsan，Ｒdsap，Ｒdsbn，Ｒdsbp，Ｒdscn，Ｒdscp，Ｒdsdn，Ｒdsdpに置き換えたもので、通過帯域ｆc 並びにＱファクタが式（３）〜式（11）で表される。なお、図16において、521 ，522 は全平衡型演算増幅器、Ｃan，Ｃap，Ｃbn，Ｃbpは容量、523 は制御電圧源、524 は基準電源である。
ｆc ＝１／（２π×Ｒdsb ×Ｒdsc ×Ｃa ×Ｃb ） ・・・・・・・（３）
Ｑ＝√（Ｃa ／Ｃb ）×｛Ｒdsb2／（Ｒdsc ×Ｒdsｄ）｝・・・・・（４）
Ｒdsx ＝１／｛μｎ×Ｃox×Ｗ／Ｌ×（Ｖx −Ｖth）｝・・・・・・（５）
ｘ：ａ，ｂ，ｃ，ｄ（ｎ，ｐ）
Ｒdsap＝Ｒdsan＝Ｒdsa ・・・・・・・・・・（６）
Ｒdsbp＝Ｒdsbn＝Ｒdsb ・・・・・・・・・・（７）
Ｒdscp＝Ｒdscn＝Ｒdsc ・・・・・・・・・・（８）
Ｒdsdp＝Ｒdsdn＝Ｒdsd ・・・・・・・・・・（９）
Ｃan＝Ｃap＝Ｃa ・・・・・・・・・・・・・（10）
Ｃbp＝Ｃbn＝Ｃb ・・・・・・・・・・・・・（11）
【０００９】
式（１），式（２）と同じく式（３）〜式（11）は、全てのＭＯＳ型トランジスタがTriode（３極管）領域で動作しているときに成立する。式（４）は、バイカッド型フィルタのＱが式（１），式（２）で示した通過帯域とは異なり、容量の比、複数のＭＯＳ型トランジスタのドレイン・ソース間抵抗Ｒdsの比で決まることを示しているが、このフィルタを、Ｑファクタ＞４と高く設定して用いる場合、集積回路で得られる容量、もしくは、複数のＭＯＳ型トランジスタのドレイン・ソース間の抵抗比で決まるバラツキが、信号処理特性に影響を及ぼす。
【００１０】
以上述べてきたように、図13及び図16に示すMOSFET-C型フィルタには、以下に示す制約がある。
(1) 回路内のＭＯＳ型トランジスタが、Triode（３極管）領域で動作していること。
(2) 通過帯域は、周囲温度、ＭＯＳ型トランジスタの製造バラツキにより標準値に対して±50％以上シフトする。
(3) Ｑファクタは、通過帯域に比べトランジスタの製造バラツキ、温度の影響を受けにくいが、Ｑ＞４の設定では、このわずかな値の変動が信号処理に影響する。
【００１１】
次に、従来の自動利得制御回路（ＡＧＣ）について説明する。自動利得制御回路は、広ダイナミックレンジ信号増幅を必要な通信機の受信回路、磁気（又は光）ディスク装置の読み取り回路、符号読み取り装置、発振回路などさまざまな回路で使われる。図18に、特開平６−２０８６４４号公報（特許文献２）に例示されている自動利得制御回路の構成を示す。自動利得制御回路は、利得制御手段551 を含む増幅回路552 と、フィードバック回路553 ，引き算回路554 ，命令信号555 で構成され、その利得Ａは、式（12），式（13）に示すように、利得制御手段551 の内部回路（演算増幅器551a，ＭＯＳ型トランジスタ551b，抵抗551c，551d）できまる。
Ａ＝Ｒ２／Ｒ１×｛１／（１＋Ｒ２／Ｒds）｝・・・・・・・・・・（12）
Ｒds＝１／｛μｎ×Ｃox×Ｗ／Ｌ×（Ｖgs−Ｖth）｝・・・・・・・（13）
μｎ：電子の移動度
Ｃox：ＭＯＳ型トランジスタのゲート酸化膜容量
Ｗ：ＭＯＳ型トランジスタのゲート幅
Ｌ：ＭＯＳ型トランジスタのゲート長
Ｖgs：ＭＯＳ型トランジスタのゲート・ソース間電圧
Ｖth：ＭＯＳ型トランジスタの閾値電圧
【００１２】
自動利得制御回路の出力電圧（安定時）は、増幅手段552 並びに帰還手段553 の利得が十分大きい負帰還ループとなれば、一定となるが、系の利得が式（12），式（13）示すようにＭＯＳ型トランジスタの特性で決まる。例えば、Ｖth（標準値 0.8Ｖ）は製造バラツキで、±0.1 Ｖ以上変化するが、この変化は立ち上がり時間、入力電圧範囲の変動の原因となる。
【００１３】
【発明が解決しようとする課題】
本発明の課題は、集積回路の製造バラツキ、周囲温度の影響を補完することの可能な、ＭＯＳ型トランジスタのドレイン・ソース間を制御可能な等価回路として用いる回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、複数の定電流出力端子を有し、制御端子に加わる電気信号により当該複数の定電流出力端子から出力される電流の比を変更できる制御回路と、前記制御回路の一方の定電流出力端子が一端に接続された抵抗と、前記制御回路の一方の定電流出力端子に接続された反転入力端子と、前記制御回路の他方の定電流出力端子に接続された非反転入力端子と、出力端子とを有する第１の演算増幅器と、ゲートが前記第１の演算増幅器の出力端子に共通に接続されると共に、ソースに同じ電圧が加えられた第１及び第２のＭＯＳ型トランジスタを含み、且つ当該第１のＭＯＳ型トランジスタのドレインは前記第１の演算増幅器の非反転入力端子に、当該第１のＭＯＳ型トランジスタのソースは前記抵抗の他端にそれぞれ接続された複数のＭＯＳ型トランジスタと、を備え、前記第２のＭＯＳ型トランジスタのソースとドレイン間を、前記制御回路の前記制御端子に加えられる前記電気信号により制御可能な等価抵抗として用いる回路を構成するものである。
【００１５】
また請求項２に係る発明は、請求項１に係る回路において、前記第１及び第２のＭＯＳ型トランジスタのソースの間に設けられると共に、第２の演算増幅器を含み、当該ソースに同じ電圧が加わるように当該第２の演算増幅器の出力端子と反転入力端子の間で帰還がかかっている電圧コピー回路を、更に備えるものである。請求項３に係る発明は請求項２に係る回路において、前記第２の演算増幅器の非反転入力端子及び反転入力端子は、それぞれ、前記第１のＭＯＳ型トランジスタのソース、前記第２のＭＯＳ型トランジスタのソースに接続されることを特徴とするものである。請求項４に係る発明は請求項２に係る回路において、前記第２の演算増幅器の出力端子と反転入力端子の間には、当該端子間に帰還をかける容量が配置されることを特徴とするものである。請求項５に係る発明は請求項２に係る回路において、前記第２の演算増幅器は、全平衡型演算増幅器であることを特徴とするものである。請求項６に係る発明は請求項１に係る回路において、前記第１のＭＯＳ型トランジスタは、３極管領域で動作されることを特徴とするものである。
【００１６】
このように構成された回路では、複数のＭＯＳ型トランジスタのゲート・ソース間に同じ電圧が加わる。この電圧は、制御回路の出力電流並びに演算増幅器により、基準となる一方のＭＯＳ型トランジスタのドレイン・ソース間抵抗と、抵抗の抵抗値（Ｒe ）が等しくなるように制御する状態で得られ、この電圧がゲート・ソース間に掛かる他方のＭＯＳ型トランジスタのドレイン・ソース間は、値がＲe ／ｎ（ｎは制御回路で決まる定数) の等価抵抗となる。
【００１７】
【発明の実施形態】
次に、本発明の実施の形態を、図面を参照して説明する。図１の（Ａ），（Ｂ）は、本発明に係るＭＯＳ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路の第１の実施の形態を示すブロック構成図である。本実施の形態に係る回路は、2 つの定電流源12，13を有し、制御端子５に加わる電気信号により、その出力電流比が変わる制御回路10と、演算増幅器７と、基準となる抵抗９と、ゲートが共通に接続された２つのＭＯＳ型トランジスタ６，８で構成されている。
【００１８】
そして、制御回路10の一方の定電流源13を抵抗９と演算増幅器７の反転入力端子に接続し、前記制御回路10の他方の定電流源12を、演算増幅器７の出力端子にゲートが接続された一方のＭＯＳ型トランジスタ６のドレインと演算増幅器７の非反転入力端子に接続し、前記抵抗９の他端及び前記ＭＯＳ型トランジスタ６のソースを基準電圧端子４に接続している。一方、他方のＭＯＳ型トランジスタ８のソースとドレイン間を、図１の（Ａ）に示す実施の形態では、基準電圧端子４に生じる電圧が、入力端子に接続される電圧コピー回路11の出力端子をソースに接続した状態で、等価抵抗として動作させている。また、図１の（Ｂ）に示す変形例では、他方のＭＯＳ型トランジスタ８のソースとドレイン間を、基準電圧端子４をソースに直接接続した状態で、等価抵抗として動作させている。なお、図１の（Ａ），（Ｂ）において、２，３，はＭＯＳ型トランジスタ８のソースとドレイン間の等価抵抗の出力端子を示している。
【００１９】
このとき、制御回路の定電流源12，13からの出力電流Ｉ1 ，Ｉ2 並びに抵抗９の抵抗値Ｒe は、ＭＯＳ型トランジスタ６が三極管（Triode）領域で動作するよう設定するものとする。図１の（Ａ）に示す電圧コピー回路11は、高インピーダンスで且つ出力が入力と等しくなる電圧を得るものであり、例えば、負帰還が掛かった演算増幅器の非反転入力端子と反転入力端子間がこれに相当する。演算増幅器は負帰還を掛けて動作させると、バーチャル・ショートの原理により非反転端子と反転端子の電圧が等しくなり、非反転端子を入力、反転端子を出力とする電圧コピー回路に相当するものとなる。
【００２０】
制御回路10の出力電流Ｉ1 ，Ｉ2 間に式（14）が成立すると（但し、ｎは正の定数）、 Ｉ1 ＝ｎ×Ｉ2 ・・・・・・・・・・・・・・（14）
ＭＯＳ型トランジスタ６のドレイン・ソース間抵抗Ｒds(M2)と抵抗９（Ｒe)の間に、式（15）が成り立つ。
ｎ×Ｉ2 ×Ｒds(M2)＝Ｉ2 ×Ｒe ・・・・・・（15）
式（15）に示すＲdsは、従来例の説明で示した式（２）で表され、式（２）のＶx は本実施の形態に係る回路の場合、演算増幅器７の出力電圧である。演算増幅器７の出力電圧は、もう一つのＭＯＳ型トランジスタ８のゲートにも加えられていて、このＭＯＳ型トランジスタ８のソース端子には電圧コピー回路11を介して、もしくは直接ＭＯＳ型トランジスタ６のソース端子と同じ電圧が掛かるので、ＭＯＳ型トランジスタ８のドレイン・ソース間抵抗Ｒds(M1)は、式（16）となる。
Ｒds(M1)＝Ｉ2 ×Ｒe ／（ｎ×Ｉ2 ）＝Ｒe ／ｎ ・・・・・・・・（16）
【００２１】
したがって、制御端子５に加わる電気信号Ｔc により出力電流Ｉ1 とＩ2 の比、ｎを変えることで、本実施の形態に係る回路は抵抗９と同じ温度特性をもち、抵抗値が制御端子５の電気信号Ｔc により調整できる等価抵抗回路として動作する。この回路は、二つのトランジスタ(M1)８と(M2)６を含む全回路を、同一シリコンチップ上に実現することを前提にしているので、同一シリコンチップ上に作り込んだトランジスタのミスマッチが極めて小さく、式（２）から式（３）を導く際の誤差は小さい。
【００２２】
次に、図２に示す本発明の第２の実施の形態について説明する。この実施の形態は、第１の実施の形態における制御回路10を、複数の出力を有するカレントミラー回路〔ＭＯＳ型トランジスタ(M3)21，(M4)22，(M5)23，(M6)24，(M7)25及び定電流源20〕、カレントミラーの出力をＯＮ／ＯＦＦする複数のスイッチ〔SW(1)26 ，SW(2)27 ，SW(3)28 〕、及び制御端子５に加わる電気信号Ｔc としてのディジタル信号を入力とし前記スイッチを制御する論理回路29で構成するものである。そして、制御回路10の出力に相当する複数の電流出力を、一つは、入力電流を折り返したカレントミラーの出力Ｉ2 ，すなわちトランジスタ(M4)22のドレイン電流とし、他方は、同じように入力電流を折り返した複数のカレントミラーの出力〔ＭＯＳ型トランジスタ(M5)23，(M6)24，(M7)25のドレイン電流〕を、一端が共通接続されているスイッチ〔SW(1)26 ，SW(2)27 ，SW(3)28 〕の他端に接続し、論理回路29の入力である制御端子５に加わるディジタル信号により各スイッチが共通接続された側の端子において加算した電流Ｉ1 とするものである。
【００２３】
ＭＯＳ型トランジスタ(M5)23，(M6)24，(M7)25と(M4)22のゲート幅Ｗ及びゲート長Ｌに式（17），式（18）の関系があったとすると、
M4（Ｌ）＝M5（Ｌ）＝M6（Ｌ）＝M7（Ｌ） ・・・・・・・・・・・（17）
M4（Ｗ）：M5（Ｗ）：M6（Ｗ）：M7（Ｗ）＝１：１：２：４
・・・・・・・・・・・（18）
論理回路29によりスイッチSW(1)26 ，SW(2)27 ，SW(3)28 が切り換わると、制御回路の出力電流Ｉ1 ，Ｉ2 は式（19），（20）となる。但し定電流源20の電流をＩINとする。
Ｉ2 ＝ＩIN ・・・・・・・・・・・・・・・・（19）
Ｉ1 ＝ａ×ＩIN （ａは１〜７の整数） ・・・・・・・・・・・・（20）
【００２４】
次に、図３に示す本発明の第３の実施の形態について説明する。この実施の形態は、第１の実施の形態で説明した回路のうち、図１の（Ｂ）に示した等価抵抗の一端子３，すなわちＭＯＳ型トランジスタ８のソースと、基準電圧端子４を一つにした回路において、抵抗９のみを集積回路外の個別抵抗９ａで構成しているものである。本実施の形態に係る回路の等価抵抗は、第１の実施の形態で説明したように式（16）で表されるが、この構成の場合、一般的に絶対精度が低く且つ温度係数が大きい集積回路内の抵抗ではなく、絶対精度が高く、温度係数が低い個別抵抗９ａを基準とする回路が実現できる。なお、図３において、14は個別抵抗９ａの接続端子である。
【００２５】
次に、図４に示す本発明の第４の実施の形態について説明する。この実施の形態は、図１の（Ａ）に示した第１の実施形態で説明した回路〔等価抵抗端子３と基準電圧端子４間を電圧コピー回路11で同電位とするタイプ〕を用いた積分回路又はフィルタ回路に関するものである。
【００２６】
すなわち、回路１の基準電圧端子４に基準電圧源30及び第２の演算増幅器32の非反転端子を接続し、等価抵抗の一端子であるＭＯＳ型トランジスタ８のソース端子側３に、前記演算増幅器32の反転端子並びに該演算増幅器32の出力端子に他端が接続された容量33の一端を接続して構成している。
【００２７】
このように構成された積分回路又はフィルタ回路においては、第２の演算増幅器32は負帰還状態で動作しているため、バーチャル・ショートの原理により、非反転端子と反転端子が同電位となる。第２の演算増幅器32は、電圧コピー回路11として働くと同時に、この第２の演算増幅器32と回路１の組み合わせ回路は、等価抵抗の端子２を入力端子31とし、前記第２の演算増幅器32の出力端子を出力端子34とし、等価抵抗と容量33の積が時定数となる積分回路もしくはアクティブフィルタ回路を構成している。
【００２８】
次に、図５に示す本発明の第５の実施の形態について説明する。この実施の形態は、図１の（Ａ）に示した第１の実施形態で説明した回路〔等価抵抗端子３と基準電圧端子４間を電圧コピー回路11で同電位とするタイプ〕を用いた高次フィルタ回路に関するものである。
【００２９】
すなわち、この実施例の形態に係る回路は、３つの電流出力12ａ，12ｂ，13を有する制御回路10，2 つの演算増幅器７ａ，７ｂ，抵抗９，4 つのＭＯＳ型トランジスタ６ａ，６ｂ，８ａ，８ｂを備え、基準となる抵抗９を基に、２つの可変等価抵抗ａ，ｂ（関連部品に添え字ａ，ｂを付している）を有し、基準電圧端子４に基準電圧源30及び２つの第２の演算増幅器32ａ，32ｂの非反転端子を接続し、等価抵抗の一端子であるＭＯＳ型トランジスタ８ａ，８ｂのソース端子側３ａ，３ｂに前記演算増幅器32ａ，32ｂの反転端子並びに、それぞれの演算増幅器32ａ，32ｂの出力端子に他端が接続された容量33ａ，33ｂの一端を接続する。また一方の第２の演算増幅器32ａの出力を、可変等価抵抗の一端子であるＭＯＳ型トランジスタ８ｂのドレイン端子35に接続する。したがって、２つの可変等価抵抗と２つの演算増幅器32ａ，32ｂは、交互に直列に接続された態様（直列接続構成）になっている。
【００３０】
このように構成した回路においては、第２の演算増幅器32ａ，32ｂは負帰還状態で動作しているため、バーチャル・ショートの原理により非反転端子と反転端子が同電位となる。この第２の演算増幅器32ａ，32ｂは、電圧コピー回路11として働くと同時に、この２つの演算増幅器32ａ，32ｂと上記構成の回路の組み合わせ回路は、等価抵抗の端子２ａ（直列接続構成の一方の端子）となるＭＯＳ型トランジスタ８ａのドレイン端子を入力端子31とし、他方の第２の演算増幅器32ｂの出力端子（直列接続構成の他方の端子）を出力端子34とし、等価抵抗ａと容量33ａの積と、等価抵抗ｂと容量33ｂの積とが時定数となるアクティブフィルタ回路を構成する。
【００３１】
次に、図６に示す本発明の第６の実施の形態について説明する。この実施の形態は、図１の（Ａ）に示した第１の実施の形態で説明した回路〔等価抵抗端子３と基準電圧端子４間を電圧コピー回路11で同電位とするタイプ〕を用いた全平衡型フィルタ回路に関するものである。
【００３２】
すなわち、この実施例の形態に係る回路には、３つのＭＯＳ型トランジスタ６，８ｐ，８ｎを備え、該３つのＭＯＳ型トランジスタ６，８ｐ，８ｎにより実現する２つの等価可変抵抗ｐ，ｎを有している。そして、基準電圧端子４に基準電圧源30及び全平衡型演算増幅器32ｃのコモンモード端子36を接続し、等価抵抗の一端子であるＭＯＳ型トランジスタ８ｐ，８ｎのソース端子側３ｐ，３ｎを、それぞれ前記全平衡型演算器32ｃの非反転入力端子及び反転入力端子、並びに全平衡型演算増幅器32ｃの負出力端子に他端が接続された容量32ｐの一端及び正出力端子に他端が接続された容量32ｎの一端にそれぞれ接続する。
【００３３】
このように構成した回路においては、全平衡型演算増幅器32ｃのコモンモードフィードバック機能によりコモンモード端子36と非反転入力端子と反転入力端子が同電位となる。全平衡型演算増幅器32ｃは電圧コピー回路11として働くと同時に、この全平衡型演算増幅器32ｃと上記構成の回路の組み合わせ回路は、等価抵抗の端子すなわちＭＯＳ型トランジスタ８ｐ，８ｎのドレイン端子を入力端子31ｐ，31ｎとし、全平衡型演算増幅器32ｃの出力端子を出力端子34ｐ，34ｎとし、等価抵抗ｐ，ｎと容量33ｐ，33ｎの積が時定数となる、全平衡型積分回路もしくは全平衡型アクティブフィルタ回路を構成する。
【００３４】
次に、図７に示す本発明に係る回路を用いた第１の参照例について説明する。この第１の参照例は、図１の（Ｂ）に示した本発明の第１実施の形態、すなわち基準電圧端子４を、等価抵抗として働くＭＯＳ型トランジスタ６のソース端子３に直接接続して構成した回路１を用いたゲインコントロールアンプに関するものである。
【００３５】
すなわち、回路１に対して、抵抗101 及び演算増幅器102 を付加して構成され、回路１の等価抵抗の一端子３となる基準電圧端子４をＧＮＤに、等価抵抗の他の端子２となるＭＯＳ型トランジスタ８のドレインと抵抗101 の一端を演算増幅器102 の反転入力端子に、抵抗101 の他端を演算増幅器102 の出力端子にそれぞれ接続している。そして、演算増幅器102 の非反転入力端子を入力端子とし、演算増幅器102 の出力端子を出力端子とし、回路１の制御端子５に入力される電気信号により回路の利得を制御（調整）するゲインコントロールアンプを構成している。
【００３６】
次に、本参照例に係るゲインコントロールアンプの動作について説明する。回路１の等価抵抗値は、制御端子５に印加される電気信号Ｔc としてのゲイン制御信号により変化する。ゲインコントロールアンプの利得Ｖo ／Ｖinは、回路１の等価抵抗値ＲA と抵抗101 の抵抗値ＲB の比で決まり、回路１の等価抵抗は式（16）で表されるため、式（21）で表される。
Ｖo ／Ｖin＝ＲB ／ＲA ＝ＲB ／（Ｉ2 ／Ｉ1 ・Ｒe ）＝ＲB ／（Ｒe ／ｎ）
・・・・・・・・（21）
【００３７】
式（21）から分かるように、ゲインコントロールアンプの利得は、回路１の制御回路10の制御端子５に加えられる電気信号により変わり、式（21）のｎで制御（調整）される。また式（21）は、ゲインコントロールアンプの利得がＭＯＳ型トランジスタの特性に依存しないことを示している。ここで説明した演算増幅器102 並びに抵抗101 は、回路１と同一チップに集積化できる。
【００３８】
図７では、演算増幅器102 は非反転増幅回路を構成しているが、回路１を、図１の（Ｂ）に示した基準電圧端子４と等価抵抗の端子３すなわちＭＯＳ型トランジスタ８のソースを直接接続するタイプではなく、図１の（Ａ）に示すような両端子を分けるタイプとし、演算増幅器102 の反転入力端子と非反転入力端子間を電圧コピー回路として働かせれば、同様の利得制御（調整）機能をもつ反転増幅回路が構成される。
【００３９】
次に、図８に示す本発明に関連する第２の参照例について説明する。この第２の参照例は、図７に示したゲインコントロールアンプ(GCA) を用いた自動利得制御回路に関するものである。すなわち、図７で示したゲインコントロールアンプ(GCA)103を含む制御装置104 ，制御対象105 ，フィードバック要素106 とで自動利得制御回路を構成している。
【００４０】
この参照例に係る自動利得制御回路では、負帰還をかけて、出力が一定値となるように制御している。また、出力の目標値は、制御装置104 の前段で印加されている。本参照例では、上記制御を行う方法として、回路のゲインを制御する方式、すなわち自動利得制御回路を構成している。この自動利得制御回路で、ゲインを制御するのが、ゲインコントロールアンプ(GCA)103である。
【００４１】
このゲインコントロールアンプ(GCA)103は、第１の参照例で示したものと同じ回路構成である。このため、このゲインコントロールアンプ(GCA)103を使用することで、ＭＯＳ型トランジスタの特性に依存しない自動利得制御回路を実現できる。あらかじめ不揮発メモリにＩＣの絶対バラツキ値を書き込んで、回路動作時に、このデータを読み出して出力が一定となるように制御しているような場合は、本自動利得制御回路を用いることにより、不揮発メモリに書き込むデータ数を削減することができる。以上説明したように、第２の参照例によれば、ＭＯＳ型トランジスタの特性に依存しない自動利得制御回路を構成できる。
【００４２】
次に、図９に示す本発明に関連する第３の参照例について説明する。この第３の参照例は、図８に示した自動利得制御回路における制御対象を共振モーターとしたもので、共振モーター109 と図７に示したゲインコントロールアンプ(GCA)103を用いたモーター駆動回路110 とで構成されている。
【００４３】
共振モーター109 は、図10に示すような矩形枠状の支持体127 の両端に永久磁石121 を配置し、その枠内部には上下端（永久磁石121 が配置されていない側）から弾性部材122 で回動可能に支持される可動板120 が設けられており、この可動板120 の一方の面上には、駆動コイル125 と検出コイル126 を形成して構成されている。そして、この共振モーター109 には検出コイル126 により検出された振れ角に依存した信号に基づき電源を制御して、所望の電流を駆動コイル127 に流すモーター駆動回路110 が設けられている。この方式の共振モーターは、ムービングコイル型モーターと称されており、可動板120 がレーザ光を所定の方向に往復走査する走査ミラーを構成している。なお、図10において、123 は回転軸、129 は信号取り出し口を示している。
【００４４】
また異なる構成の共振モーターとして、図11のような、ムービングマグネット型モーターが知られている。この形式の共振モーターは、一端が固定されているばね130 の他端に、永久磁石131 とレーザ光を走査させるミラー132 が搭載された可動部135 が設けられ、その近傍に可動部135 を駆動させるための駆動コイル133 と、該駆動コイル133 と同じボビンに巻かれている検出コイル134 とが設けられている。更に、検出コイル134 により検出された振れ角に依存した信号に基づき、電源を制御して所望の電流を駆動コイル133 に流すモーター駆動回路110 が設けられている。
【００４５】
図９に示す第３の参照例においては、モーター駆動回路110 と電気的なインターフェイスをもつ、共振モーター109 の駆動コイルと検出コイルのみを示している。次に、モーター駆動回路110 の構成について説明する。モーター駆動回路110 は、共振モーター109 を駆動するための回路であり、本参照例では、共振モーター109 が所定の振れ角となるようにフィードバック制御を行っている。そして、共振モーター109 の検出信号からノイズとなる高周波成分を取り除くＬＰＦ111 と、検出信号の振幅が小さいため適正な振幅まで増幅する増幅回路112 と、ＬＰＦ111 と増幅回路112 により発生した検出信号の位相ずれを、検出コイルの検出信号に同期させるように補正する位相補正回路113 と、検出信号の振幅レベルを検出して駆動電流量を規定する制御信号Ｖcnt を出力する振幅制御回路114 と、制御信号Ｖcnt の電圧レベルに基づき、モーター駆動回路110 のゲインを変化させるゲインコントロールアンプ(GCA)103と、共振モーター109 の駆動コイルに信号ＩDRV を印加する駆動電流印加回路116 とで構成されている。また、ゲインコントロールアンプ(GCA)103は、図７の第１の参照例で示したように回路１と非反転アンプで構成されている。
【００４６】
次に、このように構成された共振モーター駆動回路110 の動作について説明する。まず、共振モーター109 が駆動されて、可動板120 又は可動部135 が十分振れると、検出コイル126 ，134 から検出信号（ sin波形）が得られる。この検出信号は、ＬＰＦ111 を通して外乱等により発生したノイズが取り除かれ、増幅回路112 により処理しやすいレベルまで増幅されて、検出信号Ｖf として生成される。更に、この検出信号Ｖf は、位相補正回路113 によりＬＰＦ111 や増幅回路112 で発生した位相ずれが補正されて、入力信号Ｖinとして生成される。
【００４７】
また、検出信号Ｖf は分岐して振幅制御回路114 にも入力される。この振幅制御回路114 は、ミラーの振れ角に比例した増幅回路112 の出力の振幅が一定になるような制御信号Ｖcnt を出力する。つまり、振れ角が目標値より小さければ、より振れ角が大きくなる制御信号Ｖcnt を生成し、一方目標値より大きければ、より振れ角が小さくなるような制御信号Ｖcnt を生成して出力する。
【００４８】
この入力信号Ｖinと制御信号Ｖcnt が入力されるゲインコントロールアンプ(GCA)103は、制御端子ＴＣに印加する制御信号Ｖcnt により回路１の出力に現れる等価抵抗値を変化させて、ゲインコントロールアンプ(GCA)103のゲインを変化させている。ゲインコントロールアンプ(GCA)103の出力は、駆動電流印加回路116 で駆動電流ＩDRV に変換され、共振モーター109 の駆動コイルに印加される。この駆動電流により共振モーター109 が動作する。この際、振れ角に応じた信号が検出コイルで検出され、ＬＰＦ111 に入力されるようになっている。
【００４９】
このように、フィードバックをかけて、振れ角に応じて、値が変化する制御信号Ｖcnt を検出し、この制御信号Ｖcnt によりゲインコントロールアンプ(GCA)103のゲインを変化させることで、振れ角が所定の値となるように制御している。
【００５０】
この参照例の特徴は、上記共振モーター駆動回路110 のゲインコントロールアンプ(GCA)103に、図７で示す構成のゲインコントロールアンプ(GCA)103を用いていることである。このため、ＭＯＳ型トランジスタの特性に依存しないモーター駆動回路の自動利得制御回路を実現できる。また、あらかじめ不揮発メモリにＩＣの絶対バラツキ値を書き込んで、動作時にこのデータを用いて、出力が一定となるように制御しているような場合は、本参照例に係る回路を用いることにより、不揮発メモリに書き込むデータ数を削減することができる。
【００５１】
以上説明したように、第３の参照例によれば、ＭＯＳ型トランジスタの特性に依存しない共振モーター駆動回路の自動利得制御回路を構成できる。
【００５２】
次に、図12に示す本発明に関連する第４の参照例について説明する。この第４の参照例は、図９に示した共振モーターの自動利得制御回路の変形例に関するもので、共振モーターの駆動コイルへの印加電流を両方向設定可能とした構成のものである。すなわち、この参照例に係る自動利得制御回路は、図９に示した回路の駆動電流印加回路116 が、異なる方式になっているものであり、この駆動電流印加回路116 は、モーター109 の駆動コイルに正、負両方向の電流を流せるように、４つのバイポーラトランジスタと３つの演算増幅器からなるＨブリッジ回路で構成されている。この参照例によれば、第３の参照例と同様、ＭＯＳ型トランジスタの特性に依存しない共振モーター駆動回路を構成できる。
【００５３】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、基準抵抗と同じ温度特性をもち、その絶対値を電気信号により調整（制御）できる回路を実現することができる。そして、この回路は、抵抗出力端子のうち、一方の端子を強制的に低インピーダンスである電源に接続する構成と、演算増幅器のバーチャル・ショートの原理により電圧をコピーする回路と組み合せる構成とすることができる。
【図面の簡単な説明】
【図１】 本発明に係るＭＯＳ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路の第１の実施の形態及びその変形例を示す回路構成図である。
【図２】 本発明に係る第２の実施の形態における制御回路部分の構成を示す回路構成図である。
【図３】 本発明に係る第３の実施の形態を示す回路構成図である。
【図４】 本発明に係る回路を用いて構成した第４の実施の形態の積分回路又はフィルタ回路を示す回路構成図である。
【図５】 本発明に係る回路を用いて構成した第５の実施の形態の高次フィルタ回路を示す回路構成図である。
【図６】 本発明に係る回路を用いて構成した第６の実施の形態の全平衡型フィルタ回路を示す回路構成図である。
【図７】 本発明に係る回路を用いて構成した本発明に関連する第１の参照例のゲインコントロールアンプを示す回路構成図である。
【図８】 図７に示したゲインコントロールアンプを用いて構成した本発明に関連する第２の参照例の自動利得制御回路を示す回路構成図である。
【図９】 図８に示した自動利得制御回路において、制御対象を共振モーターとした第３の参照例の自動利得制御回路を示す回路構成図である。
【図10】 共振モーターの構成例を示す図である。
【図11】 共振モーターの他の構成例を示す図である。
【図12】 図９に示した共振モーターの自動利得制御回路の変形例を第４の参照例として示す回路構成図である。
【図13】 従来のMOSFET-C型フィルタの構成例を示す回路構成図である。
【図14】 ＭＯＳ型トランジスタのＶgs−Ｉds特性上に３極管領域を示す図である。
【図15】 図14に示した３極管領域の拡大図、及びＭＯＳ型トランジスタのドレイン・ソース間抵抗の模式図を示す。
【図16】 従来の全平衡バイカッド型フィルタを示す回路構成図である。
【図17】 バイカッド型フィルタの原理を示す回路構成図である。
【図18】 従来の自動利得制御回路の構成例を示す回路構成図である。
【符号の説明】
１ 回路
２，３ 等価抵抗端子
４ 基準電圧端子
５ 制御端子
６，６ａ，６ｂ，８，８ａ，８ｂ，８ｎ，８ｐ ＭＯＳ型トランジスタ
７，７ａ，７ｂ 演算増幅器
９ 抵抗
９ａ 個別抵抗
10 制御回路
11 電圧コピー回路
12，12ａ，12ｂ，13 定電流源
14 抵抗接続端子
20 定電流源
21，22，23，24，25 ＭＯＳ型トランジスタ
26，27，28 スイッチ
29 論理回路
30 基準電源
31，31ｎ．31ｐ フィルタ入力端子
32，32ａ，32ｂ 第２の演算増幅器
32ｃ 全平衡型演算増幅器
33，33ａ，33ｂ，33ｎ．33ｐ 容量
34，34ｎ．34ｐ フィルタ出力端子
36 コモンモード端子
101 抵抗
102 演算増幅器
103 ＧＣＡ
104 制御装置
105 制御対象
106 フィードバック要素
109 共振モーター
110 モーター駆動回路
111 ＬＰＦ
112 増幅回路
113 位相補正回路
114 振幅制御回路
116 駆動電流印加回路
120 可動板
121 永久磁石
122 弾性部材
123 回転軸
125 駆動コイル
126 検出コイル
127 支持体
129 信号取り出し口
130 ばね
131 永久磁石
132 ミラー
133 駆動コイル
134 検出コイル
135 可動部
【発明の属する技術分野】
この発明は、集積回路で実現されるＭＯＳ型トランジスタのソースとドレイン間を、制御回路の制御端子に加える電気信号により制御（調整）することの可能な等価抵抗として用いる回路に関する。
【０００２】
【従来の技術】
【特許文献１】
米国特許第4,509,019 号明細書
【特許文献２】
特開平６−２０８６４４号公報
【非特許文献１】
J. Tow, "Active RC Filters-a State-space Realization," Proc. IEEE, Vol.56 pp1137-1139,1968
【非特許文献２】
L.C. Thomas, "The Biquad: Part I-some Practical Design Consideration," IEEE Trans. Circuits and Syst., vol. CAS-18 , pp 350-357,1971
【非特許文献３】
T.C.Thomas, "Biquad: PartII: -A Multipurpose Active Filering System," IEEE Trans. Circuits and Syst.,Vol.CAS-18 pp. 358-361,1971
【０００３】
従来、通過帯域（Ｑファクタ）を調整できるフィルタ回路としては、
(1) Switched Capacitor 型フィルタ
(2) Operational Transconductance Amplifier（OTA)-C型フィルタ
(3) MOSFET-C型フィルタ
があるが、これらのフィルタは、集積回路で実現することができる。
【０００４】
そして、それぞれのフィルタにおいて通過帯域又はＱファクタは、
(1) Switched Capacitor 型フィルタではクロック（周波数）
(2) OTA-C 型フィルタでは、OTA の調整電圧もしくは、電流
(3) MOSFET-C型フィルタでは、MOSFETのゲート端子電圧
により調整（制御）される。図13の（Ａ），（Ｂ）に、ＵＳＰ4,509,019 （特許文献１）のFig.７及びFig.２に開示されたシングルエンドMOSFET-C型フィルタ及び全平衡型MOSFET-C型フィルタの構成を示し、式（１），式（２）にその通過帯域ｆc 及びＭＯＳ型トランジスタのドレイン・ソース間抵抗Ｒdsを示す。なお、図13の（Ａ），（Ｂ）において、501 は演算増幅器、502 は容量、503 はＭＯＳ型トランジスタ、504 は制御電圧源であり、また511 は全平衡型演算増幅器、512n，512pは容量、513n，513pはＭＯＳ型トランジスタ、514 は制御電圧源、515 は基準電源である。
ｆc ＝１／（２π×Ｃ×Ｒds） ・・・・・・・（１）
Ｒds＝１／｛μｎ×Ｃox×Ｗ／Ｌ×（Ｖx −Ｖth）｝ ・・・・・・（２）
μｎ：電子の移動度
Ｃox：ＭＯＳ型トランジスタのゲート酸化膜容量
Ｗ：ＭＯＳ型トランジスタのゲート幅
Ｌ：ＭＯＳ型トランジスタのゲート長
Ｖth：ＭＯＳ型トランジスタの閾値電圧
【０００５】
上記式（１），式（２）は、MOSFET-C型フィルタが、ＭＯＳ型トランジスタのドレイン・ソース間に形成され、ゲート・ソース間に加わる電圧Ｖx により制御される抵抗Ｒdsと、容量Ｃにより実現される時定数を有する積分回路であることを示している。上記式（１），式（２）は、ＭＯＳ型トランジスタが、Triode（３極管）領域で動作しているときにのみ成立する。図14はＭＯＳ型トランジスタＶgs−Ｉds特性上にTriode（３極管）領域を示した図であり、図15の（Ａ），（Ｂ）はTriode（３極管）領域の拡大図と、ドレイン・ソース間抵抗の模式図である。
【０００６】
ＭＯＳ型トランジスタのドレイン・ソース間抵抗Ｒdsは、閾値電圧Ｖthの関数であり、この値は周囲温度並びに、ＭＯＳ型トランジスタの製造バラツキにより変るため、ドレイン・ソース間抵抗Ｒdsと容量Ｃの組み合わせで決まるMOSFET-C型フィルタの通過帯域も、周囲温度並びにＭＯＳ型トランジスタの製造バラツキで変化し、その変化は目標設定値に対して±50％以上である。このような特性のため、図13の（Ａ），（Ｂ）に示した従来の構成のフィルタは、高い通過帯域精度が必要なアプリケーションには利用できない。
【０００７】
次に、図16に同様の動作原理に基づく、ＭＯＳ型トランジスタのドレイン・ソース間抵抗を利用した全平衡Tow Thomas型バイカッド型フィルタ〔(1) J. Tow, "Active RC Filters-a State-space Realization," Proc. IEEE, Vol.56 pp1137-1139,1968 （非特許文献１）、(2) L.C. Thomas, "The Biquad: Part I-some Practical Design Consideration," IEEE Trans. Circuits and Syst., vol. CAS-18 , pp 350-357,1971（非特許文献２）、(3) T.C.Thomas, "Biquad: PartII: -A Multipurpose Active Filtering System," IEEE Trans. Circuits and Syst.,Vol.CAS-18 pp. 358-361,1971 （非特許文献３）で開示されている〕の構成を示す。
【０００８】
このフィルタは、図17に示す原理図の各抵抗のうち、反転信号を作り出すために使われるＲr を除いた抵抗Ｒa ，Ｒb ，Ｒc ，Ｒd を、ＭＯＳ型トランジスタＭan，Ｍap，Ｍbn，Ｍbp，Ｍcn，Ｍcp，Ｍdn，Ｍdpのドレイン・ソース間抵抗Ｒdsan，Ｒdsap，Ｒdsbn，Ｒdsbp，Ｒdscn，Ｒdscp，Ｒdsdn，Ｒdsdpに置き換えたもので、通過帯域ｆc 並びにＱファクタが式（３）〜式（11）で表される。なお、図16において、521 ，522 は全平衡型演算増幅器、Ｃan，Ｃap，Ｃbn，Ｃbpは容量、523 は制御電圧源、524 は基準電源である。
ｆc ＝１／（２π×Ｒdsb ×Ｒdsc ×Ｃa ×Ｃb ） ・・・・・・・（３）
Ｑ＝√（Ｃa ／Ｃb ）×｛Ｒdsb2／（Ｒdsc ×Ｒdsｄ）｝・・・・・（４）
Ｒdsx ＝１／｛μｎ×Ｃox×Ｗ／Ｌ×（Ｖx −Ｖth）｝・・・・・・（５）
ｘ：ａ，ｂ，ｃ，ｄ（ｎ，ｐ）
Ｒdsap＝Ｒdsan＝Ｒdsa ・・・・・・・・・・（６）
Ｒdsbp＝Ｒdsbn＝Ｒdsb ・・・・・・・・・・（７）
Ｒdscp＝Ｒdscn＝Ｒdsc ・・・・・・・・・・（８）
Ｒdsdp＝Ｒdsdn＝Ｒdsd ・・・・・・・・・・（９）
Ｃan＝Ｃap＝Ｃa ・・・・・・・・・・・・・（10）
Ｃbp＝Ｃbn＝Ｃb ・・・・・・・・・・・・・（11）
【０００９】
式（１），式（２）と同じく式（３）〜式（11）は、全てのＭＯＳ型トランジスタがTriode（３極管）領域で動作しているときに成立する。式（４）は、バイカッド型フィルタのＱが式（１），式（２）で示した通過帯域とは異なり、容量の比、複数のＭＯＳ型トランジスタのドレイン・ソース間抵抗Ｒdsの比で決まることを示しているが、このフィルタを、Ｑファクタ＞４と高く設定して用いる場合、集積回路で得られる容量、もしくは、複数のＭＯＳ型トランジスタのドレイン・ソース間の抵抗比で決まるバラツキが、信号処理特性に影響を及ぼす。
【００１０】
以上述べてきたように、図13及び図16に示すMOSFET-C型フィルタには、以下に示す制約がある。
(1) 回路内のＭＯＳ型トランジスタが、Triode（３極管）領域で動作していること。
(2) 通過帯域は、周囲温度、ＭＯＳ型トランジスタの製造バラツキにより標準値に対して±50％以上シフトする。
(3) Ｑファクタは、通過帯域に比べトランジスタの製造バラツキ、温度の影響を受けにくいが、Ｑ＞４の設定では、このわずかな値の変動が信号処理に影響する。
【００１１】
次に、従来の自動利得制御回路（ＡＧＣ）について説明する。自動利得制御回路は、広ダイナミックレンジ信号増幅を必要な通信機の受信回路、磁気（又は光）ディスク装置の読み取り回路、符号読み取り装置、発振回路などさまざまな回路で使われる。図18に、特開平６−２０８６４４号公報（特許文献２）に例示されている自動利得制御回路の構成を示す。自動利得制御回路は、利得制御手段551 を含む増幅回路552 と、フィードバック回路553 ，引き算回路554 ，命令信号555 で構成され、その利得Ａは、式（12），式（13）に示すように、利得制御手段551 の内部回路（演算増幅器551a，ＭＯＳ型トランジスタ551b，抵抗551c，551d）できまる。
Ａ＝Ｒ２／Ｒ１×｛１／（１＋Ｒ２／Ｒds）｝・・・・・・・・・・（12）
Ｒds＝１／｛μｎ×Ｃox×Ｗ／Ｌ×（Ｖgs−Ｖth）｝・・・・・・・（13）
μｎ：電子の移動度
Ｃox：ＭＯＳ型トランジスタのゲート酸化膜容量
Ｗ：ＭＯＳ型トランジスタのゲート幅
Ｌ：ＭＯＳ型トランジスタのゲート長
Ｖgs：ＭＯＳ型トランジスタのゲート・ソース間電圧
Ｖth：ＭＯＳ型トランジスタの閾値電圧
【００１２】
自動利得制御回路の出力電圧（安定時）は、増幅手段552 並びに帰還手段553 の利得が十分大きい負帰還ループとなれば、一定となるが、系の利得が式（12），式（13）示すようにＭＯＳ型トランジスタの特性で決まる。例えば、Ｖth（標準値 0.8Ｖ）は製造バラツキで、±0.1 Ｖ以上変化するが、この変化は立ち上がり時間、入力電圧範囲の変動の原因となる。
【００１３】
【発明が解決しようとする課題】
本発明の課題は、集積回路の製造バラツキ、周囲温度の影響を補完することの可能な、ＭＯＳ型トランジスタのドレイン・ソース間を制御可能な等価回路として用いる回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、複数の定電流出力端子を有し、制御端子に加わる電気信号により当該複数の定電流出力端子から出力される電流の比を変更できる制御回路と、前記制御回路の一方の定電流出力端子が一端に接続された抵抗と、前記制御回路の一方の定電流出力端子に接続された反転入力端子と、前記制御回路の他方の定電流出力端子に接続された非反転入力端子と、出力端子とを有する第１の演算増幅器と、ゲートが前記第１の演算増幅器の出力端子に共通に接続されると共に、ソースに同じ電圧が加えられた第１及び第２のＭＯＳ型トランジスタを含み、且つ当該第１のＭＯＳ型トランジスタのドレインは前記第１の演算増幅器の非反転入力端子に、当該第１のＭＯＳ型トランジスタのソースは前記抵抗の他端にそれぞれ接続された複数のＭＯＳ型トランジスタと、を備え、前記第２のＭＯＳ型トランジスタのソースとドレイン間を、前記制御回路の前記制御端子に加えられる前記電気信号により制御可能な等価抵抗として用いる回路を構成するものである。
【００１５】
また請求項２に係る発明は、請求項１に係る回路において、前記第１及び第２のＭＯＳ型トランジスタのソースの間に設けられると共に、第２の演算増幅器を含み、当該ソースに同じ電圧が加わるように当該第２の演算増幅器の出力端子と反転入力端子の間で帰還がかかっている電圧コピー回路を、更に備えるものである。請求項３に係る発明は請求項２に係る回路において、前記第２の演算増幅器の非反転入力端子及び反転入力端子は、それぞれ、前記第１のＭＯＳ型トランジスタのソース、前記第２のＭＯＳ型トランジスタのソースに接続されることを特徴とするものである。請求項４に係る発明は請求項２に係る回路において、前記第２の演算増幅器の出力端子と反転入力端子の間には、当該端子間に帰還をかける容量が配置されることを特徴とするものである。請求項５に係る発明は請求項２に係る回路において、前記第２の演算増幅器は、全平衡型演算増幅器であることを特徴とするものである。請求項６に係る発明は請求項１に係る回路において、前記第１のＭＯＳ型トランジスタは、３極管領域で動作されることを特徴とするものである。
【００１６】
このように構成された回路では、複数のＭＯＳ型トランジスタのゲート・ソース間に同じ電圧が加わる。この電圧は、制御回路の出力電流並びに演算増幅器により、基準となる一方のＭＯＳ型トランジスタのドレイン・ソース間抵抗と、抵抗の抵抗値（Ｒe ）が等しくなるように制御する状態で得られ、この電圧がゲート・ソース間に掛かる他方のＭＯＳ型トランジスタのドレイン・ソース間は、値がＲe ／ｎ（ｎは制御回路で決まる定数) の等価抵抗となる。
【００１７】
【発明の実施形態】
次に、本発明の実施の形態を、図面を参照して説明する。図１の（Ａ），（Ｂ）は、本発明に係るＭＯＳ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路の第１の実施の形態を示すブロック構成図である。本実施の形態に係る回路は、2 つの定電流源12，13を有し、制御端子５に加わる電気信号により、その出力電流比が変わる制御回路10と、演算増幅器７と、基準となる抵抗９と、ゲートが共通に接続された２つのＭＯＳ型トランジスタ６，８で構成されている。
【００１８】
そして、制御回路10の一方の定電流源13を抵抗９と演算増幅器７の反転入力端子に接続し、前記制御回路10の他方の定電流源12を、演算増幅器７の出力端子にゲートが接続された一方のＭＯＳ型トランジスタ６のドレインと演算増幅器７の非反転入力端子に接続し、前記抵抗９の他端及び前記ＭＯＳ型トランジスタ６のソースを基準電圧端子４に接続している。一方、他方のＭＯＳ型トランジスタ８のソースとドレイン間を、図１の（Ａ）に示す実施の形態では、基準電圧端子４に生じる電圧が、入力端子に接続される電圧コピー回路11の出力端子をソースに接続した状態で、等価抵抗として動作させている。また、図１の（Ｂ）に示す変形例では、他方のＭＯＳ型トランジスタ８のソースとドレイン間を、基準電圧端子４をソースに直接接続した状態で、等価抵抗として動作させている。なお、図１の（Ａ），（Ｂ）において、２，３，はＭＯＳ型トランジスタ８のソースとドレイン間の等価抵抗の出力端子を示している。
【００１９】
このとき、制御回路の定電流源12，13からの出力電流Ｉ1 ，Ｉ2 並びに抵抗９の抵抗値Ｒe は、ＭＯＳ型トランジスタ６が三極管（Triode）領域で動作するよう設定するものとする。図１の（Ａ）に示す電圧コピー回路11は、高インピーダンスで且つ出力が入力と等しくなる電圧を得るものであり、例えば、負帰還が掛かった演算増幅器の非反転入力端子と反転入力端子間がこれに相当する。演算増幅器は負帰還を掛けて動作させると、バーチャル・ショートの原理により非反転端子と反転端子の電圧が等しくなり、非反転端子を入力、反転端子を出力とする電圧コピー回路に相当するものとなる。
【００２０】
制御回路10の出力電流Ｉ1 ，Ｉ2 間に式（14）が成立すると（但し、ｎは正の定数）、 Ｉ1 ＝ｎ×Ｉ2 ・・・・・・・・・・・・・・（14）
ＭＯＳ型トランジスタ６のドレイン・ソース間抵抗Ｒds(M2)と抵抗９（Ｒe)の間に、式（15）が成り立つ。
ｎ×Ｉ2 ×Ｒds(M2)＝Ｉ2 ×Ｒe ・・・・・・（15）
式（15）に示すＲdsは、従来例の説明で示した式（２）で表され、式（２）のＶx は本実施の形態に係る回路の場合、演算増幅器７の出力電圧である。演算増幅器７の出力電圧は、もう一つのＭＯＳ型トランジスタ８のゲートにも加えられていて、このＭＯＳ型トランジスタ８のソース端子には電圧コピー回路11を介して、もしくは直接ＭＯＳ型トランジスタ６のソース端子と同じ電圧が掛かるので、ＭＯＳ型トランジスタ８のドレイン・ソース間抵抗Ｒds(M1)は、式（16）となる。
Ｒds(M1)＝Ｉ2 ×Ｒe ／（ｎ×Ｉ2 ）＝Ｒe ／ｎ ・・・・・・・・（16）
【００２１】
したがって、制御端子５に加わる電気信号Ｔc により出力電流Ｉ1 とＩ2 の比、ｎを変えることで、本実施の形態に係る回路は抵抗９と同じ温度特性をもち、抵抗値が制御端子５の電気信号Ｔc により調整できる等価抵抗回路として動作する。この回路は、二つのトランジスタ(M1)８と(M2)６を含む全回路を、同一シリコンチップ上に実現することを前提にしているので、同一シリコンチップ上に作り込んだトランジスタのミスマッチが極めて小さく、式（２）から式（３）を導く際の誤差は小さい。
【００２２】
次に、図２に示す本発明の第２の実施の形態について説明する。この実施の形態は、第１の実施の形態における制御回路10を、複数の出力を有するカレントミラー回路〔ＭＯＳ型トランジスタ(M3)21，(M4)22，(M5)23，(M6)24，(M7)25及び定電流源20〕、カレントミラーの出力をＯＮ／ＯＦＦする複数のスイッチ〔SW(1)26 ，SW(2)27 ，SW(3)28 〕、及び制御端子５に加わる電気信号Ｔc としてのディジタル信号を入力とし前記スイッチを制御する論理回路29で構成するものである。そして、制御回路10の出力に相当する複数の電流出力を、一つは、入力電流を折り返したカレントミラーの出力Ｉ2 ，すなわちトランジスタ(M4)22のドレイン電流とし、他方は、同じように入力電流を折り返した複数のカレントミラーの出力〔ＭＯＳ型トランジスタ(M5)23，(M6)24，(M7)25のドレイン電流〕を、一端が共通接続されているスイッチ〔SW(1)26 ，SW(2)27 ，SW(3)28 〕の他端に接続し、論理回路29の入力である制御端子５に加わるディジタル信号により各スイッチが共通接続された側の端子において加算した電流Ｉ1 とするものである。
【００２３】
ＭＯＳ型トランジスタ(M5)23，(M6)24，(M7)25と(M4)22のゲート幅Ｗ及びゲート長Ｌに式（17），式（18）の関系があったとすると、
M4（Ｌ）＝M5（Ｌ）＝M6（Ｌ）＝M7（Ｌ） ・・・・・・・・・・・（17）
M4（Ｗ）：M5（Ｗ）：M6（Ｗ）：M7（Ｗ）＝１：１：２：４
・・・・・・・・・・・（18）
論理回路29によりスイッチSW(1)26 ，SW(2)27 ，SW(3)28 が切り換わると、制御回路の出力電流Ｉ1 ，Ｉ2 は式（19），（20）となる。但し定電流源20の電流をＩINとする。
Ｉ2 ＝ＩIN ・・・・・・・・・・・・・・・・（19）
Ｉ1 ＝ａ×ＩIN （ａは１〜７の整数） ・・・・・・・・・・・・（20）
【００２４】
次に、図３に示す本発明の第３の実施の形態について説明する。この実施の形態は、第１の実施の形態で説明した回路のうち、図１の（Ｂ）に示した等価抵抗の一端子３，すなわちＭＯＳ型トランジスタ８のソースと、基準電圧端子４を一つにした回路において、抵抗９のみを集積回路外の個別抵抗９ａで構成しているものである。本実施の形態に係る回路の等価抵抗は、第１の実施の形態で説明したように式（16）で表されるが、この構成の場合、一般的に絶対精度が低く且つ温度係数が大きい集積回路内の抵抗ではなく、絶対精度が高く、温度係数が低い個別抵抗９ａを基準とする回路が実現できる。なお、図３において、14は個別抵抗９ａの接続端子である。
【００２５】
次に、図４に示す本発明の第４の実施の形態について説明する。この実施の形態は、図１の（Ａ）に示した第１の実施形態で説明した回路〔等価抵抗端子３と基準電圧端子４間を電圧コピー回路11で同電位とするタイプ〕を用いた積分回路又はフィルタ回路に関するものである。
【００２６】
すなわち、回路１の基準電圧端子４に基準電圧源30及び第２の演算増幅器32の非反転端子を接続し、等価抵抗の一端子であるＭＯＳ型トランジスタ８のソース端子側３に、前記演算増幅器32の反転端子並びに該演算増幅器32の出力端子に他端が接続された容量33の一端を接続して構成している。
【００２７】
このように構成された積分回路又はフィルタ回路においては、第２の演算増幅器32は負帰還状態で動作しているため、バーチャル・ショートの原理により、非反転端子と反転端子が同電位となる。第２の演算増幅器32は、電圧コピー回路11として働くと同時に、この第２の演算増幅器32と回路１の組み合わせ回路は、等価抵抗の端子２を入力端子31とし、前記第２の演算増幅器32の出力端子を出力端子34とし、等価抵抗と容量33の積が時定数となる積分回路もしくはアクティブフィルタ回路を構成している。
【００２８】
次に、図５に示す本発明の第５の実施の形態について説明する。この実施の形態は、図１の（Ａ）に示した第１の実施形態で説明した回路〔等価抵抗端子３と基準電圧端子４間を電圧コピー回路11で同電位とするタイプ〕を用いた高次フィルタ回路に関するものである。
【００２９】
すなわち、この実施例の形態に係る回路は、３つの電流出力12ａ，12ｂ，13を有する制御回路10，2 つの演算増幅器７ａ，７ｂ，抵抗９，4 つのＭＯＳ型トランジスタ６ａ，６ｂ，８ａ，８ｂを備え、基準となる抵抗９を基に、２つの可変等価抵抗ａ，ｂ（関連部品に添え字ａ，ｂを付している）を有し、基準電圧端子４に基準電圧源30及び２つの第２の演算増幅器32ａ，32ｂの非反転端子を接続し、等価抵抗の一端子であるＭＯＳ型トランジスタ８ａ，８ｂのソース端子側３ａ，３ｂに前記演算増幅器32ａ，32ｂの反転端子並びに、それぞれの演算増幅器32ａ，32ｂの出力端子に他端が接続された容量33ａ，33ｂの一端を接続する。また一方の第２の演算増幅器32ａの出力を、可変等価抵抗の一端子であるＭＯＳ型トランジスタ８ｂのドレイン端子35に接続する。したがって、２つの可変等価抵抗と２つの演算増幅器32ａ，32ｂは、交互に直列に接続された態様（直列接続構成）になっている。
【００３０】
このように構成した回路においては、第２の演算増幅器32ａ，32ｂは負帰還状態で動作しているため、バーチャル・ショートの原理により非反転端子と反転端子が同電位となる。この第２の演算増幅器32ａ，32ｂは、電圧コピー回路11として働くと同時に、この２つの演算増幅器32ａ，32ｂと上記構成の回路の組み合わせ回路は、等価抵抗の端子２ａ（直列接続構成の一方の端子）となるＭＯＳ型トランジスタ８ａのドレイン端子を入力端子31とし、他方の第２の演算増幅器32ｂの出力端子（直列接続構成の他方の端子）を出力端子34とし、等価抵抗ａと容量33ａの積と、等価抵抗ｂと容量33ｂの積とが時定数となるアクティブフィルタ回路を構成する。
【００３１】
次に、図６に示す本発明の第６の実施の形態について説明する。この実施の形態は、図１の（Ａ）に示した第１の実施の形態で説明した回路〔等価抵抗端子３と基準電圧端子４間を電圧コピー回路11で同電位とするタイプ〕を用いた全平衡型フィルタ回路に関するものである。
【００３２】
すなわち、この実施例の形態に係る回路には、３つのＭＯＳ型トランジスタ６，８ｐ，８ｎを備え、該３つのＭＯＳ型トランジスタ６，８ｐ，８ｎにより実現する２つの等価可変抵抗ｐ，ｎを有している。そして、基準電圧端子４に基準電圧源30及び全平衡型演算増幅器32ｃのコモンモード端子36を接続し、等価抵抗の一端子であるＭＯＳ型トランジスタ８ｐ，８ｎのソース端子側３ｐ，３ｎを、それぞれ前記全平衡型演算器32ｃの非反転入力端子及び反転入力端子、並びに全平衡型演算増幅器32ｃの負出力端子に他端が接続された容量32ｐの一端及び正出力端子に他端が接続された容量32ｎの一端にそれぞれ接続する。
【００３３】
このように構成した回路においては、全平衡型演算増幅器32ｃのコモンモードフィードバック機能によりコモンモード端子36と非反転入力端子と反転入力端子が同電位となる。全平衡型演算増幅器32ｃは電圧コピー回路11として働くと同時に、この全平衡型演算増幅器32ｃと上記構成の回路の組み合わせ回路は、等価抵抗の端子すなわちＭＯＳ型トランジスタ８ｐ，８ｎのドレイン端子を入力端子31ｐ，31ｎとし、全平衡型演算増幅器32ｃの出力端子を出力端子34ｐ，34ｎとし、等価抵抗ｐ，ｎと容量33ｐ，33ｎの積が時定数となる、全平衡型積分回路もしくは全平衡型アクティブフィルタ回路を構成する。
【００３４】
次に、図７に示す本発明に係る回路を用いた第１の参照例について説明する。この第１の参照例は、図１の（Ｂ）に示した本発明の第１実施の形態、すなわち基準電圧端子４を、等価抵抗として働くＭＯＳ型トランジスタ６のソース端子３に直接接続して構成した回路１を用いたゲインコントロールアンプに関するものである。
【００３５】
すなわち、回路１に対して、抵抗101 及び演算増幅器102 を付加して構成され、回路１の等価抵抗の一端子３となる基準電圧端子４をＧＮＤに、等価抵抗の他の端子２となるＭＯＳ型トランジスタ８のドレインと抵抗101 の一端を演算増幅器102 の反転入力端子に、抵抗101 の他端を演算増幅器102 の出力端子にそれぞれ接続している。そして、演算増幅器102 の非反転入力端子を入力端子とし、演算増幅器102 の出力端子を出力端子とし、回路１の制御端子５に入力される電気信号により回路の利得を制御（調整）するゲインコントロールアンプを構成している。
【００３６】
次に、本参照例に係るゲインコントロールアンプの動作について説明する。回路１の等価抵抗値は、制御端子５に印加される電気信号Ｔc としてのゲイン制御信号により変化する。ゲインコントロールアンプの利得Ｖo ／Ｖinは、回路１の等価抵抗値ＲA と抵抗101 の抵抗値ＲB の比で決まり、回路１の等価抵抗は式（16）で表されるため、式（21）で表される。
Ｖo ／Ｖin＝ＲB ／ＲA ＝ＲB ／（Ｉ2 ／Ｉ1 ・Ｒe ）＝ＲB ／（Ｒe ／ｎ）
・・・・・・・・（21）
【００３７】
式（21）から分かるように、ゲインコントロールアンプの利得は、回路１の制御回路10の制御端子５に加えられる電気信号により変わり、式（21）のｎで制御（調整）される。また式（21）は、ゲインコントロールアンプの利得がＭＯＳ型トランジスタの特性に依存しないことを示している。ここで説明した演算増幅器102 並びに抵抗101 は、回路１と同一チップに集積化できる。
【００３８】
図７では、演算増幅器102 は非反転増幅回路を構成しているが、回路１を、図１の（Ｂ）に示した基準電圧端子４と等価抵抗の端子３すなわちＭＯＳ型トランジスタ８のソースを直接接続するタイプではなく、図１の（Ａ）に示すような両端子を分けるタイプとし、演算増幅器102 の反転入力端子と非反転入力端子間を電圧コピー回路として働かせれば、同様の利得制御（調整）機能をもつ反転増幅回路が構成される。
【００３９】
次に、図８に示す本発明に関連する第２の参照例について説明する。この第２の参照例は、図７に示したゲインコントロールアンプ(GCA) を用いた自動利得制御回路に関するものである。すなわち、図７で示したゲインコントロールアンプ(GCA)103を含む制御装置104 ，制御対象105 ，フィードバック要素106 とで自動利得制御回路を構成している。
【００４０】
この参照例に係る自動利得制御回路では、負帰還をかけて、出力が一定値となるように制御している。また、出力の目標値は、制御装置104 の前段で印加されている。本参照例では、上記制御を行う方法として、回路のゲインを制御する方式、すなわち自動利得制御回路を構成している。この自動利得制御回路で、ゲインを制御するのが、ゲインコントロールアンプ(GCA)103である。
【００４１】
このゲインコントロールアンプ(GCA)103は、第１の参照例で示したものと同じ回路構成である。このため、このゲインコントロールアンプ(GCA)103を使用することで、ＭＯＳ型トランジスタの特性に依存しない自動利得制御回路を実現できる。あらかじめ不揮発メモリにＩＣの絶対バラツキ値を書き込んで、回路動作時に、このデータを読み出して出力が一定となるように制御しているような場合は、本自動利得制御回路を用いることにより、不揮発メモリに書き込むデータ数を削減することができる。以上説明したように、第２の参照例によれば、ＭＯＳ型トランジスタの特性に依存しない自動利得制御回路を構成できる。
【００４２】
次に、図９に示す本発明に関連する第３の参照例について説明する。この第３の参照例は、図８に示した自動利得制御回路における制御対象を共振モーターとしたもので、共振モーター109 と図７に示したゲインコントロールアンプ(GCA)103を用いたモーター駆動回路110 とで構成されている。
【００４３】
共振モーター109 は、図10に示すような矩形枠状の支持体127 の両端に永久磁石121 を配置し、その枠内部には上下端（永久磁石121 が配置されていない側）から弾性部材122 で回動可能に支持される可動板120 が設けられており、この可動板120 の一方の面上には、駆動コイル125 と検出コイル126 を形成して構成されている。そして、この共振モーター109 には検出コイル126 により検出された振れ角に依存した信号に基づき電源を制御して、所望の電流を駆動コイル127 に流すモーター駆動回路110 が設けられている。この方式の共振モーターは、ムービングコイル型モーターと称されており、可動板120 がレーザ光を所定の方向に往復走査する走査ミラーを構成している。なお、図10において、123 は回転軸、129 は信号取り出し口を示している。
【００４４】
また異なる構成の共振モーターとして、図11のような、ムービングマグネット型モーターが知られている。この形式の共振モーターは、一端が固定されているばね130 の他端に、永久磁石131 とレーザ光を走査させるミラー132 が搭載された可動部135 が設けられ、その近傍に可動部135 を駆動させるための駆動コイル133 と、該駆動コイル133 と同じボビンに巻かれている検出コイル134 とが設けられている。更に、検出コイル134 により検出された振れ角に依存した信号に基づき、電源を制御して所望の電流を駆動コイル133 に流すモーター駆動回路110 が設けられている。
【００４５】
図９に示す第３の参照例においては、モーター駆動回路110 と電気的なインターフェイスをもつ、共振モーター109 の駆動コイルと検出コイルのみを示している。次に、モーター駆動回路110 の構成について説明する。モーター駆動回路110 は、共振モーター109 を駆動するための回路であり、本参照例では、共振モーター109 が所定の振れ角となるようにフィードバック制御を行っている。そして、共振モーター109 の検出信号からノイズとなる高周波成分を取り除くＬＰＦ111 と、検出信号の振幅が小さいため適正な振幅まで増幅する増幅回路112 と、ＬＰＦ111 と増幅回路112 により発生した検出信号の位相ずれを、検出コイルの検出信号に同期させるように補正する位相補正回路113 と、検出信号の振幅レベルを検出して駆動電流量を規定する制御信号Ｖcnt を出力する振幅制御回路114 と、制御信号Ｖcnt の電圧レベルに基づき、モーター駆動回路110 のゲインを変化させるゲインコントロールアンプ(GCA)103と、共振モーター109 の駆動コイルに信号ＩDRV を印加する駆動電流印加回路116 とで構成されている。また、ゲインコントロールアンプ(GCA)103は、図７の第１の参照例で示したように回路１と非反転アンプで構成されている。
【００４６】
次に、このように構成された共振モーター駆動回路110 の動作について説明する。まず、共振モーター109 が駆動されて、可動板120 又は可動部135 が十分振れると、検出コイル126 ，134 から検出信号（ sin波形）が得られる。この検出信号は、ＬＰＦ111 を通して外乱等により発生したノイズが取り除かれ、増幅回路112 により処理しやすいレベルまで増幅されて、検出信号Ｖf として生成される。更に、この検出信号Ｖf は、位相補正回路113 によりＬＰＦ111 や増幅回路112 で発生した位相ずれが補正されて、入力信号Ｖinとして生成される。
【００４７】
また、検出信号Ｖf は分岐して振幅制御回路114 にも入力される。この振幅制御回路114 は、ミラーの振れ角に比例した増幅回路112 の出力の振幅が一定になるような制御信号Ｖcnt を出力する。つまり、振れ角が目標値より小さければ、より振れ角が大きくなる制御信号Ｖcnt を生成し、一方目標値より大きければ、より振れ角が小さくなるような制御信号Ｖcnt を生成して出力する。
【００４８】
この入力信号Ｖinと制御信号Ｖcnt が入力されるゲインコントロールアンプ(GCA)103は、制御端子ＴＣに印加する制御信号Ｖcnt により回路１の出力に現れる等価抵抗値を変化させて、ゲインコントロールアンプ(GCA)103のゲインを変化させている。ゲインコントロールアンプ(GCA)103の出力は、駆動電流印加回路116 で駆動電流ＩDRV に変換され、共振モーター109 の駆動コイルに印加される。この駆動電流により共振モーター109 が動作する。この際、振れ角に応じた信号が検出コイルで検出され、ＬＰＦ111 に入力されるようになっている。
【００４９】
このように、フィードバックをかけて、振れ角に応じて、値が変化する制御信号Ｖcnt を検出し、この制御信号Ｖcnt によりゲインコントロールアンプ(GCA)103のゲインを変化させることで、振れ角が所定の値となるように制御している。
【００５０】
この参照例の特徴は、上記共振モーター駆動回路110 のゲインコントロールアンプ(GCA)103に、図７で示す構成のゲインコントロールアンプ(GCA)103を用いていることである。このため、ＭＯＳ型トランジスタの特性に依存しないモーター駆動回路の自動利得制御回路を実現できる。また、あらかじめ不揮発メモリにＩＣの絶対バラツキ値を書き込んで、動作時にこのデータを用いて、出力が一定となるように制御しているような場合は、本参照例に係る回路を用いることにより、不揮発メモリに書き込むデータ数を削減することができる。
【００５１】
以上説明したように、第３の参照例によれば、ＭＯＳ型トランジスタの特性に依存しない共振モーター駆動回路の自動利得制御回路を構成できる。
【００５２】
次に、図12に示す本発明に関連する第４の参照例について説明する。この第４の参照例は、図９に示した共振モーターの自動利得制御回路の変形例に関するもので、共振モーターの駆動コイルへの印加電流を両方向設定可能とした構成のものである。すなわち、この参照例に係る自動利得制御回路は、図９に示した回路の駆動電流印加回路116 が、異なる方式になっているものであり、この駆動電流印加回路116 は、モーター109 の駆動コイルに正、負両方向の電流を流せるように、４つのバイポーラトランジスタと３つの演算増幅器からなるＨブリッジ回路で構成されている。この参照例によれば、第３の参照例と同様、ＭＯＳ型トランジスタの特性に依存しない共振モーター駆動回路を構成できる。
【００５３】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、基準抵抗と同じ温度特性をもち、その絶対値を電気信号により調整（制御）できる回路を実現することができる。そして、この回路は、抵抗出力端子のうち、一方の端子を強制的に低インピーダンスである電源に接続する構成と、演算増幅器のバーチャル・ショートの原理により電圧をコピーする回路と組み合せる構成とすることができる。
【図面の簡単な説明】
【図１】 本発明に係るＭＯＳ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路の第１の実施の形態及びその変形例を示す回路構成図である。
【図２】 本発明に係る第２の実施の形態における制御回路部分の構成を示す回路構成図である。
【図３】 本発明に係る第３の実施の形態を示す回路構成図である。
【図４】 本発明に係る回路を用いて構成した第４の実施の形態の積分回路又はフィルタ回路を示す回路構成図である。
【図５】 本発明に係る回路を用いて構成した第５の実施の形態の高次フィルタ回路を示す回路構成図である。
【図６】 本発明に係る回路を用いて構成した第６の実施の形態の全平衡型フィルタ回路を示す回路構成図である。
【図７】 本発明に係る回路を用いて構成した本発明に関連する第１の参照例のゲインコントロールアンプを示す回路構成図である。
【図８】 図７に示したゲインコントロールアンプを用いて構成した本発明に関連する第２の参照例の自動利得制御回路を示す回路構成図である。
【図９】 図８に示した自動利得制御回路において、制御対象を共振モーターとした第３の参照例の自動利得制御回路を示す回路構成図である。
【図10】 共振モーターの構成例を示す図である。
【図11】 共振モーターの他の構成例を示す図である。
【図12】 図９に示した共振モーターの自動利得制御回路の変形例を第４の参照例として示す回路構成図である。
【図13】 従来のMOSFET-C型フィルタの構成例を示す回路構成図である。
【図14】 ＭＯＳ型トランジスタのＶgs−Ｉds特性上に３極管領域を示す図である。
【図15】 図14に示した３極管領域の拡大図、及びＭＯＳ型トランジスタのドレイン・ソース間抵抗の模式図を示す。
【図16】 従来の全平衡バイカッド型フィルタを示す回路構成図である。
【図17】 バイカッド型フィルタの原理を示す回路構成図である。
【図18】 従来の自動利得制御回路の構成例を示す回路構成図である。
【符号の説明】
１ 回路
２，３ 等価抵抗端子
４ 基準電圧端子
５ 制御端子
６，６ａ，６ｂ，８，８ａ，８ｂ，８ｎ，８ｐ ＭＯＳ型トランジスタ
７，７ａ，７ｂ 演算増幅器
９ 抵抗
９ａ 個別抵抗
10 制御回路
11 電圧コピー回路
12，12ａ，12ｂ，13 定電流源
14 抵抗接続端子
20 定電流源
21，22，23，24，25 ＭＯＳ型トランジスタ
26，27，28 スイッチ
29 論理回路
30 基準電源
31，31ｎ．31ｐ フィルタ入力端子
32，32ａ，32ｂ 第２の演算増幅器
32ｃ 全平衡型演算増幅器
33，33ａ，33ｂ，33ｎ．33ｐ 容量
34，34ｎ．34ｐ フィルタ出力端子
36 コモンモード端子
101 抵抗
102 演算増幅器
103 ＧＣＡ
104 制御装置
105 制御対象
106 フィードバック要素
109 共振モーター
110 モーター駆動回路
111 ＬＰＦ
112 増幅回路
113 位相補正回路
114 振幅制御回路
116 駆動電流印加回路
120 可動板
121 永久磁石
122 弾性部材
123 回転軸
125 駆動コイル
126 検出コイル
127 支持体
129 信号取り出し口
130 ばね
131 永久磁石
132 ミラー
133 駆動コイル
134 検出コイル
135 可動部
Claims (6)
- 複数の定電流出力端子を有し、制御端子に加わる電気信号により当該複数の定電流出力端子から出力される電流の比を変更できる制御回路と、
前記制御回路の一方の定電流出力端子が一端に接続された抵抗と、
前記制御回路の一方の定電流出力端子に接続された反転入力端子と、前記制御回路の他方の定電流出力端子に接続された非反転入力端子と、出力端子とを有する第１の演算増幅器と、
ゲートが前記第１の演算増幅器の出力端子に共通に接続されると共に、ソースに同じ電圧が加えられた第１及び第２のＭＯＳ型トランジスタを含み、且つ当該第１のＭＯＳ型トランジスタのドレインは前記第１の演算増幅器の非反転入力端子に、当該第１のＭＯＳ型トランジスタのソースは前記抵抗の他端にそれぞれ接続された複数のＭＯＳ型トランジスタと、
を備え、前記第２のＭＯＳ型トランジスタのソースとドレイン間を、前記制御回路の前記制御端子に加えられる前記電気信号により制御可能な等価抵抗として用いる回路。 - 前記第１及び第２のＭＯＳ型トランジスタのソースの間に設けられると共に、第２の演算増幅器を含み、当該ソースに同じ電圧が加わるように当該第２の演算増幅器の出力端子と反転入力端子の間で帰還がかかっている電圧コピー回路を、更に備える請求項１に係る回路。
- 前記第２の演算増幅器の非反転入力端子及び反転入力端子は、それぞれ、前記第１のＭＯＳ型トランジスタのソース、前記第２のＭＯＳ型トランジスタのソースに接続されることを特徴とする請求項２に係る回路。
- 前記第２の演算増幅器の出力端子と反転入力端子の間には、当該端子間に帰還をかける容量が配置されることを特徴とする請求項２に係る回路。
- 前記第２の演算増幅器は、全平衡型演算増幅器であることを特徴とする請求項２に係る回路。
- 前記第１のＭＯＳ型トランジスタは、３極管領域で動作されることを特徴とする請求項１に係る回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002298252A JP4245892B2 (ja) | 2001-10-23 | 2002-10-11 | Ｍｏｓ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-324970 | 2001-10-23 | ||
| JP2001324970 | 2001-10-23 | ||
| JP2002298252A JP4245892B2 (ja) | 2001-10-23 | 2002-10-11 | Ｍｏｓ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003204247A JP2003204247A (ja) | 2003-07-18 |
| JP4245892B2 true JP4245892B2 (ja) | 2009-04-02 |
Family
ID=27666392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002298252A Expired - Fee Related JP4245892B2 (ja) | 2001-10-23 | 2002-10-11 | Ｍｏｓ型トランジスタのソースとドレイン間を制御可能な等価抵抗として用いる回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4245892B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4855717B2 (ja) * | 2005-06-02 | 2012-01-18 | アールエフ・チップス・テクノロジー株式会社 | 利得制御回路および利得制御機能を有するアンプ回路 |
| JP4696701B2 (ja) | 2005-06-07 | 2011-06-08 | ソニー株式会社 | 抵抗回路 |
| JP4732032B2 (ja) * | 2005-06-30 | 2011-07-27 | 株式会社ゼネラル リサーチ オブ エレクトロニックス | 可変抵抗回路 |
| US7646236B2 (en) * | 2006-04-07 | 2010-01-12 | Qualcomm Incorporated | Method and apparatus for tuning resistors and capacitors |
| JP4820764B2 (ja) * | 2007-01-19 | 2011-11-24 | パナソニック株式会社 | 利得制御フィルタ装置、利得制御複素フィルタ装置および受信装置 |
| US7589575B2 (en) * | 2007-10-24 | 2009-09-15 | International Business Machines Corporation | Precision integrated phase lock loop circuit loop filter |
| JP2010246287A (ja) | 2009-04-07 | 2010-10-28 | Renesas Electronics Corp | 電流制御回路 |
| JP2010268350A (ja) | 2009-05-18 | 2010-11-25 | Renesas Electronics Corp | 終端抵抗調整回路 |
| JP5500993B2 (ja) * | 2010-01-05 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそれを搭載した無線通信端末 |
| JP6221614B2 (ja) * | 2013-10-17 | 2017-11-01 | 株式会社村田製作所 | Ｍｏｓトランジスタを利用した高抵抗回路 |
| WO2017090117A1 (ja) * | 2015-11-25 | 2017-06-01 | 三菱電機株式会社 | フィルタ装置 |
-
2002
- 2002-10-11 JP JP2002298252A patent/JP4245892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003204247A (ja) | 2003-07-18 |
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| A621 | Written request for application examination |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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