JP3481051B2 - チャージポンプ回路、および、該チャージポンプ回路を有するｐｌｌ回路並びに半導体集積回路 - Google Patents
チャージポンプ回路、および、該チャージポンプ回路を有するｐｌｌ回路並びに半導体集積回路Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/0895—Details of the current generators
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はチャージポンプ回
路、および、該チャージポンプ回路を有するＰＬＬ回路
並びに半導体集積回路に関する。近年、例えば、ファイ
バーチャネルのトランシーバ用ＩＣ（ＭＵＸ：Multiple
xer およびＤＥＭＵＸ：Demultiplexer を有する半導体
集積回路）のクロックリカバリ回路やクロック発生回路
（クロック逓倍回路）におけるＰＬＬ(Phase-Locked Lo
op：位相同期ループ）回路には、位相比較器の誤差信号
をＶＣＯ（Voltage Controled Oscilator:電圧制御発振
器）に伝えるための駆動回路であるチャージポンプ回路
が使用されている。そして、特に、ファイバーチャネル
ＩＣ（ファイバーチャネルのトランシーバ用集積回路）
のクロックリカバリ回路では、広範囲のＶＣＯ入力電圧
においても安定なＰＬＬ動作が可能で、且つ、データレ
ート依存の小さい高速動作に適したチャージポンプ回路
の提供が要望されている。
路、および、該チャージポンプ回路を有するＰＬＬ回路
並びに半導体集積回路に関する。近年、例えば、ファイ
バーチャネルのトランシーバ用ＩＣ（ＭＵＸ：Multiple
xer およびＤＥＭＵＸ：Demultiplexer を有する半導体
集積回路）のクロックリカバリ回路やクロック発生回路
（クロック逓倍回路）におけるＰＬＬ(Phase-Locked Lo
op：位相同期ループ）回路には、位相比較器の誤差信号
をＶＣＯ（Voltage Controled Oscilator:電圧制御発振
器）に伝えるための駆動回路であるチャージポンプ回路
が使用されている。そして、特に、ファイバーチャネル
ＩＣ（ファイバーチャネルのトランシーバ用集積回路）
のクロックリカバリ回路では、広範囲のＶＣＯ入力電圧
においても安定なＰＬＬ動作が可能で、且つ、データレ
ート依存の小さい高速動作に適したチャージポンプ回路
の提供が要望されている。
【０００２】
【従来の技術】従来、ＰＬＬをより高速で動作させよう
とする際、系がロックしている時に位相比較器からの誤
差信号が完全に零となるような回路では不感帯が生じて
高速動作が難しいため、通常は系がロックした状態で等
しい幅のアップ信号ＵＰおよびダウン信号ＤＮを同時
に、或いは、多少ずれて位相比較器から出力する方式が
用いられる。ここで、アップ信号ＵＰおよびダウン信号
ＤＮの差が平均して零であれば、チャージポンプ回路の
出力が低域フィルタを通過したＶＣＯ制御信号は、ＶＣ
Ｏ入力からみた誤差信号は零とみなすことができる。
とする際、系がロックしている時に位相比較器からの誤
差信号が完全に零となるような回路では不感帯が生じて
高速動作が難しいため、通常は系がロックした状態で等
しい幅のアップ信号ＵＰおよびダウン信号ＤＮを同時
に、或いは、多少ずれて位相比較器から出力する方式が
用いられる。ここで、アップ信号ＵＰおよびダウン信号
ＤＮの差が平均して零であれば、チャージポンプ回路の
出力が低域フィルタを通過したＶＣＯ制御信号は、ＶＣ
Ｏ入力からみた誤差信号は零とみなすことができる。
【０００３】図２０は従来のチャージポンプ回路の一例
を模式的に示す図であり、図２１は図２０のチャージポ
ンプ回路における課題を説明するための図である。図２
０に示されるように、従来のチャージポンプ回路（トラ
イステート出力チャージポンプ回路）は、前段の位相比
較器の出力であるアップ信号ＵＰおよびダウン信号ＤＮ
がそれぞれゲートに供給されたトランジスタＴＲ１およ
びＴＲ２を備えて構成されている。チャージポンプ回路
において、後段（ローパスフィルタを介して接続され
る）のＶＣＯの発振周波数（出力信号）を上げたい場合
にはアップ信号ＵＰを出力し、また、ＶＣＯの発振周波
数を下げたい場合にはダウン信号ＤＮを出力してＰＬＬ
回路の周波数をロックするのはいうまでもない。ここ
で、トランジスタＴＲ１およびＴＲ２は、Ｎタイプのエ
ンハンスメント型ＭＥＳＦＥＴ（ショットキー接合型電
界効果トランジスタ）として構成されている。
を模式的に示す図であり、図２１は図２０のチャージポ
ンプ回路における課題を説明するための図である。図２
０に示されるように、従来のチャージポンプ回路（トラ
イステート出力チャージポンプ回路）は、前段の位相比
較器の出力であるアップ信号ＵＰおよびダウン信号ＤＮ
がそれぞれゲートに供給されたトランジスタＴＲ１およ
びＴＲ２を備えて構成されている。チャージポンプ回路
において、後段（ローパスフィルタを介して接続され
る）のＶＣＯの発振周波数（出力信号）を上げたい場合
にはアップ信号ＵＰを出力し、また、ＶＣＯの発振周波
数を下げたい場合にはダウン信号ＤＮを出力してＰＬＬ
回路の周波数をロックするのはいうまでもない。ここ
で、トランジスタＴＲ１およびＴＲ２は、Ｎタイプのエ
ンハンスメント型ＭＥＳＦＥＴ（ショットキー接合型電
界効果トランジスタ）として構成されている。
【０００４】チャージポンプ回路の出力信号は、低域フ
ィルタ（ローパスフィルタ）２を介してＶＣＯ（電圧制
御発振器）の入力端子へ供給される。ここで、図２０か
ら明らかなように、アップ信号ＵＰが入力すると出力は
高レベルＨ（ＶＤＤ）となり、また、ダウン信号ＤＮが
入力すると出力は低レベルＬ（ＶＳＳ）となり、そし
て、無信号時（アップ信号ＵＰおよびダウン信号ＤＮが
入力しない時）において、出力はハイインピーダンス状
態（High Z状態）Ｚとなる。
ィルタ（ローパスフィルタ）２を介してＶＣＯ（電圧制
御発振器）の入力端子へ供給される。ここで、図２０か
ら明らかなように、アップ信号ＵＰが入力すると出力は
高レベルＨ（ＶＤＤ）となり、また、ダウン信号ＤＮが
入力すると出力は低レベルＬ（ＶＳＳ）となり、そし
て、無信号時（アップ信号ＵＰおよびダウン信号ＤＮが
入力しない時）において、出力はハイインピーダンス状
態（High Z状態）Ｚとなる。
【０００５】
【発明が解決しようとする課題】上述したように、図２
０に示すような一般的なチャージポンプ回路では、該チ
ャージポンプ回路の出力振幅はほぼＶＤＤ〜ＶＳＳとな
り、ロック状態のＶＣＯ入力電圧をＶＣＯin (ＶＣＯの
入力電圧−周波数特性で決まりサンプル間のばらつきが
ある）とすると、 アップ信号ＵＰの振幅： Ｖｕｐ ＝ ＶＤＤ−ＶＣＯ
in ダウン信号ＤＮの振幅： Ｖｄｎ ＝ −（ＶＣＯin−
ＶＳＳ） となり、ＶＣＯinが（ＶＤＤ−ＶＳＳ）／２以外では、
アップ信号の振幅Ｖｕｐとダウン信号の振幅Ｖｄｎが非
対称になる。
０に示すような一般的なチャージポンプ回路では、該チ
ャージポンプ回路の出力振幅はほぼＶＤＤ〜ＶＳＳとな
り、ロック状態のＶＣＯ入力電圧をＶＣＯin (ＶＣＯの
入力電圧−周波数特性で決まりサンプル間のばらつきが
ある）とすると、 アップ信号ＵＰの振幅： Ｖｕｐ ＝ ＶＤＤ−ＶＣＯ
in ダウン信号ＤＮの振幅： Ｖｄｎ ＝ −（ＶＣＯin−
ＶＳＳ） となり、ＶＣＯinが（ＶＤＤ−ＶＳＳ）／２以外では、
アップ信号の振幅Ｖｕｐとダウン信号の振幅Ｖｄｎが非
対称になる。
【０００６】図２１に示されるように、アップ信号の振
幅Ｖｕｐとダウン信号の振幅Ｖｄｎが非対称な場合は、
位相比較器からのアップ信号ＵＰおよびダウン信号ＤＮ
の幅が等しい状態ではチャージポンプ出力の平均電圧が
ＶＣＯinと一致しないため、この状態では系はロック状
態とはならない。すなわち、系がロックできるのは、ア
ップ信号ＵＰによる面積とダウン信号ＤＮによる面積と
を等しくすることが必要となり、アップ信号の振幅Ｖｕ
ｐとダウン信号の振幅Ｖｄｎの非対称性を補うだけの位
相差（アップ信号ＵＰおよびダウン信号ＤＮが出力され
る時間差）が必要となり、その結果、ロック状態におい
て偏差（位相のオフセット成分）を生じることになる。
幅Ｖｕｐとダウン信号の振幅Ｖｄｎが非対称な場合は、
位相比較器からのアップ信号ＵＰおよびダウン信号ＤＮ
の幅が等しい状態ではチャージポンプ出力の平均電圧が
ＶＣＯinと一致しないため、この状態では系はロック状
態とはならない。すなわち、系がロックできるのは、ア
ップ信号ＵＰによる面積とダウン信号ＤＮによる面積と
を等しくすることが必要となり、アップ信号の振幅Ｖｕ
ｐとダウン信号の振幅Ｖｄｎの非対称性を補うだけの位
相差（アップ信号ＵＰおよびダウン信号ＤＮが出力され
る時間差）が必要となり、その結果、ロック状態におい
て偏差（位相のオフセット成分）を生じることになる。
【０００７】特に、ファイバーチャネルＩＣのクロック
リカバリ回路におけるＰＬＬ回路では、データ信号の位
相とＰＬＬ回路から出力されるクロック信号の位相関係
が重要となるため、上述の偏差をいかにして小さくする
か（温度変動、サンプル間特性変動を抑える）が課題と
なっている。ところで、ファイバーチャネルＩＣのクロ
ックリカバリ回路におけるＰＬＬ回路では、上述したロ
ック状態の偏差を生じる他の原因として、データレート
依存が考えられる。従って、データレートにより偏差が
異なるということは、クロック波形にジッターを生じさ
せ位相マージンを減少させることになるため、データレ
ート依存は極力小さくする必要がある。
リカバリ回路におけるＰＬＬ回路では、データ信号の位
相とＰＬＬ回路から出力されるクロック信号の位相関係
が重要となるため、上述の偏差をいかにして小さくする
か（温度変動、サンプル間特性変動を抑える）が課題と
なっている。ところで、ファイバーチャネルＩＣのクロ
ックリカバリ回路におけるＰＬＬ回路では、上述したロ
ック状態の偏差を生じる他の原因として、データレート
依存が考えられる。従って、データレートにより偏差が
異なるということは、クロック波形にジッターを生じさ
せ位相マージンを減少させることになるため、データレ
ート依存は極力小さくする必要がある。
【０００８】図２２は半導体集積回路（ファイバーチャ
ネルＩＣ）のクロックリカバリ回路に適用される位相比
較器の一例を示す図であり、図２３は図２２に示す位相
比較器の出力が供給される従来のチャージポンプ回路に
おける課題を説明するための図である。図２２に示され
るように、ファイバーチャネルＩＣのクロックリカバリ
回路に適用される位相比較器３は、データ信号Ｄin（例
えば、１Ｇｂ／ｓ）およびクロック信号（例えば、１Ｇ
Ｈｚ）が供給されたフリップ・フロップ３１，３２、エ
クスクルーシブ・オアゲート３３，３４、および、イン
バータ３５を備えて構成されている。ここで、インバー
タ３５は、クロック信号ＣＬＫを反転してフリップ・フ
ロップ３２に供給するためのものである。この図２２に
示す位相比較器において、アップ信号ＵＰの幅は、デー
タ信号Ｄinの変化点から次のクロック信号ＣＬＫの立ち
上がり時点までとして規定され、また、ダウン信号ＤＮ
の幅は、データ信号Ｄinの変化後のクロック信号ＣＬＫ
の立ち上がり時点から次のクロック信号ＣＬＫの立ち下
がり時点までとして規定されている。
ネルＩＣ）のクロックリカバリ回路に適用される位相比
較器の一例を示す図であり、図２３は図２２に示す位相
比較器の出力が供給される従来のチャージポンプ回路に
おける課題を説明するための図である。図２２に示され
るように、ファイバーチャネルＩＣのクロックリカバリ
回路に適用される位相比較器３は、データ信号Ｄin（例
えば、１Ｇｂ／ｓ）およびクロック信号（例えば、１Ｇ
Ｈｚ）が供給されたフリップ・フロップ３１，３２、エ
クスクルーシブ・オアゲート３３，３４、および、イン
バータ３５を備えて構成されている。ここで、インバー
タ３５は、クロック信号ＣＬＫを反転してフリップ・フ
ロップ３２に供給するためのものである。この図２２に
示す位相比較器において、アップ信号ＵＰの幅は、デー
タ信号Ｄinの変化点から次のクロック信号ＣＬＫの立ち
上がり時点までとして規定され、また、ダウン信号ＤＮ
の幅は、データ信号Ｄinの変化後のクロック信号ＣＬＫ
の立ち上がり時点から次のクロック信号ＣＬＫの立ち下
がり時点までとして規定されている。
【０００９】図２３に示されるように、クロックサイク
ルの各周期で反転する場合、チャージポンプ出力（Ｖou
t)はクロック信号ＣＬＫの周波数と同じ周波数で動作し
全ての立ち上がりエッジおよび立ち下がりエッジがチャ
ージポンプ出力段のドライバートランジスタにより駆動
されるため、急峻な立ち上がりおよび立ち下がり波形が
得られる。
ルの各周期で反転する場合、チャージポンプ出力（Ｖou
t)はクロック信号ＣＬＫの周波数と同じ周波数で動作し
全ての立ち上がりエッジおよび立ち下がりエッジがチャ
ージポンプ出力段のドライバートランジスタにより駆動
されるため、急峻な立ち上がりおよび立ち下がり波形が
得られる。
【００１０】これに対して、データ変化が緩慢な場合、
例えば、図２３におけるＴ０のタイミングでは、アップ
信号ＵＰが低レベルＬになった後、ダウン信号ＤＮも低
レベルＬとなるために、図２０のチャージポンプ回路に
おけるトランジスタＴＲ１およびＴＲ２が共にオフとな
って、出力がハイインピーダンス状態となる。すなわ
ち、データ変化が緩慢な場合、ダウン信号ＤＮが立ち下
がると、チャージポンプの出力がハイインピーダンスと
なるため、チャージポンプ出力（チャージポンプの出力
電圧）の立ち上りはなだらかになりダウン信号ＤＮによ
るチャージポンプ出力の面積が大きくなる。そのため、
ＰＬＬ回路において、周波数をロックするためにはアッ
プ信号ＵＰが強くなければならないが、アップ信号が強
いということはクロック信号がデータに比べて遅れてい
る結果生じるものなので、データ変化が緩慢だとデータ
変化が頻繁な場合に比べクロックの位相が遅れることに
なる。その結果として、位相マージンの減少や、データ
レート依存によるクロック出力のジッター増大といった
好ましくない事態を生じることになる。
例えば、図２３におけるＴ０のタイミングでは、アップ
信号ＵＰが低レベルＬになった後、ダウン信号ＤＮも低
レベルＬとなるために、図２０のチャージポンプ回路に
おけるトランジスタＴＲ１およびＴＲ２が共にオフとな
って、出力がハイインピーダンス状態となる。すなわ
ち、データ変化が緩慢な場合、ダウン信号ＤＮが立ち下
がると、チャージポンプの出力がハイインピーダンスと
なるため、チャージポンプ出力（チャージポンプの出力
電圧）の立ち上りはなだらかになりダウン信号ＤＮによ
るチャージポンプ出力の面積が大きくなる。そのため、
ＰＬＬ回路において、周波数をロックするためにはアッ
プ信号ＵＰが強くなければならないが、アップ信号が強
いということはクロック信号がデータに比べて遅れてい
る結果生じるものなので、データ変化が緩慢だとデータ
変化が頻繁な場合に比べクロックの位相が遅れることに
なる。その結果として、位相マージンの減少や、データ
レート依存によるクロック出力のジッター増大といった
好ましくない事態を生じることになる。
【００１１】以上述べたように、例えば、図２０に示す
ような一般的なチャージポンプ回路を用いてＰＬＬ回路
を構成した場合には、ロック状態におけるＶＣＯ制御電
圧の大小により制御系の偏差が変動し、また、ファイバ
ーチャネルＩＣのクロックリカバリ回路においてはデー
タレート依存性により偏差が大きくなり位相の余裕が小
さくなったり、ジッターが増大するといった解決すべき
課題がある。
ような一般的なチャージポンプ回路を用いてＰＬＬ回路
を構成した場合には、ロック状態におけるＶＣＯ制御電
圧の大小により制御系の偏差が変動し、また、ファイバ
ーチャネルＩＣのクロックリカバリ回路においてはデー
タレート依存性により偏差が大きくなり位相の余裕が小
さくなったり、ジッターが増大するといった解決すべき
課題がある。
【００１２】本発明はこのような問題点を改善すること
により、広範囲のＶＣＯ入力電圧においても安定なＰＬ
Ｌ動作を可能とし、且つ、データレート依存の小さい高
速動作に適したチャージポンプ回路、および、該チャー
ジポンプ回路を有するＰＬＬ回路並びに半導体集積回路
の提供を目的とする。
により、広範囲のＶＣＯ入力電圧においても安定なＰＬ
Ｌ動作を可能とし、且つ、データレート依存の小さい高
速動作に適したチャージポンプ回路、および、該チャー
ジポンプ回路を有するＰＬＬ回路並びに半導体集積回路
の提供を目的とする。
【００１３】
【課題を解決するための手段】本発明の第１の形態によ
れば、第１の電源手段に接続され、第１の制御信号が制
御電極に供給された第１のトランジスタと、第２の電源
手段に接続され、第２の制御信号が制御電極に供給され
た第２のトランジスタと、前記第１のトランジスタおよ
び前記第２のトランジスタの間に直列に接続された第３
のトランジスタおよび電流源と、前記第３のトランジス
タおよび前記電流源の接続ノードから取り出される信号
を低域フィルタを介して入力信号として受け取り、該入
力信号のレベルに応じた制御電圧を発生して前記第３の
トランジスタの制御電極に印加する制御電圧発生回路と
を具備し、前記第１および第２のトランジスタをエンハ
ンスメント型トランジスタで構成し、前記第３のトラン
ジスタおよび前記電流源をデプレッション型トランジス
タで構成し、前記第１，第２，第３，および，電流源を
構成するトランジスタを金属ゲート型またはシリコンゲ
ート型電界効果トランジスタにより構成し、前記第３の
トランジスタの制御電極と前記接続ノードとの間に少な
くとも１つのダイオードを設けたことを特徴とするチャ
ージポンプ回路が提供される。本発明の第２の形態によ
れば、第１の電源手段に接続され、第１の制御信号が制
御電極に供給された第１のトランジスタと、第２の電源
手段に接続され、第２の制御信号が制御電極に供給され
た第２のトランジスタと、前記第１のトランジスタおよ
び前記第２のトランジスタの間に直列に接続された第３
のトランジスタおよび電流源と、前記第３のトランジス
タおよび前記電流源の接続ノードから取り出される信号
を低域フィルタを介して入力信号として受け取り、該入
力信号のレベルに応じた制御電圧を発生して前記第３の
トランジスタの制御電極に印加する制御電圧発生回路と
を具備し、前記制御電圧発生回路を、縦続接続された２
段のレベルシフト回路と、該１段目および２段目のレベ
ルシフト回路におけるレベルシフト電圧の温度特性を独
立に設定するための異なる温度係数を有する２つのバイ
アス発生回路とを備えて構成したことを特徴とするチャ
ージポンプ回路が提供される。
れば、第１の電源手段に接続され、第１の制御信号が制
御電極に供給された第１のトランジスタと、第２の電源
手段に接続され、第２の制御信号が制御電極に供給され
た第２のトランジスタと、前記第１のトランジスタおよ
び前記第２のトランジスタの間に直列に接続された第３
のトランジスタおよび電流源と、前記第３のトランジス
タおよび前記電流源の接続ノードから取り出される信号
を低域フィルタを介して入力信号として受け取り、該入
力信号のレベルに応じた制御電圧を発生して前記第３の
トランジスタの制御電極に印加する制御電圧発生回路と
を具備し、前記第１および第２のトランジスタをエンハ
ンスメント型トランジスタで構成し、前記第３のトラン
ジスタおよび前記電流源をデプレッション型トランジス
タで構成し、前記第１，第２，第３，および，電流源を
構成するトランジスタを金属ゲート型またはシリコンゲ
ート型電界効果トランジスタにより構成し、前記第３の
トランジスタの制御電極と前記接続ノードとの間に少な
くとも１つのダイオードを設けたことを特徴とするチャ
ージポンプ回路が提供される。本発明の第２の形態によ
れば、第１の電源手段に接続され、第１の制御信号が制
御電極に供給された第１のトランジスタと、第２の電源
手段に接続され、第２の制御信号が制御電極に供給され
た第２のトランジスタと、前記第１のトランジスタおよ
び前記第２のトランジスタの間に直列に接続された第３
のトランジスタおよび電流源と、前記第３のトランジス
タおよび前記電流源の接続ノードから取り出される信号
を低域フィルタを介して入力信号として受け取り、該入
力信号のレベルに応じた制御電圧を発生して前記第３の
トランジスタの制御電極に印加する制御電圧発生回路と
を具備し、前記制御電圧発生回路を、縦続接続された２
段のレベルシフト回路と、該１段目および２段目のレベ
ルシフト回路におけるレベルシフト電圧の温度特性を独
立に設定するための異なる温度係数を有する２つのバイ
アス発生回路とを備えて構成したことを特徴とするチャ
ージポンプ回路が提供される。
【００１４】本発明の第３の形態によれば、基準信号と
出力信号との位相比較を行う位相比較器と、該位相比較
器からの第１および第２の制御信号を受け取り対応する
信号を出力するチャージポンプ回路と、該チャージポン
プ回路の出力信号を低域フィルタを介して受け取り該出
力信号の電圧に応じた周波数の信号を発生する電圧制御
発振器とを具備するＰＬＬ回路であって、前記チャージ
ポンプ回路は、第１の電源手段に接続され、第１の制御
信号が制御電極に供給された第１のトランジスタと、第
２の電源手段に接続され、第２の制御信号が制御電極に
供給された第２のトランジスタと、前記第１のトランジ
スタおよび前記第２のトランジスタの間に直列に接続さ
れた第３のトランジスタおよび電流源と、前記第３のト
ランジスタおよび前記電流源の接続ノードから取り出さ
れる信号を低域フィルタを介して入力信号として受け取
り、該入力信号のレベルに応じた制御電圧を発生して前
記第３のトランジスタの制御電極に印加する制御電圧発
生回路とを具備し、前記第１および第２のトランジスタ
をエンハンスメント型トランジスタで構成し、前記第３
のトランジスタおよび前記電流源をデプレッション型ト
ランジスタで構成し、前記第１，第２，第３，および，
電流源を構成するトランジスタを金属ゲート型またはシ
リコンゲート型電界効果トランジスタにより構成し、前
記第３のトランジスタの制御電極と前記接続ノードとの
間に少なくとも１つのダイオードを設けたことを特徴と
するＰＬＬ回路が提供される。本発明の第４の形態によ
れば、基準信号と出力信号との位相比較を行う位相比較
器と、該位相比較器からの第１および第２の制御信号を
受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介して受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路であ
って、前記チャージポンプ回路は、第１の電源手段に接
続され、前記第１の制御信号が制御電極に供給された第
１のトランジスタと、第２の電源手段に接続され、前記
第２の制御信号が制御電極に供給された第２のトランジ
スタと、前記第１のトランジスタおよび前記第２のトラ
ンジスタの間に直列に接続された第３のトランジスタお
よび電流源と、前記第３のトランジスタおよび前記電流
源の接続ノードから取り出される信号を低域フィルタ を
介して入力信号として受け取り、該入力信号のレベルに
応じた制御電圧を発生して前記第３のトランジスタの制
御電極に印加する制御電圧発生回路とを具備し、前記制
御電圧発生回路を、縦続接続された２段のレベルシフト
回路と、該１段目および２段目のレベルシフト回路にお
けるレベルシフト電圧の温度特性を独立に設定するため
の異なる温度係数を有する２つのバイアス発生回路とを
備えて構成したことを特徴とするＰＬＬ回路が提供され
る。 本発明の第５の形態によれば、基準信号と出力信号
との位相比較を行う位相比較器と、該位相比較器からの
第１および第２の制御信号を受け取り対応する信号を出
力するチャージポンプ回路と、該チャージポンプ回路の
出力信号を低域フィルタを介して受け取り該出力信号の
電圧に応じた周波数の信号を発生する電圧制御発振器と
を具備するＰＬＬ回路であって、前記チャージポンプ回
路は、第１の電源手段に接続され、前記第１の制御信号
が制御電極に供給された第１のトランジスタと、第２の
電源手段に接続され、前記第２の制御信号が制御電極に
供給された第２のトランジスタと、前記第１のトランジ
スタおよび前記第２のトランジスタの間に直列に接続さ
れた第３のトランジスタおよび電流源と、前記第３のト
ランジスタおよび前記電流源の接続ノードから取り出さ
れる信号を低域フィルタを介して入力信号として受け取
り、該入力信号のレベルに応じた制御電圧を発生して前
記第３のトランジスタの制御電極に印加する制御電圧発
生回路と、前記第１のトランジスタの制御電極に供給さ
れる前記第１の制御信号を制御するクランプ回路とを具
備し、該クランプ回路は、前記制御電圧発生回路の入力
信号を受け取り、該入力信号の変動に関わらず前記第１
の制御信号の振幅をクランプし、且つ、該クランプ回路
はインバータを備え、該インバータに印加される前記第
２の電源手段の電位を前記制御電圧発生回路の入力信号
に応じて変化させるようにしたことを特徴とするＰＬＬ
回路が提供される。 本発明の第６の形態によれば、基準
信号と出力信号との位相比較を行う位相比較器と、該位
相比較器からの第１および第２の制御信号を受け取り対
応する信号を出力するチャージポンプ回路と、該チャー
ジポンプ回路の出力信号を低域フィルタを介して受け取
り該出力信号の電圧に応じた周波数の信号を発生する電
圧制御発振器とを具備するＰＬＬ回路であって、前記チ
ャージポンプ回路は、第１の 電源手段に接続され、前記
第１の制御信号が制御電極に供給された第１のトランジ
スタと、第２の電源手段に接続され、前記第２の制御信
号が制御電極に供給された第２のトランジスタと、前記
第１のトランジスタおよび前記第２のトランジスタの間
に直列に接続された第３のトランジスタおよび電流源
と、前記第３のトランジスタおよび前記電流源の接続ノ
ードから取り出される信号を低域フィルタを介して入力
信号として受け取り、該入力信号のレベルに応じた制御
電圧を発生して前記第３のトランジスタの制御電極に印
加する制御電圧発生回路と、前記第１および第２のトラ
ンジスタの前段に設けられ、前記第１および第２の制御
信号のエッジを強調する制御信号処理回路とを具備する
ことを特徴とするＰＬＬ回路が提供される。
出力信号との位相比較を行う位相比較器と、該位相比較
器からの第１および第２の制御信号を受け取り対応する
信号を出力するチャージポンプ回路と、該チャージポン
プ回路の出力信号を低域フィルタを介して受け取り該出
力信号の電圧に応じた周波数の信号を発生する電圧制御
発振器とを具備するＰＬＬ回路であって、前記チャージ
ポンプ回路は、第１の電源手段に接続され、第１の制御
信号が制御電極に供給された第１のトランジスタと、第
２の電源手段に接続され、第２の制御信号が制御電極に
供給された第２のトランジスタと、前記第１のトランジ
スタおよび前記第２のトランジスタの間に直列に接続さ
れた第３のトランジスタおよび電流源と、前記第３のト
ランジスタおよび前記電流源の接続ノードから取り出さ
れる信号を低域フィルタを介して入力信号として受け取
り、該入力信号のレベルに応じた制御電圧を発生して前
記第３のトランジスタの制御電極に印加する制御電圧発
生回路とを具備し、前記第１および第２のトランジスタ
をエンハンスメント型トランジスタで構成し、前記第３
のトランジスタおよび前記電流源をデプレッション型ト
ランジスタで構成し、前記第１，第２，第３，および，
電流源を構成するトランジスタを金属ゲート型またはシ
リコンゲート型電界効果トランジスタにより構成し、前
記第３のトランジスタの制御電極と前記接続ノードとの
間に少なくとも１つのダイオードを設けたことを特徴と
するＰＬＬ回路が提供される。本発明の第４の形態によ
れば、基準信号と出力信号との位相比較を行う位相比較
器と、該位相比較器からの第１および第２の制御信号を
受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介して受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路であ
って、前記チャージポンプ回路は、第１の電源手段に接
続され、前記第１の制御信号が制御電極に供給された第
１のトランジスタと、第２の電源手段に接続され、前記
第２の制御信号が制御電極に供給された第２のトランジ
スタと、前記第１のトランジスタおよび前記第２のトラ
ンジスタの間に直列に接続された第３のトランジスタお
よび電流源と、前記第３のトランジスタおよび前記電流
源の接続ノードから取り出される信号を低域フィルタ を
介して入力信号として受け取り、該入力信号のレベルに
応じた制御電圧を発生して前記第３のトランジスタの制
御電極に印加する制御電圧発生回路とを具備し、前記制
御電圧発生回路を、縦続接続された２段のレベルシフト
回路と、該１段目および２段目のレベルシフト回路にお
けるレベルシフト電圧の温度特性を独立に設定するため
の異なる温度係数を有する２つのバイアス発生回路とを
備えて構成したことを特徴とするＰＬＬ回路が提供され
る。 本発明の第５の形態によれば、基準信号と出力信号
との位相比較を行う位相比較器と、該位相比較器からの
第１および第２の制御信号を受け取り対応する信号を出
力するチャージポンプ回路と、該チャージポンプ回路の
出力信号を低域フィルタを介して受け取り該出力信号の
電圧に応じた周波数の信号を発生する電圧制御発振器と
を具備するＰＬＬ回路であって、前記チャージポンプ回
路は、第１の電源手段に接続され、前記第１の制御信号
が制御電極に供給された第１のトランジスタと、第２の
電源手段に接続され、前記第２の制御信号が制御電極に
供給された第２のトランジスタと、前記第１のトランジ
スタおよび前記第２のトランジスタの間に直列に接続さ
れた第３のトランジスタおよび電流源と、前記第３のト
ランジスタおよび前記電流源の接続ノードから取り出さ
れる信号を低域フィルタを介して入力信号として受け取
り、該入力信号のレベルに応じた制御電圧を発生して前
記第３のトランジスタの制御電極に印加する制御電圧発
生回路と、前記第１のトランジスタの制御電極に供給さ
れる前記第１の制御信号を制御するクランプ回路とを具
備し、該クランプ回路は、前記制御電圧発生回路の入力
信号を受け取り、該入力信号の変動に関わらず前記第１
の制御信号の振幅をクランプし、且つ、該クランプ回路
はインバータを備え、該インバータに印加される前記第
２の電源手段の電位を前記制御電圧発生回路の入力信号
に応じて変化させるようにしたことを特徴とするＰＬＬ
回路が提供される。 本発明の第６の形態によれば、基準
信号と出力信号との位相比較を行う位相比較器と、該位
相比較器からの第１および第２の制御信号を受け取り対
応する信号を出力するチャージポンプ回路と、該チャー
ジポンプ回路の出力信号を低域フィルタを介して受け取
り該出力信号の電圧に応じた周波数の信号を発生する電
圧制御発振器とを具備するＰＬＬ回路であって、前記チ
ャージポンプ回路は、第１の 電源手段に接続され、前記
第１の制御信号が制御電極に供給された第１のトランジ
スタと、第２の電源手段に接続され、前記第２の制御信
号が制御電極に供給された第２のトランジスタと、前記
第１のトランジスタおよび前記第２のトランジスタの間
に直列に接続された第３のトランジスタおよび電流源
と、前記第３のトランジスタおよび前記電流源の接続ノ
ードから取り出される信号を低域フィルタを介して入力
信号として受け取り、該入力信号のレベルに応じた制御
電圧を発生して前記第３のトランジスタの制御電極に印
加する制御電圧発生回路と、前記第１および第２のトラ
ンジスタの前段に設けられ、前記第１および第２の制御
信号のエッジを強調する制御信号処理回路とを具備する
ことを特徴とするＰＬＬ回路が提供される。
【００１５】本発明の第７の形態によれば、低速の複数
ビットのパラレルデータを多重化して高速のシリアルデ
ータを出力する多重化回路と、基準クロック信号を受け
取って該多重化回路にクロック信号を供給するクロック
発生回路と、高速のシリアルデータを分離して低速の複
数ビットのパラレルデータを出力する多重分離回路と、
該高速のシリアルデータを受け取って該多重分離回路に
所定のクロック信号を供給するクロックリカバリ回路と
を具備する半導体集積回路であって、前記クロックリカ
バリ回路は、基準信号と出力信号との位相比較を行う位
相比較器と、該位相比較器からの第１および第２の制御
信号を受け取り対応する信号を出力するチャージポンプ
回路と、該チャージポンプ回路の出力信号を低域フィル
タを介して受け取り該出力信号の電圧に応じた周波数の
信号を発生する電圧制御発振器とを具備するＰＬＬ回路
であって、前記チャージポンプ回路は、第１の電源手段
に接続され、第１の制御信号が制御電極に供給された第
１のトランジスタと、第２の電源手段に接続され、第２
の制御信号が制御電極に供給された第２のトランジスタ
と、前記第１のトランジスタおよび前記第２のトランジ
スタの間に直列に接続された第３のトランジスタおよび
電流源と、前記第３のトランジスタおよび前記電流源の
接続ノードから取り出される信号を低域フィルタを介し
て入力信号として受け取り、該入力信号のレベルに応じ
た制御電圧を発生して前記第３のトランジスタの制御電
極に印加する制御電圧発生回路とを具備し、前記第１お
よび第２のトランジスタをエンハンスメント型トランジ
スタで構成し、前記第３のトランジスタおよび前記電流
源をデプレッション型トランジスタで構成し、前記第
１，第２，第３，および，電流源を構成するトランジス
タを金属ゲート型またはシリコンゲート型電界効果トラ
ンジスタにより構成し、前記第３のトランジスタの制御
電極と前記接続ノードとの間に少なくとも１つのダイオ
ードを設けたことを特徴とする半導体集積回路が提供さ
れる。本発明の第８の形態によれば、低速の複数ビット
のパラレルデータを多重化して高速のシリアルデータを
出力する多重化回路と、基準クロック信号を受け取って
該多重化回路にクロック信号を供給するクロック発生回
路と、高速のシリアルデータを分離して低速の複数ビッ
トのパラレルデータを出力する多重分離回路と 、該高速
のシリアルデータを受け取って該多重分離回路に所定の
クロック信号を供給するクロックリカバリ回路とを具備
する半導体集積回路であって、前記クロックリカバリ回
路は、基準信号と出力信号との位相比較を行う位相比較
器と、該位相比較器からの第１および第２の制御信号を
受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介して受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路を備
え、前記チャージポンプ回路は、第１の電源手段に接続
され、前記第１の制御信号が制御電極に供給された第１
のトランジスタと、第２の電源手段に接続され、前記第
２の制御信号が制御電極に供給された第２のトランジス
タと、前記第１のトランジスタおよび前記第２のトラン
ジスタの間に直列に接続された第３のトランジスタおよ
び電流源と、前記第３のトランジスタおよび前記電流源
の接続ノードから取り出される信号を低域フィルタを介
して入力信号として受け取り、該入力信号のレベルに応
じた制御電圧を発生して前記第３のトランジスタの制御
電極に印加する制御電圧発生回路とを具備し、前記第１
および第２のトランジスタをエンハンスメント型トラン
ジスタで構成し、前記第３のトランジスタおよび前記電
流源をデプレッション型トランジスタで構成し、前記第
１，第２，第３，および，電流源を構成するトランジス
タを金属ゲート型またはシリコンゲート型電界効果トラ
ンジスタにより構成し、前記第３のトランジスタの制御
電極と前記接続ノードとの間に少なくとも１つのダイオ
ードを設けたことを特徴とする半導体集積回路が提供さ
れる。 本発明の第９の形態によれば、低速の複数ビット
のパラレルデータを多重化して高速のシリアルデータを
出力する多重化回路と、基準クロック信号を受け取って
該多重化回路にクロック信号を供給するクロック発生回
路と、高速のシリアルデータを分離して低速の複数ビッ
トのパラレルデータを出力する多重分離回路と、該高速
のシリアルデータを受け取って該多重分離回路に所定の
クロック信号を供給するクロックリカバリ回路とを具備
する半導体集積回路であって、前記クロックリカバリ回
路は、基準信号と出力信号との位相比較を行う位相比較
器と、該位相比較器からの第１および第２の制御信号を
受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介し て受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路を備
え、前記チャージポンプ回路は、第１の電源手段に接続
され、前記第１の制御信号が制御電極に供給された第１
のトランジスタと、第２の電源手段に接続され、前記第
２の制御信号が制御電極に供給された第２のトランジス
タと、前記第１のトランジスタおよび前記第２のトラン
ジスタの間に直列に接続された第３のトランジスタおよ
び電流源と、前記第３のトランジスタおよび前記電流源
の接続ノードから取り出される信号を低域フィルタを介
して入力信号として受け取り、該入力信号のレベルに応
じた制御電圧を発生して前記第３のトランジスタの制御
電極に印加する制御電圧発生回路とを具備し、前記制御
電圧発生回路を、縦続接続された２段のレベルシフト回
路と、該１段目および２段目のレベルシフト回路におけ
るレベルシフト電圧の温度特性を独立に設定するための
異なる温度係数を有する２つのバイアス発生回路とを備
えて構成したことを特徴とする半導体集積回路が提供さ
れる。 本発明の第１０の形態によれば、低速の複数ビッ
トのパラレルデータを多重化して高速のシリアルデータ
を出力する多重化回路と、基準クロック信号を受け取っ
て該多重化回路にクロック信号を供給するクロック発生
回路と、高速のシリアルデータを分離して低速の複数ビ
ットのパラレルデータを出力する多重分離回路と、該高
速のシリアルデータを受け取って該多重分離回路に所定
のクロック信号を供給するクロックリカバリ回路とを具
備する半導体集積回路であって、前記クロックリカバリ
回路は、基準信号と出力信号との位相比較を行う位相比
較器と、該位相比較器からの第１および第２の制御信号
を受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介して受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路を備
え、前記チャージポンプ回路は、第１の電源手段に接続
され、前記第１の制御信号が制御電極に供給された第１
のトランジスタと、第２の電源手段に接続され、前記第
２の制御信号が制御電極に供給された第２のトランジス
タと、前記第１のトランジスタおよび前記第２のトラン
ジスタの間に直列に接続された第３のトランジスタおよ
び電流源と、前記第３のトランジスタおよび前記電流源
の接続ノードから取り出される信号を低域フィルタを介
して入 力信号として受け取り、該入力信号のレベルに応
じた制御電圧を発生して前記第３のトランジスタの制御
電極に印加する制御電圧発生回路と、前記第１のトラン
ジスタの制御電極に供給される前記第１の制御信号を制
御するクランプ回路とを具備し、該クランプ回路は、前
記制御電圧発生回路の入力信号を受け取り、該入力信号
の変動に関わらず前記第１の制御信号の振幅をクランプ
し、且つ、該クランプ回路はインバータを備え、該イン
バータに印加される前記第２の電源手段の電位を前記制
御電圧発生回路の入力信号に応じて変化させるようにし
たことを特徴とする半導体集積回路が提供される。 本発
明の第１１の形態によれば、低速の複数ビットのパラレ
ルデータを多重化して高速のシリアルデータを出力する
多重化回路と、基準クロック信号を受け取って該多重化
回路にクロック信号を供給するクロック発生回路と、高
速のシリアルデータを分離して低速の複数ビットのパラ
レルデータを出力する多重分離回路と、該高速のシリア
ルデータを受け取って該多重分離回路に所定のクロック
信号を供給するクロックリカバリ回路とを具備する半導
体集積回路であって、前記クロックリカバリ回路は、基
準信号と出力信号との位相比較を行う位相比較器と、該
位相比較器からの第１および第２の制御信号を受け取り
対応する信号を出力するチャージポンプ回路と、該チャ
ージポンプ回路の出力信号を低域フィルタを介して受け
取り該出力信号の電圧に応じた周波数の信号を発生する
電圧制御発振器とを具備するＰＬＬ回路を備え、前記チ
ャージポンプ回路は、第１の電源手段に接続され、前記
第１の制御信号が制御電極に供給された第１のトランジ
スタと、第２の電源手段に接続され、前記第２の制御信
号が制御電極に供給された第２のトランジスタと、前記
第１のトランジスタおよび前記第２のトランジスタの間
に直列に接続された第３のトランジスタおよび電流源
と、前記第３のトランジスタおよび前記電流源の接続ノ
ードから取り出される信号を低域フィルタを介して入力
信号として受け取り、該入力信号のレベルに応じた制御
電圧を発生して前記第３のトランジスタの制御電極に印
加する制御電圧発生回路と、前記第１および第２のトラ
ンジスタの前段に設けられ、前記第１および第２の制御
信号のエッジを強調する制御信号処理回路とを具備する
ことを特徴とする半導体集積回路が提供される。
ビットのパラレルデータを多重化して高速のシリアルデ
ータを出力する多重化回路と、基準クロック信号を受け
取って該多重化回路にクロック信号を供給するクロック
発生回路と、高速のシリアルデータを分離して低速の複
数ビットのパラレルデータを出力する多重分離回路と、
該高速のシリアルデータを受け取って該多重分離回路に
所定のクロック信号を供給するクロックリカバリ回路と
を具備する半導体集積回路であって、前記クロックリカ
バリ回路は、基準信号と出力信号との位相比較を行う位
相比較器と、該位相比較器からの第１および第２の制御
信号を受け取り対応する信号を出力するチャージポンプ
回路と、該チャージポンプ回路の出力信号を低域フィル
タを介して受け取り該出力信号の電圧に応じた周波数の
信号を発生する電圧制御発振器とを具備するＰＬＬ回路
であって、前記チャージポンプ回路は、第１の電源手段
に接続され、第１の制御信号が制御電極に供給された第
１のトランジスタと、第２の電源手段に接続され、第２
の制御信号が制御電極に供給された第２のトランジスタ
と、前記第１のトランジスタおよび前記第２のトランジ
スタの間に直列に接続された第３のトランジスタおよび
電流源と、前記第３のトランジスタおよび前記電流源の
接続ノードから取り出される信号を低域フィルタを介し
て入力信号として受け取り、該入力信号のレベルに応じ
た制御電圧を発生して前記第３のトランジスタの制御電
極に印加する制御電圧発生回路とを具備し、前記第１お
よび第２のトランジスタをエンハンスメント型トランジ
スタで構成し、前記第３のトランジスタおよび前記電流
源をデプレッション型トランジスタで構成し、前記第
１，第２，第３，および，電流源を構成するトランジス
タを金属ゲート型またはシリコンゲート型電界効果トラ
ンジスタにより構成し、前記第３のトランジスタの制御
電極と前記接続ノードとの間に少なくとも１つのダイオ
ードを設けたことを特徴とする半導体集積回路が提供さ
れる。本発明の第８の形態によれば、低速の複数ビット
のパラレルデータを多重化して高速のシリアルデータを
出力する多重化回路と、基準クロック信号を受け取って
該多重化回路にクロック信号を供給するクロック発生回
路と、高速のシリアルデータを分離して低速の複数ビッ
トのパラレルデータを出力する多重分離回路と 、該高速
のシリアルデータを受け取って該多重分離回路に所定の
クロック信号を供給するクロックリカバリ回路とを具備
する半導体集積回路であって、前記クロックリカバリ回
路は、基準信号と出力信号との位相比較を行う位相比較
器と、該位相比較器からの第１および第２の制御信号を
受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介して受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路を備
え、前記チャージポンプ回路は、第１の電源手段に接続
され、前記第１の制御信号が制御電極に供給された第１
のトランジスタと、第２の電源手段に接続され、前記第
２の制御信号が制御電極に供給された第２のトランジス
タと、前記第１のトランジスタおよび前記第２のトラン
ジスタの間に直列に接続された第３のトランジスタおよ
び電流源と、前記第３のトランジスタおよび前記電流源
の接続ノードから取り出される信号を低域フィルタを介
して入力信号として受け取り、該入力信号のレベルに応
じた制御電圧を発生して前記第３のトランジスタの制御
電極に印加する制御電圧発生回路とを具備し、前記第１
および第２のトランジスタをエンハンスメント型トラン
ジスタで構成し、前記第３のトランジスタおよび前記電
流源をデプレッション型トランジスタで構成し、前記第
１，第２，第３，および，電流源を構成するトランジス
タを金属ゲート型またはシリコンゲート型電界効果トラ
ンジスタにより構成し、前記第３のトランジスタの制御
電極と前記接続ノードとの間に少なくとも１つのダイオ
ードを設けたことを特徴とする半導体集積回路が提供さ
れる。 本発明の第９の形態によれば、低速の複数ビット
のパラレルデータを多重化して高速のシリアルデータを
出力する多重化回路と、基準クロック信号を受け取って
該多重化回路にクロック信号を供給するクロック発生回
路と、高速のシリアルデータを分離して低速の複数ビッ
トのパラレルデータを出力する多重分離回路と、該高速
のシリアルデータを受け取って該多重分離回路に所定の
クロック信号を供給するクロックリカバリ回路とを具備
する半導体集積回路であって、前記クロックリカバリ回
路は、基準信号と出力信号との位相比較を行う位相比較
器と、該位相比較器からの第１および第２の制御信号を
受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介し て受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路を備
え、前記チャージポンプ回路は、第１の電源手段に接続
され、前記第１の制御信号が制御電極に供給された第１
のトランジスタと、第２の電源手段に接続され、前記第
２の制御信号が制御電極に供給された第２のトランジス
タと、前記第１のトランジスタおよび前記第２のトラン
ジスタの間に直列に接続された第３のトランジスタおよ
び電流源と、前記第３のトランジスタおよび前記電流源
の接続ノードから取り出される信号を低域フィルタを介
して入力信号として受け取り、該入力信号のレベルに応
じた制御電圧を発生して前記第３のトランジスタの制御
電極に印加する制御電圧発生回路とを具備し、前記制御
電圧発生回路を、縦続接続された２段のレベルシフト回
路と、該１段目および２段目のレベルシフト回路におけ
るレベルシフト電圧の温度特性を独立に設定するための
異なる温度係数を有する２つのバイアス発生回路とを備
えて構成したことを特徴とする半導体集積回路が提供さ
れる。 本発明の第１０の形態によれば、低速の複数ビッ
トのパラレルデータを多重化して高速のシリアルデータ
を出力する多重化回路と、基準クロック信号を受け取っ
て該多重化回路にクロック信号を供給するクロック発生
回路と、高速のシリアルデータを分離して低速の複数ビ
ットのパラレルデータを出力する多重分離回路と、該高
速のシリアルデータを受け取って該多重分離回路に所定
のクロック信号を供給するクロックリカバリ回路とを具
備する半導体集積回路であって、前記クロックリカバリ
回路は、基準信号と出力信号との位相比較を行う位相比
較器と、該位相比較器からの第１および第２の制御信号
を受け取り対応する信号を出力するチャージポンプ回路
と、該チャージポンプ回路の出力信号を低域フィルタを
介して受け取り該出力信号の電圧に応じた周波数の信号
を発生する電圧制御発振器とを具備するＰＬＬ回路を備
え、前記チャージポンプ回路は、第１の電源手段に接続
され、前記第１の制御信号が制御電極に供給された第１
のトランジスタと、第２の電源手段に接続され、前記第
２の制御信号が制御電極に供給された第２のトランジス
タと、前記第１のトランジスタおよび前記第２のトラン
ジスタの間に直列に接続された第３のトランジスタおよ
び電流源と、前記第３のトランジスタおよび前記電流源
の接続ノードから取り出される信号を低域フィルタを介
して入 力信号として受け取り、該入力信号のレベルに応
じた制御電圧を発生して前記第３のトランジスタの制御
電極に印加する制御電圧発生回路と、前記第１のトラン
ジスタの制御電極に供給される前記第１の制御信号を制
御するクランプ回路とを具備し、該クランプ回路は、前
記制御電圧発生回路の入力信号を受け取り、該入力信号
の変動に関わらず前記第１の制御信号の振幅をクランプ
し、且つ、該クランプ回路はインバータを備え、該イン
バータに印加される前記第２の電源手段の電位を前記制
御電圧発生回路の入力信号に応じて変化させるようにし
たことを特徴とする半導体集積回路が提供される。 本発
明の第１１の形態によれば、低速の複数ビットのパラレ
ルデータを多重化して高速のシリアルデータを出力する
多重化回路と、基準クロック信号を受け取って該多重化
回路にクロック信号を供給するクロック発生回路と、高
速のシリアルデータを分離して低速の複数ビットのパラ
レルデータを出力する多重分離回路と、該高速のシリア
ルデータを受け取って該多重分離回路に所定のクロック
信号を供給するクロックリカバリ回路とを具備する半導
体集積回路であって、前記クロックリカバリ回路は、基
準信号と出力信号との位相比較を行う位相比較器と、該
位相比較器からの第１および第２の制御信号を受け取り
対応する信号を出力するチャージポンプ回路と、該チャ
ージポンプ回路の出力信号を低域フィルタを介して受け
取り該出力信号の電圧に応じた周波数の信号を発生する
電圧制御発振器とを具備するＰＬＬ回路を備え、前記チ
ャージポンプ回路は、第１の電源手段に接続され、前記
第１の制御信号が制御電極に供給された第１のトランジ
スタと、第２の電源手段に接続され、前記第２の制御信
号が制御電極に供給された第２のトランジスタと、前記
第１のトランジスタおよび前記第２のトランジスタの間
に直列に接続された第３のトランジスタおよび電流源
と、前記第３のトランジスタおよび前記電流源の接続ノ
ードから取り出される信号を低域フィルタを介して入力
信号として受け取り、該入力信号のレベルに応じた制御
電圧を発生して前記第３のトランジスタの制御電極に印
加する制御電圧発生回路と、前記第１および第２のトラ
ンジスタの前段に設けられ、前記第１および第２の制御
信号のエッジを強調する制御信号処理回路とを具備する
ことを特徴とする半導体集積回路が提供される。
【００１６】
【発明の実施の形態】本発明のチャージポンプ回路によ
れば、第１のトランジスタと第２のトランジスタとの間
に第３のトランジスタおよび電流源が直列に接続され、
制御電圧発生回路は、該第３のトランジスタおよび電流
源の接続ノードから取り出される信号を低域フィルタを
介して入力信号として受け取り、該入力信号のレベルに
応じた制御電圧を発生して第３のトランジスタの制御電
極に印加するようになっている。
れば、第１のトランジスタと第２のトランジスタとの間
に第３のトランジスタおよび電流源が直列に接続され、
制御電圧発生回路は、該第３のトランジスタおよび電流
源の接続ノードから取り出される信号を低域フィルタを
介して入力信号として受け取り、該入力信号のレベルに
応じた制御電圧を発生して第３のトランジスタの制御電
極に印加するようになっている。
【００１７】これによって、チャージポンプ回路の出力
振幅を広い電圧範囲で対称とすることができ、トランジ
スタの閾値電圧（Ｖth）やダイオード特性の変動による
特性変動を小さくすることができる。本発明のＰＬＬ回
路は、上述した構成を有するチャージポンプ回路を備え
たＰＬＬ回路であり、基準信号と出力信号との位相比較
を行う位相比較器と、位相比較器からの第１および第２
の制御信号（アップ信号およびダウン信号）を受け取り
対応する信号を出力する上記チャージポンプ回路と、該
チャージポンプ回路の出力信号を低域フィルタを介して
受け取り該出力信号の電圧に応じた周波数の信号を発生
する電圧制御発振器とを備えている。
振幅を広い電圧範囲で対称とすることができ、トランジ
スタの閾値電圧（Ｖth）やダイオード特性の変動による
特性変動を小さくすることができる。本発明のＰＬＬ回
路は、上述した構成を有するチャージポンプ回路を備え
たＰＬＬ回路であり、基準信号と出力信号との位相比較
を行う位相比較器と、位相比較器からの第１および第２
の制御信号（アップ信号およびダウン信号）を受け取り
対応する信号を出力する上記チャージポンプ回路と、該
チャージポンプ回路の出力信号を低域フィルタを介して
受け取り該出力信号の電圧に応じた周波数の信号を発生
する電圧制御発振器とを備えている。
【００１８】本発明の半導体集積回路は、上記ＰＬＬ回
路をファイバーチャネルのトランシーバ用集積回路（フ
ァイバーチャネルＩＣ）におけるクロックリカバリ回路
に適用したものであり、ファイバーチャネルＩＣは、低
速の複数ビットのパラレルデータを多重化して高速のシ
リアルデータを出力する多重化回路と、基準クロック信
号を受け取って該多重化回路にクロック信号を供給する
クロック発生回路と、高速のシリアルデータを分離して
低速の複数ビットのパラレルデータを出力する多重分離
回路と、該高速のシリアルデータを受け取って該多重分
離回路に所定のクロック信号を供給するクロックリカバ
リ回路とを備えている。
路をファイバーチャネルのトランシーバ用集積回路（フ
ァイバーチャネルＩＣ）におけるクロックリカバリ回路
に適用したものであり、ファイバーチャネルＩＣは、低
速の複数ビットのパラレルデータを多重化して高速のシ
リアルデータを出力する多重化回路と、基準クロック信
号を受け取って該多重化回路にクロック信号を供給する
クロック発生回路と、高速のシリアルデータを分離して
低速の複数ビットのパラレルデータを出力する多重分離
回路と、該高速のシリアルデータを受け取って該多重分
離回路に所定のクロック信号を供給するクロックリカバ
リ回路とを備えている。
【００１９】
【実施例】以下、図面を参照して本発明に係るチャージ
ポンプ回路、および、該チャージポンプ回路を有するＰ
ＬＬ回路並びに半導体集積回路の実施例を説明する。図
１は本発明に係るチャージポンプ回路の第１実施例を模
式的に示す図である。
ポンプ回路、および、該チャージポンプ回路を有するＰ
ＬＬ回路並びに半導体集積回路の実施例を説明する。図
１は本発明に係るチャージポンプ回路の第１実施例を模
式的に示す図である。
【００２０】図２０に示す従来のチャージポンプ回路と
の比較から明らかなように、本第１実施例では、従来の
チャージポンプ回路の出力駆動トランジスタＴＲ１およ
びＴＲ４の間にトランジスタＴＲ２および電流源（トラ
ンジスタ）ＴＲ３を挿入し、トランジスタＴＲ２のゲー
トに制御電圧発生回路１の出力を供給するようになって
いる。ここで、トランジスタＴＲ１およびＴＲ４は、Ｎ
タイプのエンハンスメント型ＭＥＳＦＥＴ（ショットキ
ー接合型電界効果トランジスタ）として構成され、ま
た、トランジスタＴＲ２およびＴＲ３は、Ｎタイプのデ
プレッション型ＭＥＳＦＥＴとして構成されている。ま
た、制御電圧発生回路１は、トランジスタＴＲ２と電流
源ＴＲ３との接続ノードＮ０から取り出される信号を低
域フィルタ２を介して受け取る（ＶＣＯin）ようになっ
ている。
の比較から明らかなように、本第１実施例では、従来の
チャージポンプ回路の出力駆動トランジスタＴＲ１およ
びＴＲ４の間にトランジスタＴＲ２および電流源（トラ
ンジスタ）ＴＲ３を挿入し、トランジスタＴＲ２のゲー
トに制御電圧発生回路１の出力を供給するようになって
いる。ここで、トランジスタＴＲ１およびＴＲ４は、Ｎ
タイプのエンハンスメント型ＭＥＳＦＥＴ（ショットキ
ー接合型電界効果トランジスタ）として構成され、ま
た、トランジスタＴＲ２およびＴＲ３は、Ｎタイプのデ
プレッション型ＭＥＳＦＥＴとして構成されている。ま
た、制御電圧発生回路１は、トランジスタＴＲ２と電流
源ＴＲ３との接続ノードＮ０から取り出される信号を低
域フィルタ２を介して受け取る（ＶＣＯin）ようになっ
ている。
【００２１】すなわち、制御電圧発生回路１は、ＶＣＯ
の入力電圧ＶＣＯin（ＶＣＯ入力）をモニターし、該Ｖ
ＣＯ入力の高低に応じた制御電圧を発生するもので、高
入力インピーダンスで且つ低出力インピーダンスとして
構成する必要がある。ここで、チャージポンプ回路の出
力電圧のアップ信号の振幅（Ｖｕｐ）は制御電圧により
制限されるため、従来例（図２０参照）のように電源電
圧でフルスイングせずに、ＶＣＯ入力と制御電圧が同じ
ように変化してＶＣＯ入力の高低にかかわらずＶｕｐ
（アップ信号ＵＰの振幅）が一定となるように動作す
る。
の入力電圧ＶＣＯin（ＶＣＯ入力）をモニターし、該Ｖ
ＣＯ入力の高低に応じた制御電圧を発生するもので、高
入力インピーダンスで且つ低出力インピーダンスとして
構成する必要がある。ここで、チャージポンプ回路の出
力電圧のアップ信号の振幅（Ｖｕｐ）は制御電圧により
制限されるため、従来例（図２０参照）のように電源電
圧でフルスイングせずに、ＶＣＯ入力と制御電圧が同じ
ように変化してＶＣＯ入力の高低にかかわらずＶｕｐ
（アップ信号ＵＰの振幅）が一定となるように動作す
る。
【００２２】また、チャージポンプ出力電圧のダウン信
号の振幅（Ｖｄｎ）はトランジスタＴＲ２のショットキ
ーゲートダイオードのクランプ電圧で制限されるため、
これも制御電圧で決まりＶＣＯ入力の高低にかかわらず
Ｖｄｎが一定となるように動作する。なお、トランジス
タＴＲ３は、トランジスタＴＲ２と同種類のトランジス
タ（例えば、同じサイズのＮタイプのデプレッション型
ＭＥＳＦＥＴ）を使用することにより、チャージポンプ
回路をＩＣ化した場合、トランジスタＴＲ２とトランジ
スタＴＲ３の閾値電圧（Ｖth）を同一とすることで、閾
値電圧の大小によりアップ側の振幅が変化しても、ショ
ットキーダイオードを流れる電流も同様に変化させてク
ランプ電圧を変えるようになっている。すなわち、本第
1 実施例では、トランジスタＴＲ２の閾値電圧Ｖthの変
動により振幅が変動しても、アップ／ダウンの対称性を
変化させずに閾値電圧の変動に強い回路を構成すること
が可能となる。
号の振幅（Ｖｄｎ）はトランジスタＴＲ２のショットキ
ーゲートダイオードのクランプ電圧で制限されるため、
これも制御電圧で決まりＶＣＯ入力の高低にかかわらず
Ｖｄｎが一定となるように動作する。なお、トランジス
タＴＲ３は、トランジスタＴＲ２と同種類のトランジス
タ（例えば、同じサイズのＮタイプのデプレッション型
ＭＥＳＦＥＴ）を使用することにより、チャージポンプ
回路をＩＣ化した場合、トランジスタＴＲ２とトランジ
スタＴＲ３の閾値電圧（Ｖth）を同一とすることで、閾
値電圧の大小によりアップ側の振幅が変化しても、ショ
ットキーダイオードを流れる電流も同様に変化させてク
ランプ電圧を変えるようになっている。すなわち、本第
1 実施例では、トランジスタＴＲ２の閾値電圧Ｖthの変
動により振幅が変動しても、アップ／ダウンの対称性を
変化させずに閾値電圧の変動に強い回路を構成すること
が可能となる。
【００２３】図２および図３は図１のチャージポンプ回
路の動作を説明するための図であり、図２はアップ信号
ＵＰを印加した時の動作を示し、また、図３はダウン信
号ＤＮを印加した時の動作を示している。ここで、ＶＣ
Ｏの入力電圧ＶＣＯinは、チャージポンプ回路がハイイ
ンピーダンス時には該チャージポンプ回路の出力電圧Ｖ
out の直流レベルと一致する。
路の動作を説明するための図であり、図２はアップ信号
ＵＰを印加した時の動作を示し、また、図３はダウン信
号ＤＮを印加した時の動作を示している。ここで、ＶＣ
Ｏの入力電圧ＶＣＯinは、チャージポンプ回路がハイイ
ンピーダンス時には該チャージポンプ回路の出力電圧Ｖ
out の直流レベルと一致する。
【００２４】まず、図２に示されるように、アップ信号
ＵＰが入力されるとトランジスタＴＲ１がオンとなり高
電位の電源線ＶＤＤから出力端子へ充電電流ｉupが流
れ、チャージポンプ回路の出力電圧Ｖout は、ＶＣＯ
（電圧制御発振器）の入力電圧ＶＣＯinに対して抵抗に
生ずる電圧分だけ上昇する。ここで、出力電圧Ｖout の
上昇は、トランジスタＴＲ２のゲートバイアスが、 Ｖcont−Ｖout ＝Ｖth （Ｖth＜０） となるわずか手前で抑えられる（抵抗がある程度大きい
場合）ため、 Ｖout ≒Ｖcont−Ｖth となる。ここで、ＶcontはトランジスタＴＲ２の制御電
圧（ゲート電圧）である。
ＵＰが入力されるとトランジスタＴＲ１がオンとなり高
電位の電源線ＶＤＤから出力端子へ充電電流ｉupが流
れ、チャージポンプ回路の出力電圧Ｖout は、ＶＣＯ
（電圧制御発振器）の入力電圧ＶＣＯinに対して抵抗に
生ずる電圧分だけ上昇する。ここで、出力電圧Ｖout の
上昇は、トランジスタＴＲ２のゲートバイアスが、 Ｖcont−Ｖout ＝Ｖth （Ｖth＜０） となるわずか手前で抑えられる（抵抗がある程度大きい
場合）ため、 Ｖout ≒Ｖcont−Ｖth となる。ここで、ＶcontはトランジスタＴＲ２の制御電
圧（ゲート電圧）である。
【００２５】次に、図３に示されるように、ダウン信号
ＤＮが入力された場合は、トランジスタＴＲ４がオン状
態となり出力端子から放電電流ｉdnが流れ、チャージポ
ンプ回路の出力電圧Ｖout は、ＶＣＯの入力電圧ＶＣＯ
inに対し抵抗に生ずる電圧分だけ降下する。ここで、出
力電圧Ｖout の降下は、トランジスタＴＲ２のショット
キーゲートのＩ−Ｖ特性と定電流トランジスタＴＲ３の
電流との交点をＶclamp とすると、 Ｖout ≒Ｖcont−Ｖclamp となるところで抑えられる。ここで、 Ｖcont＝ＶＣＯin＋Ｖls Ｖls＝（Ｖth＋Ｖclamp ）／２ を満たすよう制御電圧発生回路のレベルシフト量Ｖlsを
設定すると、アップ信号入力時の出力ハイレベルＶoutu
p は、 Ｖoutup ＝ＶＣＯin＋（Ｖclamp −Ｖth）／２ また、ダウン信号入力時の出力ロ−レベルＶoutdn は、 Ｖoutdn ＝ＶＣＯin−（Ｖclamp −Ｖth）／２ となって、チャージポンプ出力がハイインピーダンス時
に最終的に落ち着く電圧であるＶＣＯinを中心に±（Ｖ
clamp −Ｖth）／２の振幅でチャージポンプ動作が行わ
れる。このように、本実施例によればＶＣＯinがＶＤＤ
／２以外でも振幅の対称性を維持することができ動作範
囲を広くすることが可能となる。
ＤＮが入力された場合は、トランジスタＴＲ４がオン状
態となり出力端子から放電電流ｉdnが流れ、チャージポ
ンプ回路の出力電圧Ｖout は、ＶＣＯの入力電圧ＶＣＯ
inに対し抵抗に生ずる電圧分だけ降下する。ここで、出
力電圧Ｖout の降下は、トランジスタＴＲ２のショット
キーゲートのＩ−Ｖ特性と定電流トランジスタＴＲ３の
電流との交点をＶclamp とすると、 Ｖout ≒Ｖcont−Ｖclamp となるところで抑えられる。ここで、 Ｖcont＝ＶＣＯin＋Ｖls Ｖls＝（Ｖth＋Ｖclamp ）／２ を満たすよう制御電圧発生回路のレベルシフト量Ｖlsを
設定すると、アップ信号入力時の出力ハイレベルＶoutu
p は、 Ｖoutup ＝ＶＣＯin＋（Ｖclamp −Ｖth）／２ また、ダウン信号入力時の出力ロ−レベルＶoutdn は、 Ｖoutdn ＝ＶＣＯin−（Ｖclamp −Ｖth）／２ となって、チャージポンプ出力がハイインピーダンス時
に最終的に落ち着く電圧であるＶＣＯinを中心に±（Ｖ
clamp −Ｖth）／２の振幅でチャージポンプ動作が行わ
れる。このように、本実施例によればＶＣＯinがＶＤＤ
／２以外でも振幅の対称性を維持することができ動作範
囲を広くすることが可能となる。
【００２６】なお、チャージポンプ回路に対してアップ
信号ＵＰおよびダウン信号ＤＮを供給する位相比較器と
しては、例えば、図２２に示す位相比較器３を使用する
ことができる。図４は本発明に係るチャージポンプ回路
の第２実施例を模式的に示す図であり、制御電圧発生回
路の一例を示すものである。図４において、参照符号Ｔ
Ｒ１１〜ＴＲ１４はＮタイプのデプレッション型ＭＥＳ
ＦＥＴ、Ｄ１１，Ｄ１２はダイオード、そして、１１お
よび１２はバイアス発生回路を示している。
信号ＵＰおよびダウン信号ＤＮを供給する位相比較器と
しては、例えば、図２２に示す位相比較器３を使用する
ことができる。図４は本発明に係るチャージポンプ回路
の第２実施例を模式的に示す図であり、制御電圧発生回
路の一例を示すものである。図４において、参照符号Ｔ
Ｒ１１〜ＴＲ１４はＮタイプのデプレッション型ＭＥＳ
ＦＥＴ、Ｄ１１，Ｄ１２はダイオード、そして、１１お
よび１２はバイアス発生回路を示している。
【００２７】図１〜図３を参照して説明した第１実施例
は、ＶＣＯ入力に関わらずチャージポンプ振幅を中心
（ＶＣＯ入力）に対し一定にすることを目的としている
が、ダウン信号の振幅は制御電圧や、トランジタの閾値
電圧Ｖthで制限されるだけでなくダイオードのクランプ
電圧にも左右されるため、クランプ電圧のばらつきや温
度変動によりクランプ電圧が変動し、ダウン信号の振幅
のみ小さくなる。
は、ＶＣＯ入力に関わらずチャージポンプ振幅を中心
（ＶＣＯ入力）に対し一定にすることを目的としている
が、ダウン信号の振幅は制御電圧や、トランジタの閾値
電圧Ｖthで制限されるだけでなくダイオードのクランプ
電圧にも左右されるため、クランプ電圧のばらつきや温
度変動によりクランプ電圧が変動し、ダウン信号の振幅
のみ小さくなる。
【００２８】これに対する対策として図４に示すよう
に、ダイオードの特性によりレベルシフト量をコントロ
ールすることでトランジスタＴＲ２のゲートのダイオー
ドクランプ電圧の変動によるダウン信号の振幅変動を抑
えることが可能となる。すなわち、制御電圧発生回路１
は、２段のレベルシフト回路ＬＳ１，ＬＳ２として構成
され、それぞれ独立なバイアス発生回路１１および１２
を備えている。１段目のレベルシフト回路ＬＳ１用のバ
イアス発生回路１１の温度係数と２段目のレベルシフト
回路ＬＳ２用のバイアス発生回路１２の温度係数とは異
なるようになっている。
に、ダイオードの特性によりレベルシフト量をコントロ
ールすることでトランジスタＴＲ２のゲートのダイオー
ドクランプ電圧の変動によるダウン信号の振幅変動を抑
えることが可能となる。すなわち、制御電圧発生回路１
は、２段のレベルシフト回路ＬＳ１，ＬＳ２として構成
され、それぞれ独立なバイアス発生回路１１および１２
を備えている。１段目のレベルシフト回路ＬＳ１用のバ
イアス発生回路１１の温度係数と２段目のレベルシフト
回路ＬＳ２用のバイアス発生回路１２の温度係数とは異
なるようになっている。
【００２９】ここで、バイアス発生回路の温度係数が負
の場合は、レベルシフト回路の温度依存性は小さくなり
レベル設定に適している。一方、バイアス調整回路の温
度係数が正の場合は温度依存性が大きくトランジスタＴ
Ｒ２のクランプ電圧と同じ温度特性をもたせるようにす
る。このように、制御電圧発生回路１を２段のレベルシ
フト回路として構成し、２つの独立なバイアス発生回路
１１および１２により各レベルシフト回路のバイアス電
圧（トランジスタＴＲ１２およびＴＲ１４のゲート電
圧）を制御することによって、レベル設定と温度変動を
独立に調整することが可能となる。
の場合は、レベルシフト回路の温度依存性は小さくなり
レベル設定に適している。一方、バイアス調整回路の温
度係数が正の場合は温度依存性が大きくトランジスタＴ
Ｒ２のクランプ電圧と同じ温度特性をもたせるようにす
る。このように、制御電圧発生回路１を２段のレベルシ
フト回路として構成し、２つの独立なバイアス発生回路
１１および１２により各レベルシフト回路のバイアス電
圧（トランジスタＴＲ１２およびＴＲ１４のゲート電
圧）を制御することによって、レベル設定と温度変動を
独立に調整することが可能となる。
【００３０】前述した振幅が対称となる条件：Ｖls＝
（Ｖth＋Ｖclamp ）／２において、トランジスタの閾値
電圧Ｖthが変動すると、トランジスタＴＲ３の電流も変
動し、Ｖclamp はトランジスタＴＲ２のショットキーゲ
ートのＩ−Ｖ特性と定電流トランジスタＴＲ３の電流の
交点なのでクランプ電圧Ｖclamp も変動する。その結
果、閾値電圧Ｖthが変動しても（Ｖth＋Ｖclamp ）／２
の変動は抑えられるので、レベルシフト量Ｖlsは一定で
あっても、Ｖls＝（Ｖth＋Ｖclamp ）／２が成り立つ。
しかしながら、クランプ電圧Ｖclamp は、閾値電圧Ｖth
とは無関係に変動するので、レベルシフト量Ｖlsが固定
だと、Ｖls＝（Ｖth＋Ｖclamp ）／２は成り立たない。
よって、レベルシフト量Ｖlsは、一定ではなくダイオー
ドの順方向と同じ変動係数を持つように設定する必要が
ある。
（Ｖth＋Ｖclamp ）／２において、トランジスタの閾値
電圧Ｖthが変動すると、トランジスタＴＲ３の電流も変
動し、Ｖclamp はトランジスタＴＲ２のショットキーゲ
ートのＩ−Ｖ特性と定電流トランジスタＴＲ３の電流の
交点なのでクランプ電圧Ｖclamp も変動する。その結
果、閾値電圧Ｖthが変動しても（Ｖth＋Ｖclamp ）／２
の変動は抑えられるので、レベルシフト量Ｖlsは一定で
あっても、Ｖls＝（Ｖth＋Ｖclamp ）／２が成り立つ。
しかしながら、クランプ電圧Ｖclamp は、閾値電圧Ｖth
とは無関係に変動するので、レベルシフト量Ｖlsが固定
だと、Ｖls＝（Ｖth＋Ｖclamp ）／２は成り立たない。
よって、レベルシフト量Ｖlsは、一定ではなくダイオー
ドの順方向と同じ変動係数を持つように設定する必要が
ある。
【００３１】図５は図４のチャージポンプ回路の動作を
説明するための図であり、具体的に、制御電圧にダイオ
ードの温度特性を持たせたチャージポンプ回路の動作説
明図である。図５に示されるように、例えば、温度上昇
等の理由により、クランプ電圧Ｖclamp が小さくなった
とすると、同様に、ダイオードＤ１１のクランプ電圧Ｖ
diode も小さくなる。その結果、トランジスタＴＲ１２
のゲート電圧が大きくなり、流れる電流が増えるのでト
ランジスタＴＲ１１のゲート電圧も大きくならなければ
ならず、制御電圧Ｖcontが下がる。よって、クランプ電
圧Ｖclamp が小さくなっても、レベルシフト量Ｖlsが負
側に変動するため、振幅の対称性は保持されることにな
る。
説明するための図であり、具体的に、制御電圧にダイオ
ードの温度特性を持たせたチャージポンプ回路の動作説
明図である。図５に示されるように、例えば、温度上昇
等の理由により、クランプ電圧Ｖclamp が小さくなった
とすると、同様に、ダイオードＤ１１のクランプ電圧Ｖ
diode も小さくなる。その結果、トランジスタＴＲ１２
のゲート電圧が大きくなり、流れる電流が増えるのでト
ランジスタＴＲ１１のゲート電圧も大きくならなければ
ならず、制御電圧Ｖcontが下がる。よって、クランプ電
圧Ｖclamp が小さくなっても、レベルシフト量Ｖlsが負
側に変動するため、振幅の対称性は保持されることにな
る。
【００３２】ここで、レベルシフト回路を２段構成とす
る理由は、トランジスタＴＲ２のダイオード特性に合わ
せてレベルシフト量が変化するためにはトランジスタＴ
Ｒ１１およびＴＲ１２のトランジスタサイズが同程度で
ないと効果が小さいためレベルシフト量の設定が自由に
できないが、２段構成にすると、レベルシフト量の設定
をする段ではトランジスタサイズを自由にでき、ダイオ
ード特性をもたせる段ではトランジスタＴＲ１１および
ＴＲ１２のトランジスタサイズを同程度にすることで完
全に調整することが可能となる。また、レベルシフト回
路を２段構成とすることで、トランジスタＴＲ２にクラ
ンプ電流が流れる場合の制御電圧発生回路１における入
力インピーダンスの低下を防止することができる。
る理由は、トランジスタＴＲ２のダイオード特性に合わ
せてレベルシフト量が変化するためにはトランジスタＴ
Ｒ１１およびＴＲ１２のトランジスタサイズが同程度で
ないと効果が小さいためレベルシフト量の設定が自由に
できないが、２段構成にすると、レベルシフト量の設定
をする段ではトランジスタサイズを自由にでき、ダイオ
ード特性をもたせる段ではトランジスタＴＲ１１および
ＴＲ１２のトランジスタサイズを同程度にすることで完
全に調整することが可能となる。また、レベルシフト回
路を２段構成とすることで、トランジスタＴＲ２にクラ
ンプ電流が流れる場合の制御電圧発生回路１における入
力インピーダンスの低下を防止することができる。
【００３３】上述したように、本発明の第１および第２
実施例によれば、動作可能なＶＣＯ入力電圧の範囲を広
くすることができるが、さらに広い範囲で動作させよう
とするとトランジスタＴＲ２およびＴＲ３のドレイン電
圧の違いによる非対称性が問題となってくる。次に示す
本発明の第３実施例では、上記トランジスタＴＲ２およ
びＴＲ３のドレイン電圧の違いによる非対称性を克服す
るために、制御電圧発生回路１にゲインを持たせること
により、ドレイン電圧の違いをゲート電圧により補正す
るように構成している。
実施例によれば、動作可能なＶＣＯ入力電圧の範囲を広
くすることができるが、さらに広い範囲で動作させよう
とするとトランジスタＴＲ２およびＴＲ３のドレイン電
圧の違いによる非対称性が問題となってくる。次に示す
本発明の第３実施例では、上記トランジスタＴＲ２およ
びＴＲ３のドレイン電圧の違いによる非対称性を克服す
るために、制御電圧発生回路１にゲインを持たせること
により、ドレイン電圧の違いをゲート電圧により補正す
るように構成している。
【００３４】図６は本発明に係るチャージポンプ回路の
第３実施例を模式的に示す図である。同図において、参
照符号１３は増幅器（正相増幅器）、Ｒ１１およびＲ１
２は抵抗を示している。図６に示されるように、本第３
実施例において、制御電圧発生回路１は、増幅器１３
と、抵抗Ｒ１１およびＲ１２を備えて構成されている。
ここで、増幅器１３の一方の入力には、ＶＣＯの入力電
圧（ＶＣＯin）が供給され、また、他方の入力には、抵
抗Ｒ１１およびＲ１２により分圧された増幅器１３の出
力が反転してフィードバックされるようになっている。
第３実施例を模式的に示す図である。同図において、参
照符号１３は増幅器（正相増幅器）、Ｒ１１およびＲ１
２は抵抗を示している。図６に示されるように、本第３
実施例において、制御電圧発生回路１は、増幅器１３
と、抵抗Ｒ１１およびＲ１２を備えて構成されている。
ここで、増幅器１３の一方の入力には、ＶＣＯの入力電
圧（ＶＣＯin）が供給され、また、他方の入力には、抵
抗Ｒ１１およびＲ１２により分圧された増幅器１３の出
力が反転してフィードバックされるようになっている。
【００３５】本第３実施例において、制御電圧発生回路
１は増幅器１３を備え、該制御電圧発生回路１自体がゲ
インを有し、ドレイン電圧の違いをゲート電圧により補
正するようになっている。図７は図６のチャージポンプ
回路の動作を説明するための図である。同図において、
参照符号Ｄ１３は、トランジスタＴＲ２のゲート−ソー
ス間に等価的に存在するダイオード（ショットキーゲー
トダイオード）を示している。
１は増幅器１３を備え、該制御電圧発生回路１自体がゲ
インを有し、ドレイン電圧の違いをゲート電圧により補
正するようになっている。図７は図６のチャージポンプ
回路の動作を説明するための図である。同図において、
参照符号Ｄ１３は、トランジスタＴＲ２のゲート−ソー
ス間に等価的に存在するダイオード（ショットキーゲー
トダイオード）を示している。
【００３６】まず、ＶＣＯの入力電圧（ＶＣＯin）がＶ
ＤＤ／２より大きく外れると、トランジスタＴＲ２およ
びＴＲ３が飽和動作しなくなり、該トランジスタＴＲ２
およびＴＲ３の電流はドレイン電圧の非対称性による影
響を受けて、チャージポンプ動作に支障を来す。この問
題を解決するには、制御電圧発生回路１のゲインを１よ
りもやや大きくすればよく、図６および図７に示すよう
に、増幅器（正相増幅器）１３に負帰還をかけた回路を
制御電圧発生回路１の内に入れることで実現することが
できる。
ＤＤ／２より大きく外れると、トランジスタＴＲ２およ
びＴＲ３が飽和動作しなくなり、該トランジスタＴＲ２
およびＴＲ３の電流はドレイン電圧の非対称性による影
響を受けて、チャージポンプ動作に支障を来す。この問
題を解決するには、制御電圧発生回路１のゲインを１よ
りもやや大きくすればよく、図６および図７に示すよう
に、増幅器（正相増幅器）１３に負帰還をかけた回路を
制御電圧発生回路１の内に入れることで実現することが
できる。
【００３７】ここで、図７に示されるように、増幅器１
３のループには正帰還と負帰還のループが存在するが、
正帰還のループはチャージポンプがハイインピーダンス
時に働かないようにしないと、ハイインピーダンス時の
直流レベルに悪影響がでるため、チャージポンプがハイ
インピーダンス時にトランジスタＴＲ２のショットキー
ゲートダイオードはオフ状態となっている必要がある。
このため、 Ｖo −Ｖｉ＜Ｖｆ を満たす必要がある。ここで、電圧Ｖo はトランジスタ
ＴＲ２のゲートに供給される制御電圧Ｖcontに対応し、
また、電圧ＶｉはＶＣＯ（電圧制御発振器）の入力電圧
ＶＣＯinに対応している。これから、増幅器１３の利得
Ｇａｉｎは、 Ｇａｉｎ＜１＋Ｖｆ／Ｖｉ が導かれる。そして、この条件を満たす範囲では、 Ｇａｉｎ＝１＋Ｒ１１／Ｒ１２ が成り立ち、抵抗Ｒ１１およびＲ１２でゲインを決める
ことができる。
３のループには正帰還と負帰還のループが存在するが、
正帰還のループはチャージポンプがハイインピーダンス
時に働かないようにしないと、ハイインピーダンス時の
直流レベルに悪影響がでるため、チャージポンプがハイ
インピーダンス時にトランジスタＴＲ２のショットキー
ゲートダイオードはオフ状態となっている必要がある。
このため、 Ｖo −Ｖｉ＜Ｖｆ を満たす必要がある。ここで、電圧Ｖo はトランジスタ
ＴＲ２のゲートに供給される制御電圧Ｖcontに対応し、
また、電圧ＶｉはＶＣＯ（電圧制御発振器）の入力電圧
ＶＣＯinに対応している。これから、増幅器１３の利得
Ｇａｉｎは、 Ｇａｉｎ＜１＋Ｖｆ／Ｖｉ が導かれる。そして、この条件を満たす範囲では、 Ｇａｉｎ＝１＋Ｒ１１／Ｒ１２ が成り立ち、抵抗Ｒ１１およびＲ１２でゲインを決める
ことができる。
【００３８】このようにして制御電圧発生回路１に電圧
ゲイン（Ｇａｉｎ）を持たせることでトランジスタＴＲ
２およびＴＲ３のドレイン電圧非対称性を補償し、広範
囲の動作を行わせることができる。図８は本発明に係る
チャージポンプ回路の第４実施例を模式的に示す図であ
る。すなわち、データレート依存性は周波数が高い程大
きいため、チャージポンプ回路を高速化する必要がある
が、本第４実施例は、チャージポンプ回路の動作を高速
化するための１つの手法である。
ゲイン（Ｇａｉｎ）を持たせることでトランジスタＴＲ
２およびＴＲ３のドレイン電圧非対称性を補償し、広範
囲の動作を行わせることができる。図８は本発明に係る
チャージポンプ回路の第４実施例を模式的に示す図であ
る。すなわち、データレート依存性は周波数が高い程大
きいため、チャージポンプ回路を高速化する必要がある
が、本第４実施例は、チャージポンプ回路の動作を高速
化するための１つの手法である。
【００３９】トランジスタＴＲ１の入力電圧の低レベル
電圧（Ｖol）から閾値電圧Ｖthまでの振幅は、トランジ
スタＴＲ４の入力電圧の振幅に比べ大きく、高速化の妨
げとなっている。また、閾値電圧ＶthはＶＣＯの入力電
圧（ＶＣＯin）により変わってくるため、該ＶＣＯの入
力電圧と低レベル電圧Ｖolが同じように動いてくれれば
レベルのマージンを確保しつつ小振幅化することが可能
となる。
電圧（Ｖol）から閾値電圧Ｖthまでの振幅は、トランジ
スタＴＲ４の入力電圧の振幅に比べ大きく、高速化の妨
げとなっている。また、閾値電圧ＶthはＶＣＯの入力電
圧（ＶＣＯin）により変わってくるため、該ＶＣＯの入
力電圧と低レベル電圧Ｖolが同じように動いてくれれば
レベルのマージンを確保しつつ小振幅化することが可能
となる。
【００４０】そこで、本第４実施例では、図８に示され
るように、トランジスタＴＲ１のゲートに供給されるア
ップ信号ＵＰをクランプ回路４を介して与えるようにし
ている。このクランプ回路４は、Ｎタイプのデプレッシ
ョン型ＭＥＳＦＥＴであるＴＲ４１，ダイオードＤ４
１，Ｎタイプのデプレッション型ＭＥＳＦＥＴであるＴ
Ｒ４２，および，インバータ４１を備えて構成されてい
る。トランジスタＴＲ４１，ダイオードＤ４１，およ
び，トランジスタＴＲ４２は、高電位電源線ＶＤＤと低
電位電源線ＶＳＳとの間にトーテンポール接続されてい
る。そして、インバータ４１に印加される低電位電源Ｖ
ＳＳのレベルをＶＣＯの入力電圧（制御電圧発生回路１
の入力信号）ＶＣＯinに応じて変化させてトランジスタ
ＴＲ１のゲートに供給して、一定の振幅を確保するよう
になっている。ここで、アップ信号ＵＰとしては、例え
ば、図１のアップ信号を反転したレベルの信号／ＵＰを
使用する必要がある。
るように、トランジスタＴＲ１のゲートに供給されるア
ップ信号ＵＰをクランプ回路４を介して与えるようにし
ている。このクランプ回路４は、Ｎタイプのデプレッシ
ョン型ＭＥＳＦＥＴであるＴＲ４１，ダイオードＤ４
１，Ｎタイプのデプレッション型ＭＥＳＦＥＴであるＴ
Ｒ４２，および，インバータ４１を備えて構成されてい
る。トランジスタＴＲ４１，ダイオードＤ４１，およ
び，トランジスタＴＲ４２は、高電位電源線ＶＤＤと低
電位電源線ＶＳＳとの間にトーテンポール接続されてい
る。そして、インバータ４１に印加される低電位電源Ｖ
ＳＳのレベルをＶＣＯの入力電圧（制御電圧発生回路１
の入力信号）ＶＣＯinに応じて変化させてトランジスタ
ＴＲ１のゲートに供給して、一定の振幅を確保するよう
になっている。ここで、アップ信号ＵＰとしては、例え
ば、図１のアップ信号を反転したレベルの信号／ＵＰを
使用する必要がある。
【００４１】図９は図８のチャージポンプ回路の動作を
説明するための図である。まず、トランジスタＴＲ１を
オン・オフさせるために必要なノードＮｂの電圧はノー
ドＮｃの電位により上下し、また、ノードＮｃの電位は
制御電圧ＶcontおよびＶＣＯの入力電圧（ＶＣＯin）に
より上下する。しかしながら、ＶＣＯ入力電圧ＶＣＯin
が変動するとノードＮａの電位もＶＣＯ入力と同様に変
動するため、インバータ４１の低レベル出力電圧Ｖolも
同様に変動する。その結果、電圧Ｖolからトランジスタ
ＴＲ１がオンする電圧（Ｖthtr1)までのノードＮｂの振
幅は常に一定となるので小振幅が可能となり、チャージ
ポンプ回路の動作を高速化することができる。
説明するための図である。まず、トランジスタＴＲ１を
オン・オフさせるために必要なノードＮｂの電圧はノー
ドＮｃの電位により上下し、また、ノードＮｃの電位は
制御電圧ＶcontおよびＶＣＯの入力電圧（ＶＣＯin）に
より上下する。しかしながら、ＶＣＯ入力電圧ＶＣＯin
が変動するとノードＮａの電位もＶＣＯ入力と同様に変
動するため、インバータ４１の低レベル出力電圧Ｖolも
同様に変動する。その結果、電圧Ｖolからトランジスタ
ＴＲ１がオンする電圧（Ｖthtr1)までのノードＮｂの振
幅は常に一定となるので小振幅が可能となり、チャージ
ポンプ回路の動作を高速化することができる。
【００４２】図１０は本発明に係るチャージポンプ回路
の第５実施例を模式的に示す図であり、図１１は図１０
のチャージポンプ回路の動作を説明するための図であ
る。すなわち、本第５実施例は、チャージポンプ回路の
動作を高速化するための他の手法である。図１０におい
て、参照符号５はアップ／ダウン信号処理回路（制御信
号処理回路）、５１，５３は遅延回路、５２，５４はチ
ョッパー回路、ＴＲ５１，ＴＲ５２はＮタイプのエンハ
ンスメント型ＭＥＳＦＥＴ、そして、Ｃ５は容量（キャ
パシタ）を示している。
の第５実施例を模式的に示す図であり、図１１は図１０
のチャージポンプ回路の動作を説明するための図であ
る。すなわち、本第５実施例は、チャージポンプ回路の
動作を高速化するための他の手法である。図１０におい
て、参照符号５はアップ／ダウン信号処理回路（制御信
号処理回路）、５１，５３は遅延回路、５２，５４はチ
ョッパー回路、ＴＲ５１，ＴＲ５２はＮタイプのエンハ
ンスメント型ＭＥＳＦＥＴ、そして、Ｃ５は容量（キャ
パシタ）を示している。
【００４３】図１１に示されるように、本第５実施例で
は、チョッパー回路５２はアップ信号ＵＰの立ち下がり
のエッジでパルスを発生し、そのパルスを用いて出力の
立ち下がりを速くし、アップ／ダウンの切り替わりを高
速化している。これがないと、アップ／ダウンの切り替
わり時は、アップ信号ＵＰとダウン信号ＤＮがオーバー
ラップするためチャージポンプ出力の立ち下がり波形が
なまってしまい高速化の障害となる。
は、チョッパー回路５２はアップ信号ＵＰの立ち下がり
のエッジでパルスを発生し、そのパルスを用いて出力の
立ち下がりを速くし、アップ／ダウンの切り替わりを高
速化している。これがないと、アップ／ダウンの切り替
わり時は、アップ信号ＵＰとダウン信号ＤＮがオーバー
ラップするためチャージポンプ出力の立ち下がり波形が
なまってしまい高速化の障害となる。
【００４４】チョッパー回路５４はダウン信号ＤＮの立
ち下がりのエッジでパルスを発生し、そのパルスを用い
て出力の立ち上がりを速くしている。これによって、チ
ャージポンプがハイインピーダンス状態に移行する際に
も立ち上がりを速くすることができ、データレートによ
る違いを抑えることができるようになっている。すなわ
ち、チョッパー回路５２および５４はアップ信号ＵＰお
よびダウン信号ＤＮの切り替わり時にパルスを発生して
トランジスタＴＲ５１およびＴＲ５２を駆動し、これに
よりチャージポンプ回路の出力波形のエッジを強調する
ようになっている。ここで、遅延回路５１および５３
は、例えば、それぞれ縦続接続された２つのインバータ
により構成され、チョッパー回路５２，５４を介して供
給されるアップ信号およびダウン信号とのタイミングを
調整するようになっている。
ち下がりのエッジでパルスを発生し、そのパルスを用い
て出力の立ち上がりを速くしている。これによって、チ
ャージポンプがハイインピーダンス状態に移行する際に
も立ち上がりを速くすることができ、データレートによ
る違いを抑えることができるようになっている。すなわ
ち、チョッパー回路５２および５４はアップ信号ＵＰお
よびダウン信号ＤＮの切り替わり時にパルスを発生して
トランジスタＴＲ５１およびＴＲ５２を駆動し、これに
よりチャージポンプ回路の出力波形のエッジを強調する
ようになっている。ここで、遅延回路５１および５３
は、例えば、それぞれ縦続接続された２つのインバータ
により構成され、チョッパー回路５２，５４を介して供
給されるアップ信号およびダウン信号とのタイミングを
調整するようになっている。
【００４５】このように、本第５実施例によれば、位相
比較器３とチャージポンプ回路との間に図１０に示すよ
うなアップ／ダウン信号処理回路５を設けることによっ
て、チャージポンプ回路の動作を高速化することが可能
となる。ところで、ＰＬＬがロックする過程においてチ
ョッパー回路５２が追従できないような細いパルスがア
ップ信号ＵＰとして入力された場合（クロックの位相が
進んだ状態）にはチョッパー回路５２が働かないため、
チャージポンプ回路はアップ信号ＵＰを強める方向にず
れ、位相比較器出力はアップ信号ＵＰが弱いため系とし
て安定状態となるおそれがある。その結果、偏差の小さ
いノーマルなロック状態とクロックの位相が進んだ準安
定なロック状態が存在する可能性がある。このような問
題を防ぐためチョパー回路５２でポジティブパルスの幅
を広げるようにしたのが、次に示す第６実施例である。
比較器３とチャージポンプ回路との間に図１０に示すよ
うなアップ／ダウン信号処理回路５を設けることによっ
て、チャージポンプ回路の動作を高速化することが可能
となる。ところで、ＰＬＬがロックする過程においてチ
ョッパー回路５２が追従できないような細いパルスがア
ップ信号ＵＰとして入力された場合（クロックの位相が
進んだ状態）にはチョッパー回路５２が働かないため、
チャージポンプ回路はアップ信号ＵＰを強める方向にず
れ、位相比較器出力はアップ信号ＵＰが弱いため系とし
て安定状態となるおそれがある。その結果、偏差の小さ
いノーマルなロック状態とクロックの位相が進んだ準安
定なロック状態が存在する可能性がある。このような問
題を防ぐためチョパー回路５２でポジティブパルスの幅
を広げるようにしたのが、次に示す第６実施例である。
【００４６】図１２は本発明に係るチャージポンプ回路
の第６実施例を示す図であり、遅延回路５１およびチョ
パー回路５２の構成を示す回路図である。本第６実施例
は、上述した第５実施例におけるチョッパー回路５２を
特に高速化して、チャージポンプ回路の動作をより一層
高速化せんとするものである。図１２に示されるよう
に、本第６実施例において、遅延回路５１は縦続接続さ
れた２つのインバータ５１１および５１２により構成さ
れ、インバータ５１２は外部からの制御信号ＳＳにより
その出力が制御されるようになっている。また、チョッ
パー回路５２は、縦続接続された３段のインバータ５２
１〜５２３およびＮＯＲゲート５２４を備えて構成さ
れ、該チョッパー回路５２の出力はトランジスタＴＲ５
１のゲートに供給されている。
の第６実施例を示す図であり、遅延回路５１およびチョ
パー回路５２の構成を示す回路図である。本第６実施例
は、上述した第５実施例におけるチョッパー回路５２を
特に高速化して、チャージポンプ回路の動作をより一層
高速化せんとするものである。図１２に示されるよう
に、本第６実施例において、遅延回路５１は縦続接続さ
れた２つのインバータ５１１および５１２により構成さ
れ、インバータ５１２は外部からの制御信号ＳＳにより
その出力が制御されるようになっている。また、チョッ
パー回路５２は、縦続接続された３段のインバータ５２
１〜５２３およびＮＯＲゲート５２４を備えて構成さ
れ、該チョッパー回路５２の出力はトランジスタＴＲ５
１のゲートに供給されている。
【００４７】図１３は図１２のチャージポンプ回路の動
作を説明するための図である。図１２および図１３に示
されるように、チョッパー回路５２において、インバー
タ５２１およびインバータ５２３は出力の立ち下がり時
の遅延時間が立ち上がり時の遅延時間より小さく、逆
に、インバータ５２２は立ち上がり時の遅延時間が立ち
下がり時の遅延時間より小さい。そのため、インバータ
５２１からインバータ５２３へパルスが伝達されると、
インバータ５２３の出力では入力パルスに比べパルス幅
が広くなる。さらに、立ち下がりエッジによる変化が完
全に終わってから立ち上がりの変化が起こるため、チョ
ッパーパルス幅調整用の容量によりパルス幅制御が可能
となる。これに対して、インバータ５２３の立ち下がり
が不完全である場合は、いかに容量を大きくしてもチョ
ッパーパルス幅を大きくできない。
作を説明するための図である。図１２および図１３に示
されるように、チョッパー回路５２において、インバー
タ５２１およびインバータ５２３は出力の立ち下がり時
の遅延時間が立ち上がり時の遅延時間より小さく、逆
に、インバータ５２２は立ち上がり時の遅延時間が立ち
下がり時の遅延時間より小さい。そのため、インバータ
５２１からインバータ５２３へパルスが伝達されると、
インバータ５２３の出力では入力パルスに比べパルス幅
が広くなる。さらに、立ち下がりエッジによる変化が完
全に終わってから立ち上がりの変化が起こるため、チョ
ッパーパルス幅調整用の容量によりパルス幅制御が可能
となる。これに対して、インバータ５２３の立ち下がり
が不完全である場合は、いかに容量を大きくしてもチョ
ッパーパルス幅を大きくできない。
【００４８】このように、本第６実施例によれば、偶数
段の回路（インバータ）の立ち上がりの遅延時間を速く
し、奇数段の立ち上がりの遅延時間を遅くすることでチ
ョパーパルスを広くしてチャージポンプのアップ／ダウ
ン切り替わりを確実に行うように構成することにより、
細いパルスがアップ信号ＵＰに入力された場合の準安定
的なロック状態を回避して高速での安定動作を可能とす
ることができる。
段の回路（インバータ）の立ち上がりの遅延時間を速く
し、奇数段の立ち上がりの遅延時間を遅くすることでチ
ョパーパルスを広くしてチャージポンプのアップ／ダウ
ン切り替わりを確実に行うように構成することにより、
細いパルスがアップ信号ＵＰに入力された場合の準安定
的なロック状態を回避して高速での安定動作を可能とす
ることができる。
【００４９】このように、本発明の第４実施例〜第６実
施例によれば、チャージポンプ出力波形のデータレート
依存性を抑え、高速動作可能なクロックリカバリ回路を
実現することができる。そして、上記各実施例によれ
ば、チャージポンプ回路の出力振幅を広い電圧範囲で対
称とすることができ、トランジスタの閾値電圧（Ｖth）
やダイオード特性の変動による特性変動を小さくするこ
とができ、クロックリカバリ回路のデータレート依存性
削減や狭帯域ＶＣＯ使用のＰＬＬ回路における性能の向
上に寄与することが可能となる。
施例によれば、チャージポンプ出力波形のデータレート
依存性を抑え、高速動作可能なクロックリカバリ回路を
実現することができる。そして、上記各実施例によれ
ば、チャージポンプ回路の出力振幅を広い電圧範囲で対
称とすることができ、トランジスタの閾値電圧（Ｖth）
やダイオード特性の変動による特性変動を小さくするこ
とができ、クロックリカバリ回路のデータレート依存性
削減や狭帯域ＶＣＯ使用のＰＬＬ回路における性能の向
上に寄与することが可能となる。
【００５０】図１４は本発明に係るチャージポンプ回路
の第７実施例を模式的に示す図である。前述した第１実
施例〜第６実施例では、トランジスタとしてＮタイプの
ＭＥＳＦＥＴを使用した場合を説明して来たが、本発明
はＭＥＳＦＥＴだけでなく、例えば、図１４に示すよう
に、ＭＯＳＦＥＴを使用してチャージポンプ回路を構成
することもできる。
の第７実施例を模式的に示す図である。前述した第１実
施例〜第６実施例では、トランジスタとしてＮタイプの
ＭＥＳＦＥＴを使用した場合を説明して来たが、本発明
はＭＥＳＦＥＴだけでなく、例えば、図１４に示すよう
に、ＭＯＳＦＥＴを使用してチャージポンプ回路を構成
することもできる。
【００５１】図１４に示されるように、トランジスタと
してＭＯＳＦＥＴ（金属ゲート型電界効果トランジス
タ：シリコンゲート型電界効果トランジスタを含む）を
使用した場合には、トランジスタＴＲ２のゲート・ソー
ス間にダイオードＤＤを挿入することにより、ＭＥＳＦ
ＥＴ（ショットキー接合型電界効果トランジスタ）を使
用した場合と同様の効果を得ることが可能となる。ここ
で、ダイオードＤＤの段数は少なくとも１つ以上の適切
な数に設定することにより、ＭＥＳＦＥＴを使用した場
合よりもチャージポンプ回路の出力信号の振幅を選択す
る自由度を大きくすることができる。また、ＭＯＳＦＥ
Ｔを使用した場合には、入力インピーダンスも高いた
め、制御電圧発生回路（１）のレベルシフト回路も１段
で構成することが可能となる。
してＭＯＳＦＥＴ（金属ゲート型電界効果トランジス
タ：シリコンゲート型電界効果トランジスタを含む）を
使用した場合には、トランジスタＴＲ２のゲート・ソー
ス間にダイオードＤＤを挿入することにより、ＭＥＳＦ
ＥＴ（ショットキー接合型電界効果トランジスタ）を使
用した場合と同様の効果を得ることが可能となる。ここ
で、ダイオードＤＤの段数は少なくとも１つ以上の適切
な数に設定することにより、ＭＥＳＦＥＴを使用した場
合よりもチャージポンプ回路の出力信号の振幅を選択す
る自由度を大きくすることができる。また、ＭＯＳＦＥ
Ｔを使用した場合には、入力インピーダンスも高いた
め、制御電圧発生回路（１）のレベルシフト回路も１段
で構成することが可能となる。
【００５２】なお、本発明の適用は、ＭＥＳＦＥＴおよ
びＭＯＳＦＥＴに限定されず、他のトランジスタ（例え
ば、ＨＥＭＴ）を使用することもできる。さらに、各ト
ランジスタの導電型およびアップ信号ＵＰ並びにダウン
信号ＤＮの極性等は、様々に変形して使用することがで
きるのはいうまでもない。図１５は本発明に係るチャー
ジポンプ回路を適用した半導体集積回路（ファイバーチ
ャネルＩＣ）を概略的に示すブロック図である。同図に
おいて、参照符号６１は多重化回路（ＭＵＸ），６２は
クロック発生回路，６３はクロックリカバリ回路，そし
て，６４は多重分離回路（ＤＥＭＵＸ）を示している。
びＭＯＳＦＥＴに限定されず、他のトランジスタ（例え
ば、ＨＥＭＴ）を使用することもできる。さらに、各ト
ランジスタの導電型およびアップ信号ＵＰ並びにダウン
信号ＤＮの極性等は、様々に変形して使用することがで
きるのはいうまでもない。図１５は本発明に係るチャー
ジポンプ回路を適用した半導体集積回路（ファイバーチ
ャネルＩＣ）を概略的に示すブロック図である。同図に
おいて、参照符号６１は多重化回路（ＭＵＸ），６２は
クロック発生回路，６３はクロックリカバリ回路，そし
て，６４は多重分離回路（ＤＥＭＵＸ）を示している。
【００５３】図１５に示されるように、ファイバーチャ
ネルＩＣ（ファイバーチャネルのトランシーバ用集積回
路）は、多重化回路６１，クロック発生回路６２，クロ
ックリカバリ回路６３，および，多重分離回路６４を備
えている。多重化回路６１は、低速（例えば、１００Ｍ
ｂ／ｓ）の１０ビット・パラレルデータを多重化して、
高速（例えば、１Ｇｂ／ｓ）のシリアルデータを出力す
るものである。この多重化回路６１には、クロック発生
回路６２の出力である１００ＭＨz のクロック信号が供
給されている。
ネルＩＣ（ファイバーチャネルのトランシーバ用集積回
路）は、多重化回路６１，クロック発生回路６２，クロ
ックリカバリ回路６３，および，多重分離回路６４を備
えている。多重化回路６１は、低速（例えば、１００Ｍ
ｂ／ｓ）の１０ビット・パラレルデータを多重化して、
高速（例えば、１Ｇｂ／ｓ）のシリアルデータを出力す
るものである。この多重化回路６１には、クロック発生
回路６２の出力である１００ＭＨz のクロック信号が供
給されている。
【００５４】また、多重分離回路６４は、高速（１Ｇｂ
／ｓ）のシリアルデータを分離して、低速（１００Ｍｂ
／ｓ）の１０ビット・パラレルデータを出力するように
なっている。この多重分離回路６４には、クロックリカ
バリ回路６３の出力である１ＧＨz のクロック信号が供
給されている。ここで、クロックリカバリ回路６３は、
例えば、入力される１Ｇｂ／ｓのシリアルデータを受け
取り、該データの周期から１ＧＨz のクロック信号を生
成するようになっている。
／ｓ）のシリアルデータを分離して、低速（１００Ｍｂ
／ｓ）の１０ビット・パラレルデータを出力するように
なっている。この多重分離回路６４には、クロックリカ
バリ回路６３の出力である１ＧＨz のクロック信号が供
給されている。ここで、クロックリカバリ回路６３は、
例えば、入力される１Ｇｂ／ｓのシリアルデータを受け
取り、該データの周期から１ＧＨz のクロック信号を生
成するようになっている。
【００５５】本発明に係るチャージポンプ回路は、例え
ば、このファイバーチャネルＩＣのクロックリカバリ回
路６３に設けられたＰＬＬ回路に適用されるものであ
る。図１６は図１５の半導体集積回路におけるクロック
発生回路６２の一例を示すブロック回路図である。図１
６に示されるように、クロック発生回路６２は、位相比
較器６２２，チャージポンプ回路６２３，低域フィルタ
（ループフィルタ）６２４，および，ＶＣＯ（電圧制御
発振器）６２５を有するＰＬＬ回路を備えている。図１
６において、参照符号６２１は基準クロックの波形を整
形するバッファを示し、また、６２６はＶＣＯ６２５の
出力信号を整形して所定のクロック信号（例えば、１Ｇ
Ｈz)を出力するクロックバッファを示している。なお、
クロック発生回路６２は、位相比較器６２２において、
１００ＭＨz の基準クロックと、１ＧＨz のクロック出
力をクロックディバイダ６２７で生成した１／１０の１
００ＭＨz の信号とを比較してＰＬＬ動作を行うように
なっている。
ば、このファイバーチャネルＩＣのクロックリカバリ回
路６３に設けられたＰＬＬ回路に適用されるものであ
る。図１６は図１５の半導体集積回路におけるクロック
発生回路６２の一例を示すブロック回路図である。図１
６に示されるように、クロック発生回路６２は、位相比
較器６２２，チャージポンプ回路６２３，低域フィルタ
（ループフィルタ）６２４，および，ＶＣＯ（電圧制御
発振器）６２５を有するＰＬＬ回路を備えている。図１
６において、参照符号６２１は基準クロックの波形を整
形するバッファを示し、また、６２６はＶＣＯ６２５の
出力信号を整形して所定のクロック信号（例えば、１Ｇ
Ｈz)を出力するクロックバッファを示している。なお、
クロック発生回路６２は、位相比較器６２２において、
１００ＭＨz の基準クロックと、１ＧＨz のクロック出
力をクロックディバイダ６２７で生成した１／１０の１
００ＭＨz の信号とを比較してＰＬＬ動作を行うように
なっている。
【００５６】図１７は図１５の半導体集積回路における
クロックリカバリ回路６３の一例を示すブロック回路図
である。図１７に示されるように、クロックリカバリ回
路６３は、位相比較器６３２，チャージポンプ回路６３
３，低域フィルタ（ループフィルタ）６３４，および，
ＶＣＯ（電圧制御発振器）６３５を有するＰＬＬ回路を
備えている。ここで、低域フィルタ６３４は、抵抗Ｒ６
１〜Ｒ６３と共にチップ内に設けた容量Ｃ６１と、外付
け端子ＥＴを介してチップの外部に設けた容量（大容量
のキャパシタ）Ｃ６２を備えている。
クロックリカバリ回路６３の一例を示すブロック回路図
である。図１７に示されるように、クロックリカバリ回
路６３は、位相比較器６３２，チャージポンプ回路６３
３，低域フィルタ（ループフィルタ）６３４，および，
ＶＣＯ（電圧制御発振器）６３５を有するＰＬＬ回路を
備えている。ここで、低域フィルタ６３４は、抵抗Ｒ６
１〜Ｒ６３と共にチップ内に設けた容量Ｃ６１と、外付
け端子ＥＴを介してチップの外部に設けた容量（大容量
のキャパシタ）Ｃ６２を備えている。
【００５７】図１７において、参照符号６３０はデータ
入力（１Ｇｂ／ｓのシリアルデータ）およびＭＵＸ６１
の出力（１Ｇｂ／ｓのシリアルデータ）を選択信号ＳＳ
１により選択するセレクタを示し、６３１は該セレクタ
６３０の信号を整形して相補の信号を位相比較器６３２
へ供給するバッファを示し、そして、６３６はＶＣＯ６
３５の出力信号を整形して所定のクロック信号（例え
ば、１ＧＨz)を出力するクロックバッファを示してい
る。また、参照符号６３７はクロックディバイダを示
し、該クロックディバイダ６３７により１ＧＨz のクロ
ック出力を１／１０に分周して１００ＭＨz の信号を位
相比較器６３８へ供給するようになっている。
入力（１Ｇｂ／ｓのシリアルデータ）およびＭＵＸ６１
の出力（１Ｇｂ／ｓのシリアルデータ）を選択信号ＳＳ
１により選択するセレクタを示し、６３１は該セレクタ
６３０の信号を整形して相補の信号を位相比較器６３２
へ供給するバッファを示し、そして、６３６はＶＣＯ６
３５の出力信号を整形して所定のクロック信号（例え
ば、１ＧＨz)を出力するクロックバッファを示してい
る。また、参照符号６３７はクロックディバイダを示
し、該クロックディバイダ６３７により１ＧＨz のクロ
ック出力を１／１０に分周して１００ＭＨz の信号を位
相比較器６３８へ供給するようになっている。
【００５８】ここで、位相比較器６３２は、バッファ６
３１の出力（相補出力信号）とクロックバッファ６３６
の出力（クロック出力：１ＧＨz)との位相比較を行い、
アップ信号ＵＰおよびダウン信号ＤＮをセレクタ６３９
ａおよび６３９ｂへ供給するようになっている。また、
位相比較器６３８は、クロック発生回路６２に供給され
るのと同じ基準クロック（１００ＭＨz)とクロックディ
バイダ６３７の出力信号との位相比較を行い、アップ信
号ＵＰおよびダウン信号ＤＮをセレクタ６３９ａおよび
６３９ｂへ供給するようになっている。そして、セレク
タ６３９ａおよび６３９ｂは、選択信号ＳＳ２に応じて
位相比較器６３２または６３８の出力（アップ信号ＵＰ
およびダウン信号ＤＮ）を選択してチャージポンプ回路
６３３へ供給するようになっている。ここで、セレクタ
６３９ａおよび６３９ｂにより、例えば、位相比較器６
３８の出力は電源投入時やデータ入力が所定時間途切れ
た後等に選択され、その後、位相比較器６３２の出力が
選択されるようになっている。
３１の出力（相補出力信号）とクロックバッファ６３６
の出力（クロック出力：１ＧＨz)との位相比較を行い、
アップ信号ＵＰおよびダウン信号ＤＮをセレクタ６３９
ａおよび６３９ｂへ供給するようになっている。また、
位相比較器６３８は、クロック発生回路６２に供給され
るのと同じ基準クロック（１００ＭＨz)とクロックディ
バイダ６３７の出力信号との位相比較を行い、アップ信
号ＵＰおよびダウン信号ＤＮをセレクタ６３９ａおよび
６３９ｂへ供給するようになっている。そして、セレク
タ６３９ａおよび６３９ｂは、選択信号ＳＳ２に応じて
位相比較器６３２または６３８の出力（アップ信号ＵＰ
およびダウン信号ＤＮ）を選択してチャージポンプ回路
６３３へ供給するようになっている。ここで、セレクタ
６３９ａおよび６３９ｂにより、例えば、位相比較器６
３８の出力は電源投入時やデータ入力が所定時間途切れ
た後等に選択され、その後、位相比較器６３２の出力が
選択されるようになっている。
【００５９】図１８は本発明に係るチャージポンプ回路
の具体的な構成の一例を示す回路図であり、図１の回路
に対して、図４，図８，図１０，および，図１２の構成
を適用したものである。ここで、インバータ等の論理ゲ
ート回路は、Ｅ／Ｄ構成のＤＣＦＬ（Direct Coupled F
ET Logic）回路を使用している。図１８に示されるよう
に、この回路例では、制御電圧発生回路１を２段のレベ
ルシフト回路ＬＳ１，ＬＳ２により構成している。１段
目のレベルシフト回路ＬＳ１用のバイアス発生回路１１
は、ＤＣＦＬ回路の閾値電圧（Ｖth）を利用して負の温
度係数を持たせ、レベルシフト回路ＬＳ１としての温度
特性をキャンセルするように構成されている。具体的
に、トランジスタ（ＴＲ１１１およびＴＲ１１２）のサ
イズ比を制御することによりレベルの設定を行うように
なっている。
の具体的な構成の一例を示す回路図であり、図１の回路
に対して、図４，図８，図１０，および，図１２の構成
を適用したものである。ここで、インバータ等の論理ゲ
ート回路は、Ｅ／Ｄ構成のＤＣＦＬ（Direct Coupled F
ET Logic）回路を使用している。図１８に示されるよう
に、この回路例では、制御電圧発生回路１を２段のレベ
ルシフト回路ＬＳ１，ＬＳ２により構成している。１段
目のレベルシフト回路ＬＳ１用のバイアス発生回路１１
は、ＤＣＦＬ回路の閾値電圧（Ｖth）を利用して負の温
度係数を持たせ、レベルシフト回路ＬＳ１としての温度
特性をキャンセルするように構成されている。具体的
に、トランジスタ（ＴＲ１１１およびＴＲ１１２）のサ
イズ比を制御することによりレベルの設定を行うように
なっている。
【００６０】また、２段目のレベルシフト回路ＬＳ２用
のバイアス発生回路１２は、ＤＣＦＬ回路の出力ローレ
ベルを利用することで正の温度係数を持つように構成さ
れている。ここでは、トランジスタ（ＴＲ１２１〜ＴＲ
１２３）のサイズ比を大きく変えることができないた
め、バイアス発生回路１２の強さと、ダイオード（Ｄ１
２）のサイズを最適化することで所望の温度係数を得る
ようになっている。
のバイアス発生回路１２は、ＤＣＦＬ回路の出力ローレ
ベルを利用することで正の温度係数を持つように構成さ
れている。ここでは、トランジスタ（ＴＲ１２１〜ＴＲ
１２３）のサイズ比を大きく変えることができないた
め、バイアス発生回路１２の強さと、ダイオード（Ｄ１
２）のサイズを最適化することで所望の温度係数を得る
ようになっている。
【００６１】なお、図１８に示す回路は、図８に示すク
ランプ回路４、および、図１０並びに図１２に示すアッ
プ／ダウン信号処理回路５の構成も含んでおり、これら
の回路の動作は前述した通りであるので、ここではその
説明を省略する。図１９は本発明に係るチャージポンプ
回路の具体的な構成の他の例を示す回路図であり、上述
した図１８の回路に対して図６の構成をさらに適用した
ものである。
ランプ回路４、および、図１０並びに図１２に示すアッ
プ／ダウン信号処理回路５の構成も含んでおり、これら
の回路の動作は前述した通りであるので、ここではその
説明を省略する。図１９は本発明に係るチャージポンプ
回路の具体的な構成の他の例を示す回路図であり、上述
した図１８の回路に対して図６の構成をさらに適用した
ものである。
【００６２】上述した図１８の回路との比較から明らか
なように、図１９に示す回路例では、１段目のレベルシ
フト回路ＬＳ１と２段目のレベルシフト回路ＬＳ２との
間に、増幅器（正相増幅器１３）を挿入し、ゲインを持
たせるように構成されている。ここで、増幅器１３は、
トランジスタＴＲ１３１〜ＴＲ１３５により構成され、
該増幅器１３の一方の入力には、１段目のレベルシフト
回路ＬＳ１の出力が供給され、また、他方の入力には、
抵抗Ｒ１１およびＲ１２により分圧された増幅器１３の
出力が反転してフィードバックされるようになってい
る。なお、増幅器１３の動作に関しても、図６を参照し
て説明したのと同様であるため、ここではその説明を省
略する。
なように、図１９に示す回路例では、１段目のレベルシ
フト回路ＬＳ１と２段目のレベルシフト回路ＬＳ２との
間に、増幅器（正相増幅器１３）を挿入し、ゲインを持
たせるように構成されている。ここで、増幅器１３は、
トランジスタＴＲ１３１〜ＴＲ１３５により構成され、
該増幅器１３の一方の入力には、１段目のレベルシフト
回路ＬＳ１の出力が供給され、また、他方の入力には、
抵抗Ｒ１１およびＲ１２により分圧された増幅器１３の
出力が反転してフィードバックされるようになってい
る。なお、増幅器１３の動作に関しても、図６を参照し
て説明したのと同様であるため、ここではその説明を省
略する。
【００６３】このように、具体的な回路構成としては、
前述した図１〜図１４に示す各実施例を様々に組み合わ
せることができる。
前述した図１〜図１４に示す各実施例を様々に組み合わ
せることができる。
【００６４】
【発明の効果】以上、詳述したように、本発明のチャー
ジポンプ回路、および、該チャージポンプ回路を有する
ＰＬＬ回路並びに半導体集積回路によれば、広範囲のＶ
ＣＯ入力電圧においても安定なＰＬＬ動作が可能とな
り、また、データレート依存の小さい高速動作に適した
回路を構成することができる。
ジポンプ回路、および、該チャージポンプ回路を有する
ＰＬＬ回路並びに半導体集積回路によれば、広範囲のＶ
ＣＯ入力電圧においても安定なＰＬＬ動作が可能とな
り、また、データレート依存の小さい高速動作に適した
回路を構成することができる。
【図１】本発明に係るチャージポンプ回路の第１実施例
を模式的に示す図である。
を模式的に示す図である。
【図２】図１のチャージポンプ回路の動作を説明するた
めの図（その１）である。
めの図（その１）である。
【図３】図１のチャージポンプ回路の動作を説明するた
めの図（その２）である。
めの図（その２）である。
【図４】本発明に係るチャージポンプ回路の第２実施例
を模式的に示す図である。
を模式的に示す図である。
【図５】図４のチャージポンプ回路の動作を説明するた
めの図である。
めの図である。
【図６】本発明に係るチャージポンプ回路の第３実施例
を模式的に示す図である。
を模式的に示す図である。
【図７】図６のチャージポンプ回路の動作を説明するた
めの図である。
めの図である。
【図８】本発明に係るチャージポンプ回路の第４実施例
を模式的に示す図である。
を模式的に示す図である。
【図９】図８のチャージポンプ回路の動作を説明するた
めの図である。
めの図である。
【図１０】本発明に係るチャージポンプ回路の第５実施
例を模式的に示す図である。
例を模式的に示す図である。
【図１１】図１０のチャージポンプ回路の動作を説明す
るための図である。
るための図である。
【図１２】本発明に係るチャージポンプ回路の第６実施
例を示す図である。
例を示す図である。
【図１３】図１２のチャージポンプ回路の動作を説明す
るための図である。
るための図である。
【図１４】本発明に係るチャージポンプ回路の第７実施
例を模式的に示す図である。
例を模式的に示す図である。
【図１５】本発明に係るチャージポンプ回路を適用した
半導体集積回路を概略的に示すブロック図である。
半導体集積回路を概略的に示すブロック図である。
【図１６】図１５の半導体集積回路におけるクロック発
生回路の一例を示すブロック回路図である。
生回路の一例を示すブロック回路図である。
【図１７】図１５の半導体集積回路におけるクロックリ
カバリ回路の一例を示すブロック回路図である。
カバリ回路の一例を示すブロック回路図である。
【図１８】本発明に係るチャージポンプ回路の具体的な
構成の一例を示す回路図である。
構成の一例を示す回路図である。
【図１９】本発明に係るチャージポンプ回路の具体的な
構成の他の例を示す回路図である。
構成の他の例を示す回路図である。
【図２０】従来のチャージポンプ回路の一例を模式的に
示す図である。
示す図である。
【図２１】図２０のチャージポンプ回路における課題を
説明するための図である。
説明するための図である。
【図２２】半導体集積回路のクロックリカバリ回路に適
用される位相比較器の一例を示す図である。
用される位相比較器の一例を示す図である。
【図２３】図２２に示す位相比較器の出力が供給される
従来のチャージポンプ回路における課題を説明するため
の図である。
従来のチャージポンプ回路における課題を説明するため
の図である。
１…制御電圧発生回路
２…低域フィルタ（ローパスフィルタ）
３…位相比較器
４…クランプ回路
５…制御信号処理回路（アップ／ダウン信号処理回路）
６…半導体集積回路（ファイバーチャネルＩＣ）
１１，１２…バイアス発生回路
１３…増幅器（正相増幅器）
５１，５３…遅延回路
５２，５４…チョッパー回路
６１…多重化回路（ＭＵＸ）
６２…クロック発生回路
６３…クロックリカバリ回路
６４…多重分離回路（ＤＥＭＵＸ）
ｉup…チャージポンプ出力充電電流
ｉdn…チャージポンプ出力放電電流
ＬＳ１，ＬＳ２…レベルシフト回路
Ｒ１１，Ｒ１２…抵抗
ＴＲ１…第１のトランジスタ
ＴＲ２…第３のトランジスタ
ＴＲ３…電流源
ＴＲ４…第２のトランジスタ
Ｖclamp …ダイオード順方向電圧（ＴＲ２のショットキ
ーゲートにＴＲ３の定電流を流した時のダイオード順方
向電圧） ＶＣＯin…ＶＣＯの入力電圧 Ｖf …ダイオード順方向電圧（電流が流れはじめるダイ
オード順方向電圧） Ｖcont…制御電圧（ＴＲ２のゲート電圧） Ｖls…制御電圧発生回路のレベルシフト電圧（Ｖcont−
Ｖcoin） Ｖout …チャージポンプ出力電圧 Ｖoutup …チャージポンプ出力電圧のハイレベル Ｖoutdn …チャージポンプ出力電圧のローレベル Ｖth…トランジスタまたは論理回路の閾値電圧 Ｖup…チャージポンプ出力電圧のアップ信号の振幅 Ｖdn…チャージポンプ出力電圧のダウン信号の振幅
ーゲートにＴＲ３の定電流を流した時のダイオード順方
向電圧） ＶＣＯin…ＶＣＯの入力電圧 Ｖf …ダイオード順方向電圧（電流が流れはじめるダイ
オード順方向電圧） Ｖcont…制御電圧（ＴＲ２のゲート電圧） Ｖls…制御電圧発生回路のレベルシフト電圧（Ｖcont−
Ｖcoin） Ｖout …チャージポンプ出力電圧 Ｖoutup …チャージポンプ出力電圧のハイレベル Ｖoutdn …チャージポンプ出力電圧のローレベル Ｖth…トランジスタまたは論理回路の閾値電圧 Ｖup…チャージポンプ出力電圧のアップ信号の振幅 Ｖdn…チャージポンプ出力電圧のダウン信号の振幅
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/14
Claims (14)
- 【請求項１】 第１の電源手段に接続され、第１の制御
信号が制御電極に供給された第１のトランジスタと、 第２の電源手段に接続され、第２の制御信号が制御電極
に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路とを具備し、前記第１および第２の
トランジスタをエンハンスメント型トランジスタで構成
し、前記第３のトランジスタおよび前記電流源をデプレ
ッション型トランジスタで構成し、前記第１，第２，第
３，および，電流源を構成するトランジスタを金属ゲー
ト型またはシリコンゲート型電界効果トランジスタによ
り構成し、前記第３のトランジスタの制御電極と前記接
続ノードとの間に少なくとも１つのダイオードを設けた
ことを特徴とするチャージポンプ回路。 - 【請求項２】 第１の電源手段に接続され、第１の制御
信号が制御電極に供給された第１のトランジスタと、 第２の電源手段に接続され、第２の制御信号が制御電極
に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路とを具備し、前記制御電圧発生回路
を、縦続接続された２段のレベルシフト回路と、該１段
目および２段目のレベルシフト回路におけるレベルシフ
ト電圧の温度特性を独立に設定するための異なる温度係
数を有する２つのバイアス発生回路とを備えて構成した
ことを特徴とするチャージポンプ回路。 - 【請求項３】 基準信号と出力信号との位相比較を行う
位相比較器と、該位相比較器からの第１および第２の制
御信号を受け取り対応する信号を出力するチャージポン
プ回路と、該チャージポンプ回路の出力信号を低域フィ
ルタを介して受け取り該出力信号の電圧に応じた周波数
の信号を発生する電圧制御発振器とを具備するＰＬＬ回
路であって、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路とを具備し、前記第１および第２の
トランジスタをエンハンスメント型トランジスタで構成
し、前記第３のトランジスタおよび前記電流源をデプレ
ッション型トランジスタで構成し、前記第１，第２，第
３，および，電流源を構成するトランジスタを金属ゲー
ト型またはシリコンゲート型電界効果トランジスタによ
り構成し、前記第３のトランジスタの制御電極と前記接
続ノードとの間に少なくとも１つのダイオードを設けた
ことを特徴とするＰＬＬ回路。 - 【請求項４】 基準信号と出力信号との位相比較を行う
位相比較器と、該位相比較器からの第１および第２の制
御信号を受け取り対応する信号を出力するチャージポン
プ回路と、該チャージポンプ回路の出力信号を低域フィ
ルタを介して受け取り該出力信号の電圧に応じた周波数
の信号を発生する電圧制御発振器とを具備するＰＬＬ回
路であって、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路とを具備し、前記制御電圧発生回路
を、縦続接続された２段のレベルシフト回路と、該１段
目および２段目のレベルシフト回路におけるレベルシフ
ト電圧の温度特性を独立に設定するための異なる温度係
数を有する２つのバイアス発生回路とを備えて構成した
ことを特徴とするＰＬＬ回路。 - 【請求項５】 基準信号と出力信号との位相比較を行う
位相比較器と、該位相比較器からの第１および第２の制
御信号を受け取り対応する信号を出力するチャージポン
プ回路と、該チャージポンプ回路の出力信号を低域フィ
ルタを介して受け取り該出力信号の電圧に応じた周波数
の信号を発生する電圧制御発振器とを具備するＰＬＬ回
路であって、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路と、 前記第１のトランジスタの制御電極に供給される前記第
１の制御信号を制御するクランプ回路とを具備し、該ク
ランプ回路は、前記制御電圧発生回路の入力信 号を受け
取り、該入力信号の変動に関わらず前記第１の制御信号
の振幅をクランプし、且つ、該クランプ回路はインバー
タを備え、該インバータに印加される前記第２の電源手
段の電位を前記制御電圧発生回路の入力信号に応じて変
化させるようにしたことを特徴とするＰＬＬ回路。 - 【請求項６】 基準信号と出力信号との位相比較を行う
位相比較器と、該位相比較器からの第１および第２の制
御信号を受け取り対応する信号を出力するチャージポン
プ回路と、該チャージポンプ回路の出力信号を低域フィ
ルタを介して受け取り該出力信号の電圧に応じた周波数
の信号を発生する電圧制御発振器とを具備するＰＬＬ回
路であって、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路と、 前記第１および第２のトランジスタの前段に設けられ、
前記第１および第２の制御信号のエッジを強調する制御
信号処理回路とを具備することを特徴とするＰＬＬ回
路。 - 【請求項７】 前記制御信号処理回路は、前記第１の制
御信号に対して、所定の遅延を与えて前記第１のトラン
ジスタの制御電極に供給する第１の遅延回路と、入力す
る該第１の制御信号波形の後ろ側のエッジで細いパルス
を発生させ当該パルスを用いて該第１の制御信号の出力
変化時のエッジを強調する第１のチョッパー回路および
該第１のチョッパー回路の出力により制御される第４の
トランジスタとを備え、且つ、前記第２の制御信号に対
して、所定の遅延を与えて前記 第２のトランジスタの制
御電極に供給する第２の遅延回路と、入力する該第２の
制御信号波形の後ろ側のエッジで細いパルスを発生させ
当該パルスを用いて該第２の制御信号の出力変化時のエ
ッジを強調する第２のチョッパー回路および該第２のチ
ョッパー回路の出力により制御される第５のトランジス
タとを備えたことを特徴とする請求項６のＰＬＬ回路。 - 【請求項８】 前記第１および第２のチョッパー回路
は、それぞれ奇数段のインバータおよび２入力ノアゲー
トを備え、該ノアゲートの一方の入力に対して該奇数段
のインバータを介して前記第１および第２の制御信号を
供給すると共に，該ノアゲートの他方の入力に対して該
第１および第２の制御信号を直接供給するようにしたこ
とを特徴とする請求項７のＰＬＬ回路。 - 【請求項９】 低速の複数ビットのパラレルデータを多
重化して高速のシリアルデータを出力する多重化回路
と、基準クロック信号を受け取って該多重化回路にクロ
ック信号を供給するクロック発生回路と、高速のシリア
ルデータを分離して低速の複数ビットのパラレルデータ
を出力する多重分離回路と、該高速のシリアルデータを
受け取って該多重分離回路に所定のクロック信号を供給
するクロックリカバリ回路とを具備する半導体集積回路
であって、 前記クロックリカバリ回路は、基準信号と出力信号との
位相比較を行う位相比較器と、該位相比較器からの第１
および第２の制御信号を受け取り対応する信号を出力す
るチャージポンプ回路と、該チャージポンプ回路の出力
信号を低域フィルタを介して受け取り該出力信号の電圧
に応じた周波数の信号を発生する電圧制御発振器とを具
備するＰＬＬ回路を備え、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号 を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路とを具備し、前記第１および第２の
トランジスタをエンハンスメント型トランジスタで構成
し、前記第３のトランジスタおよび前記電流源をデプレ
ッション型トランジスタで構成し、前記第１，第２，第
３，および，電流源を構成するトランジスタを金属ゲー
ト型またはシリコンゲート型電界効果トランジスタによ
り構成し、前記第３のトランジスタの制御電極と前記接
続ノードとの間に少なくとも１つのダイオードを設けた
ことを特徴とする半導体集積回路。 - 【請求項１０】 低速の複数ビットのパラレルデータを
多重化して高速のシリアルデータを出力する多重化回路
と、基準クロック信号を受け取って該多重化回路にクロ
ック信号を供給するクロック発生回路と、高速のシリア
ルデータを分離して低速の複数ビットのパラレルデータ
を出力する多重分離回路と、該高速のシリアルデータを
受け取って該多重分離回路に所定のクロック信号を供給
するクロックリカバリ回路とを具備する半導体集積回路
であって、 前記クロックリカバリ回路は、基準信号と出力信号との
位相比較を行う位相比較器と、該位相比較器からの第１
および第２の制御信号を受け取り対応する信号を出力す
るチャージポンプ回路と、該チャージポンプ回路の出力
信号を低域フィルタを介して受け取り該出力信号の電圧
に応じた周波数の信号を発生する電圧制御発振器とを具
備するＰＬＬ回路を備え、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生 回路とを具備し、前記制御電圧発生回路
を、縦続接続された２段のレベルシフト回路と、該１段
目および２段目のレベルシフト回路におけるレベルシフ
ト電圧の温度特性を独立に設定するための異なる温度係
数を有する２つのバイアス発生回路とを備えて構成した
ことを特徴とする半導体集積回路。 - 【請求項１１】 低速の複数ビットのパラレルデータを
多重化して高速のシリアルデータを出力する多重化回路
と、基準クロック信号を受け取って該多重化回路にクロ
ック信号を供給するクロック発生回路と、高速のシリア
ルデータを分離して低速の複数ビットのパラレルデータ
を出力する多重分離回路と、該高速のシリアルデータを
受け取って該多重分離回路に所定のクロック信号を供給
するクロックリカバリ回路とを具備する半導体集積回路
であって、 前記クロックリカバリ回路は、基準信号と出力信号との
位相比較を行う位相比較器と、該位相比較器からの第１
および第２の制御信号を受け取り対応する信号を出力す
るチャージポンプ回路と、該チャージポンプ回路の出力
信号を低域フィルタを介して受け取り該出力信号の電圧
に応じた周波数の信号を発生する電圧制御発振器とを具
備するＰＬＬ回路を備え、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路と、 前記第１のトランジスタの制御電極に供給される前記第
１の制御信号を制御するクランプ回路とを具備し、該ク
ランプ回路は、前記制御電圧発生回路の入力信号を受け
取り、該入力信号の変動に関わらず前記第１の制御信号
の振幅をクラン プし、且つ、該クランプ回路はインバー
タを備え、該インバータに印加される前記第２の電源手
段の電位を前記制御電圧発生回路の入力信号に応じて変
化させるようにしたことを特徴とする半導体集積回路。 - 【請求項１２】 低速の複数ビットのパラレルデータを
多重化して高速のシリアルデータを出力する多重化回路
と、基準クロック信号を受け取って該多重化回路にクロ
ック信号を供給するクロック発生回路と、高速のシリア
ルデータを分離して低速の複数ビットのパラレルデータ
を出力する多重分離回路と、該高速のシリアルデータを
受け取って該多重分離回路に所定のクロック信号を供給
するクロックリカバリ回路とを具備する半導体集積回路
であって、 前記クロックリカバリ回路は、基準信号と出力信号との
位相比較を行う位相比較器と、該位相比較器からの第１
および第２の制御信号を受け取り対応する信号を出力す
るチャージポンプ回路と、該チャージポンプ回路の出力
信号を低域フィルタを介して受け取り該出力信号の電圧
に応じた周波数の信号を発生する電圧制御発振器とを具
備するＰＬＬ回路を備え、 前記チャージポンプ回路は、 第１の電源手段に接続され、前記第１の制御信号が制御
電極に供給された第１のトランジスタと、 第２の電源手段に接続され、前記第２の制御信号が制御
電極に供給された第２のトランジスタと、 前記第１のトランジスタおよび前記第２のトランジスタ
の間に直列に接続された第３のトランジスタおよび電流
源と、 前記第３のトランジスタおよび前記電流源の接続ノード
から取り出される信号を低域フィルタを介して入力信号
として受け取り、該入力信号のレベルに応じた制御電圧
を発生して前記第３のトランジスタの制御電極に印加す
る制御電圧発生回路と、 前記第１および第２のトランジスタの前段に設けられ、
前記第１および第２の制御信号のエッジを強調する制御
信号処理回路とを具備することを特徴とする半導体集積
回路。 - 【請求項１３】 前記制御信号処理回路は、前記第１の
制御信号に対して、 所定の遅延を与えて前記第１のトラ
ンジスタの制御電極に供給する第１の遅延回路と、入力
する該第１の制御信号波形の後ろ側のエッジで細いパル
スを発生させ当該パルスを用いて該第１の制御信号の出
力変化時のエッジを強調する第１のチョッパー回路およ
び該第１のチョッパー回路の出力により制御される第４
のトランジスタとを備え、且つ、前記第２の制御信号に
対して、所定の遅延を与えて前記第２のトランジスタの
制御電極に供給する第２の遅延回路と、入力する該第２
の制御信号波形の後ろ側のエッジで細いパルスを発生さ
せ当該パルスを用いて該第２の制御信号の出力変化時の
エッジを強調する第２のチョッパー回路および該第２の
チョッパー回路の出力により制御される第５のトランジ
スタとを備えたことを特徴とする請求項１２の半導体集
積回路。 - 【請求項１４】 前記第１および第２のチョッパー回路
は、それぞれ奇数段のインバータおよび２入力ノアゲー
トを備え、該ノアゲートの一方の入力に対して該奇数段
のインバータを介して前記第１および第２の制御信号を
供給すると共に，該ノアゲートの他方の入力に対して該
第１および第２の制御信号を直接供給するようにしたこ
とを特徴とする請求項１３の半導体集積回路。
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