JPH08288801A - 低ジッタ広周波数域電圧制御発振器 - Google Patents
低ジッタ広周波数域電圧制御発振器Info
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- JPH08288801A JPH08288801A JP8078245A JP7824596A JPH08288801A JP H08288801 A JPH08288801 A JP H08288801A JP 8078245 A JP8078245 A JP 8078245A JP 7824596 A JP7824596 A JP 7824596A JP H08288801 A JPH08288801 A JP H08288801A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 供給レ−ルと制御電圧ラインとから来る高周
波ノイズ等の妨害を防ぐ能力を著しく改善し、出力周波
数の短期不安定性を減少させ、高ヒステリシスを達成す
ることができる電圧制御リング発振器。 【構成】 電圧制御リング発振器の各スタ−ブド・イン
バ−タは、その発振器に関連した出力転送ゲ−トを有し
ている。この転送ゲ−トを構成する１対の相補形スイッ
チは、周波数制御電圧（Ｖｃ）と、供給電圧と制御電圧
（Ｖｄｄ−Ｖｃ）間の電圧差とによって、各々、スタ−
ブド・インバ−タ段の相当する電流源と共に共通に制御
される。その発振器によって生成された周波数は、その
制御電圧（Ｖｃ）に対し直線的に比例し、また供給電圧
（Ｖｄｄ）の平方根に対して反比例しており、高耐ノイ
ズ性と改善された周波数安定性を得ている。
波ノイズ等の妨害を防ぐ能力を著しく改善し、出力周波
数の短期不安定性を減少させ、高ヒステリシスを達成す
ることができる電圧制御リング発振器。 【構成】 電圧制御リング発振器の各スタ−ブド・イン
バ−タは、その発振器に関連した出力転送ゲ−トを有し
ている。この転送ゲ−トを構成する１対の相補形スイッ
チは、周波数制御電圧（Ｖｃ）と、供給電圧と制御電圧
（Ｖｄｄ−Ｖｃ）間の電圧差とによって、各々、スタ−
ブド・インバ−タ段の相当する電流源と共に共通に制御
される。その発振器によって生成された周波数は、その
制御電圧（Ｖｃ）に対し直線的に比例し、また供給電圧
（Ｖｄｄ）の平方根に対して反比例しており、高耐ノイ
ズ性と改善された周波数安定性を得ている。
Description
【０００１】
【産業上の利用分野】本発明は、広周波数域と高耐ノイ
ズ性を有する電圧制御リング発振器（ＶＣＯ）に関し、
特にフェ−ズ・ロック・ル−プ制御システムを実現する
のに適した電圧制御リング発振器に関する。
ズ性を有する電圧制御リング発振器（ＶＣＯ）に関し、
特にフェ−ズ・ロック・ル−プ制御システムを実現する
のに適した電圧制御リング発振器に関する。
【０００２】
【従来の技術】フェ−ズ・ロック・ル−プ（ＰＬＬｓ）
システムは、しばしば、ＶＬＳＩ（超大規模積回路）デ
バイス、典型例として特定用途（ＡＳＩＣｓ（専用集積
回路））マイクロプロッセッサ等の中に集積される。フ
ェ−ズ・ロック・ル−プは、しばしば、通常１−４ＭＨ
ｚの周波数を有する入力クロック信号から出発し、１０
−２００ＭＨｚ以上で変化する方形波周波数を発生する
ことができる周波数合成器として使用される。フェ−ズ
・ロック・ル−プは、また、デジタル・デ−タ等を回復
するために、方形成形または再成形クロック信号のため
に使用される。用途のタイプに関係なく、フェ−ズ・ロ
ック・ル−プは、その出力周波数（出力ジッタ）の短期
不安定性を出来るだけ低くしなければならない。言葉を
変えれば、それらは短期不安定性の原因、即ち、高周波
ノイズに対して高い耐性を持たなくてはならない。
システムは、しばしば、ＶＬＳＩ（超大規模積回路）デ
バイス、典型例として特定用途（ＡＳＩＣｓ（専用集積
回路））マイクロプロッセッサ等の中に集積される。フ
ェ−ズ・ロック・ル−プは、しばしば、通常１−４ＭＨ
ｚの周波数を有する入力クロック信号から出発し、１０
−２００ＭＨｚ以上で変化する方形波周波数を発生する
ことができる周波数合成器として使用される。フェ−ズ
・ロック・ル−プは、また、デジタル・デ−タ等を回復
するために、方形成形または再成形クロック信号のため
に使用される。用途のタイプに関係なく、フェ−ズ・ロ
ック・ル−プは、その出力周波数（出力ジッタ）の短期
不安定性を出来るだけ低くしなければならない。言葉を
変えれば、それらは短期不安定性の原因、即ち、高周波
ノイズに対して高い耐性を持たなくてはならない。
【０００３】ＶＳＬＩに使用した場合、ジッタが目立つ
ことは大変有害である。何故なら、フェ−ズ・ロック・
ル−プ・システムによって形成された出力方形波は、あ
る程度の不確実な立ち上がりまたは立ち下がり先端を有
しているからであり、もしそれをシステム・クロック信
号として使用するなら、システムに悪影響を与えること
になる。何故なら、デ−タの正確な取扱のための時間目
盛りマ−ジンとデ−タ保留時間とが減少するからであ
る。フェ−ズ・ロック・ル−プ・システムは、比較的騒
がしい”環境”で働かせなくてはならないにもかかわら
ず、非常にしばしば、出力信号のスイッチング先端の最
大不安定性を確実に約０．５ｎｓ以下にしなくてはいけ
ない。
ことは大変有害である。何故なら、フェ−ズ・ロック・
ル−プ・システムによって形成された出力方形波は、あ
る程度の不確実な立ち上がりまたは立ち下がり先端を有
しているからであり、もしそれをシステム・クロック信
号として使用するなら、システムに悪影響を与えること
になる。何故なら、デ−タの正確な取扱のための時間目
盛りマ−ジンとデ−タ保留時間とが減少するからであ
る。フェ−ズ・ロック・ル−プ・システムは、比較的騒
がしい”環境”で働かせなくてはならないにもかかわら
ず、非常にしばしば、出力信号のスイッチング先端の最
大不安定性を確実に約０．５ｎｓ以下にしなくてはいけ
ない。
【０００４】ＶＬＳＩ・ＣＭＯＳ技術によって実現され
た電圧制御リング発振器（ＶＣＯ）における短期不安定
性は、第１に、集積回路内で発生された高周波ノイズに
よって引き起こされ、そして供給レ−ルと共に電圧制御
リング発振器によって発生された出力周波数の制御電圧
Ｖｃラインとを介してフェ−ズ・ロック・ル−プの電圧
制御リング発振器に注入される。電圧制御リング発振器
を使用したフェ−ズ・ロック・ル−プに基づいた周波数
合成器のブロック図を図１に示す。フェ−ズ・ロック・
ル−プの動作がある程度適応フィルタのものと似てお
り、従って、入力クロック信号の長期不安定性が効果的
に濾過されるにもかかわらず、供給レ−ルと制御電圧ラ
インとから来るノイズによって引き起こされる短期不安
定性はなおも解決すべき問題として残っており、ＶＬＳ
Ｉ・デバイスにおいて特にそうである。
た電圧制御リング発振器（ＶＣＯ）における短期不安定
性は、第１に、集積回路内で発生された高周波ノイズに
よって引き起こされ、そして供給レ−ルと共に電圧制御
リング発振器によって発生された出力周波数の制御電圧
Ｖｃラインとを介してフェ−ズ・ロック・ル−プの電圧
制御リング発振器に注入される。電圧制御リング発振器
を使用したフェ−ズ・ロック・ル−プに基づいた周波数
合成器のブロック図を図１に示す。フェ−ズ・ロック・
ル−プの動作がある程度適応フィルタのものと似てお
り、従って、入力クロック信号の長期不安定性が効果的
に濾過されるにもかかわらず、供給レ−ルと制御電圧ラ
インとから来るノイズによって引き起こされる短期不安
定性はなおも解決すべき問題として残っており、ＶＬＳ
Ｉ・デバイスにおいて特にそうである。
【０００５】図１のフェ−ズ・ロック・ル−プを構成す
る回路ブロックにおいて、位相・周波数比較器（ＰＦＤ
（位相・周波数検知器））１とロ−パスフィルタ２とは
本来短期不安定性に対して耐性があり、一方、分周器
（１／Ｎ）３は電圧制御発振器（ＶＣＯ）４の出力に通
常存在する高周波ノイズと比較して無視できるジッタを
発生する。従って、フェ−ズ・ロック・ル−プにおける
ジッタの制御を再実施することによって高周波ノイズに
対する高耐性を有する電圧制御発振器を提供することが
できると言える。実際には、ＶＬＳＩ用途のほとんどの
場合、フェ−ズ・ロック・ル−プを実現するために使用
される電圧制御発振器（ＶＣＯ）は電圧制御リング発振
器から成る。リング発振器は、比較的簡単でほんの少し
負担となる方法で高利得と大きな安定性を提供する。
る回路ブロックにおいて、位相・周波数比較器（ＰＦＤ
（位相・周波数検知器））１とロ−パスフィルタ２とは
本来短期不安定性に対して耐性があり、一方、分周器
（１／Ｎ）３は電圧制御発振器（ＶＣＯ）４の出力に通
常存在する高周波ノイズと比較して無視できるジッタを
発生する。従って、フェ−ズ・ロック・ル−プにおける
ジッタの制御を再実施することによって高周波ノイズに
対する高耐性を有する電圧制御発振器を提供することが
できると言える。実際には、ＶＬＳＩ用途のほとんどの
場合、フェ−ズ・ロック・ル−プを実現するために使用
される電圧制御発振器（ＶＣＯ）は電圧制御リング発振
器から成る。リング発振器は、比較的簡単でほんの少し
負担となる方法で高利得と大きな安定性を提供する。
【０００６】電圧制御発振器の典型的な構成を図２に示
す。電圧制御発振器は、直列に結合された複数（奇数）
のインバ−タ（遅延）段１２ａによって実現され、その
各段１２ａは、通常トランジスタＭ１，Ｍ２，Ｍ３およ
びＭ４から構成されたいわゆるスタ−ブド・インバ−タ
から成る。各スタ−ブド・インバ−タは、しばしば、短
期周波数不安定性の部分的フィルタリングを行うシュミ
ット・トリガ回路Ｓ１に続く。図２を参照して、スタ−
ブド・インバ−タにおいて、トランジスタＭ１とＭ４
は、電圧／電流制御コンバ−タ１１によって生成された
出力信号によって制御されて電流源として作用し、一
方、トランジツタＭ２とＭ３は、ソ−スおよびシンク電
流をイネ−ブリングすることによって実質的にデジタル
・スイッチとして働く。従って、トランジスタＭ２、Ｍ
３とシュミット・トリガ回路Ｓ１の入力とのノ−ドｎ１
は交互にチャ−ジ（充電）およびディスチャ−ジ（放
電）され、よって、そのトリガしきい値（２つのスイッ
チング方向の）が交差している時、インバ−タ段と協働
するシュミット・トリガ回路Ｓ１をスイッチングさせ
る。信号は電圧制御発振器のＮインバ−タ段１２ｎを通
って方形波出力信号Ｆ＿ＯＵＴが出力される。入力電圧
信号スイッチングに対するヒステリシスのために、リン
グ発振器の各インバ−タ段の出力でシュミット・トリガ
回路を使用すると，そのインバ−タ段のスイッチング点
の不安定性を減らす傾向にある。
す。電圧制御発振器は、直列に結合された複数（奇数）
のインバ−タ（遅延）段１２ａによって実現され、その
各段１２ａは、通常トランジスタＭ１，Ｍ２，Ｍ３およ
びＭ４から構成されたいわゆるスタ−ブド・インバ−タ
から成る。各スタ−ブド・インバ−タは、しばしば、短
期周波数不安定性の部分的フィルタリングを行うシュミ
ット・トリガ回路Ｓ１に続く。図２を参照して、スタ−
ブド・インバ−タにおいて、トランジスタＭ１とＭ４
は、電圧／電流制御コンバ−タ１１によって生成された
出力信号によって制御されて電流源として作用し、一
方、トランジツタＭ２とＭ３は、ソ−スおよびシンク電
流をイネ−ブリングすることによって実質的にデジタル
・スイッチとして働く。従って、トランジスタＭ２、Ｍ
３とシュミット・トリガ回路Ｓ１の入力とのノ−ドｎ１
は交互にチャ−ジ（充電）およびディスチャ−ジ（放
電）され、よって、そのトリガしきい値（２つのスイッ
チング方向の）が交差している時、インバ−タ段と協働
するシュミット・トリガ回路Ｓ１をスイッチングさせ
る。信号は電圧制御発振器のＮインバ−タ段１２ｎを通
って方形波出力信号Ｆ＿ＯＵＴが出力される。入力電圧
信号スイッチングに対するヒステリシスのために、リン
グ発振器の各インバ−タ段の出力でシュミット・トリガ
回路を使用すると，そのインバ−タ段のスイッチング点
の不安定性を減らす傾向にある。
【０００７】
【発明が解決しようとする課題】しかし、制御電圧Ｖｃ
ラインと供給レ−ル（ＶｄｄおよびＧＮＤ）とを介して
入力されたノイズは、実際には、リング発振器を構成す
る種々のインバ−タ（遅延）段のスイッチングしきい値
を変調し、その結果、出力信号のスイッチング先端のジ
ッタを生じさせる。さらに、従来の電圧制御発振器にお
いて、出力周波数は供給電圧と共に直線的に変わり、Ｐ
ＳＲは本来的に貧しい。さらにまた、電圧制御発振器に
よって生成された周波数は供給電圧と共に増加し、そし
て、もし効果的でなければ、これがフェ−ズ・ロック・
ル−プの転送機能（および、従って、その安定性）を作
動電圧に強く依存させ、しかし高価な電圧調整回路が実
現される。リング発振器の各インバ−タ段の出力にシュ
ミット・トリガ回路を使用するにもかかわらず、効果的
に除去されるノイズの量は比較的ひかえめである。５Ｖ
で動く回路では、１０％／ＶのＰＳＲは従来のシステム
では普通である。
ラインと供給レ−ル（ＶｄｄおよびＧＮＤ）とを介して
入力されたノイズは、実際には、リング発振器を構成す
る種々のインバ−タ（遅延）段のスイッチングしきい値
を変調し、その結果、出力信号のスイッチング先端のジ
ッタを生じさせる。さらに、従来の電圧制御発振器にお
いて、出力周波数は供給電圧と共に直線的に変わり、Ｐ
ＳＲは本来的に貧しい。さらにまた、電圧制御発振器に
よって生成された周波数は供給電圧と共に増加し、そし
て、もし効果的でなければ、これがフェ−ズ・ロック・
ル−プの転送機能（および、従って、その安定性）を作
動電圧に強く依存させ、しかし高価な電圧調整回路が実
現される。リング発振器の各インバ−タ段の出力にシュ
ミット・トリガ回路を使用するにもかかわらず、効果的
に除去されるノイズの量は比較的ひかえめである。５Ｖ
で動く回路では、１０％／ＶのＰＳＲは従来のシステム
では普通である。
【０００８】相対真正安定性と、高利得と、比較的控え
めでほんの少し負担となる回路の複雑性を有する健固さ
とを備えた電圧制御リング発振器に基づく電圧制御発振
器であって、電圧変動を与えないように著しく減少させ
た感度と高周波ノイズを確実に拒絶するように高ヒステ
リシスの各インバ−タ段とを有する電圧制御発振器の必
要性と有用性が求められている。また、回路はＣＭＯＳ
技術にて容易に集積可能であることが望ましい。
めでほんの少し負担となる回路の複雑性を有する健固さ
とを備えた電圧制御リング発振器に基づく電圧制御発振
器であって、電圧変動を与えないように著しく減少させ
た感度と高周波ノイズを確実に拒絶するように高ヒステ
リシスの各インバ−タ段とを有する電圧制御発振器の必
要性と有用性が求められている。また、回路はＣＭＯＳ
技術にて容易に集積可能であることが望ましい。
【０００９】
【発明の目的】本発明は、かかる従来技術の問題点を解
決し、特に供給レ−ルと制御電圧ラインとから来る高周
波ノイズ等の妨害を防ぐ能力を著しく改善し、出力周波
数の短期不安定性を減少させ、高ヒステリシスを達成す
ることができる電圧制御発振器を提供することを目的と
する。また、本発明は、電圧制御発振器において、供給
レ−ルと制御電圧ラインとから来る高周波ノイズ等の妨
害を防ぐ能力を著しく改善し、出力周波数の短期不安定
性を減少させる方法を提供することを目的とする。
決し、特に供給レ−ルと制御電圧ラインとから来る高周
波ノイズ等の妨害を防ぐ能力を著しく改善し、出力周波
数の短期不安定性を減少させ、高ヒステリシスを達成す
ることができる電圧制御発振器を提供することを目的と
する。また、本発明は、電圧制御発振器において、供給
レ−ルと制御電圧ラインとから来る高周波ノイズ等の妨
害を防ぐ能力を著しく改善し、出力周波数の短期不安定
性を減少させる方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】基本的には、発振器が生
成した出力周波数をその制御電圧に対し直線的に比例す
ると共に供給電圧の平方根に対して反比例するようにす
ることである。これは、リング発振器の各インバ−タ
（遅延）段の出力に従来のシュミット・トリガ回路の代
わりに１対の並列相補的スイッチから成る転送ゲ−トを
使用することによって実現される。即ち、直列に結合さ
れた複数のインバ−タ段の各インバ−タ段の出力と次の
インバ−タ段の入力との間に１対の並列相補スイッチか
ら成る転送ゲ−トを挿入し、また、その転送ゲ−トを構
成する１対のスイッチの１つをインバ−タ段を構成する
スタ−ブド・インバ−タの相当する電流源と共に制御電
圧Ｖｃによって共通に制御すると共に、該１対のスイッ
チの他の１つを他の電流源と共に供給電圧Ｖｄｄと制御
電圧Ｖｃとの差電圧Ｖｄｄ−Ｖｃによって制御する。
成した出力周波数をその制御電圧に対し直線的に比例す
ると共に供給電圧の平方根に対して反比例するようにす
ることである。これは、リング発振器の各インバ−タ
（遅延）段の出力に従来のシュミット・トリガ回路の代
わりに１対の並列相補的スイッチから成る転送ゲ−トを
使用することによって実現される。即ち、直列に結合さ
れた複数のインバ−タ段の各インバ−タ段の出力と次の
インバ−タ段の入力との間に１対の並列相補スイッチか
ら成る転送ゲ−トを挿入し、また、その転送ゲ−トを構
成する１対のスイッチの１つをインバ−タ段を構成する
スタ−ブド・インバ−タの相当する電流源と共に制御電
圧Ｖｃによって共通に制御すると共に、該１対のスイッ
チの他の１つを他の電流源と共に供給電圧Ｖｄｄと制御
電圧Ｖｃとの差電圧Ｖｄｄ−Ｖｃによって制御する。
【００１１】本発明のそのような実施態様から得られる
さらなる利点は、供給電圧の８０−９０％に達する高ヒ
ステリシスがリング発振器の各インバ−タ段に特別に生
成され、その結果、さらに高周波ノイズ防御能力を高め
ることができたことである。従来の構成とは異なり、本
発明の電圧制御発振器では、直列結合インバ−タ群の第
１スタ−ブド・インバ−タを起動するための従来必要と
した電圧／電流コンバ−タを必要としないことである。
本発明によれば、第１インバ−タ段は、実際には、制御
電圧信号によって直接起動される簡単な単位利得電圧シ
フト段であり、一方、これに続くその他の全インバ−タ
（遅延）段（偶数の）は、通例、各々転送ゲ−トに結合
されたスタ−ブド・インバ−タである。
さらなる利点は、供給電圧の８０−９０％に達する高ヒ
ステリシスがリング発振器の各インバ−タ段に特別に生
成され、その結果、さらに高周波ノイズ防御能力を高め
ることができたことである。従来の構成とは異なり、本
発明の電圧制御発振器では、直列結合インバ−タ群の第
１スタ−ブド・インバ−タを起動するための従来必要と
した電圧／電流コンバ−タを必要としないことである。
本発明によれば、第１インバ−タ段は、実際には、制御
電圧信号によって直接起動される簡単な単位利得電圧シ
フト段であり、一方、これに続くその他の全インバ−タ
（遅延）段（偶数の）は、通例、各々転送ゲ−トに結合
されたスタ−ブド・インバ−タである。
【００１２】
【実施例】以下、本発明の１実施態様を図３乃至図５に
基づいて説明する。図３は本発明による電圧制御リング
発振器（ＶＣＯ）の１実施態様を示す。図３において、
制御電圧信号Ｖｃに応答する制御回路は、基本的には、
１対の相補的トランジスタＭＶＮ，ＭＶＰによって形成
された単位利得電圧シフタの形をした第１インバ−タ段
２１から成る。この単位利得電圧シフト段２１は供給電
圧Ｖｄｄと制御電圧Ｖｃとの間の電圧差を出力する。
基づいて説明する。図３は本発明による電圧制御リング
発振器（ＶＣＯ）の１実施態様を示す。図３において、
制御電圧信号Ｖｃに応答する制御回路は、基本的には、
１対の相補的トランジスタＭＶＮ，ＭＶＰによって形成
された単位利得電圧シフタの形をした第１インバ−タ段
２１から成る。この単位利得電圧シフト段２１は供給電
圧Ｖｄｄと制御電圧Ｖｃとの間の電圧差を出力する。
【００１３】発振器は、さらに、いわゆるスタ−ブド・
インバ−タ型の直列に結合された複数の遅延インバ−タ
段２２ａ−２２ｎ（偶数の）と、１つの出力ドライバ２
３と、リング発振器のフィ−ド・バック・ラインと機能
的に結合された１つの制御論理回路（リセット／テスト
・バイパス論理）２４とを備えている。制御論理ブロッ
ク２４は、集積回路で試験をおこなうためのリセット、
停止、バイパス機能を実行するためのリング型の電圧制
御発振器に通常使用されている従来の制御ブロックと同
様のものである。単位利得電圧シフト段２１は、好まし
くは、単位電圧利得を確保するために同一相互コンダク
タンスを持つように設計された１対の相補的トランジス
タＭＶＮ，ＭＶＰによって構成されている。リング発振
器を形成する直列結合遅延インバ−タ段２２ａ−２２ｎ
が、それらのｎチャンネル・セクションでは制御電圧Ｖ
ｃによって、またそれらのｐチャンネル・セクションで
は供給電圧Ｖｄｄと制御電圧Ｖｃとの間の電圧差（Ｖｄ
ｄ−Ｖｃ）によって直接制御されるように、単位利得電
圧シフト段２１は制御電圧Ｖｃをシフトする。
インバ−タ型の直列に結合された複数の遅延インバ−タ
段２２ａ−２２ｎ（偶数の）と、１つの出力ドライバ２
３と、リング発振器のフィ−ド・バック・ラインと機能
的に結合された１つの制御論理回路（リセット／テスト
・バイパス論理）２４とを備えている。制御論理ブロッ
ク２４は、集積回路で試験をおこなうためのリセット、
停止、バイパス機能を実行するためのリング型の電圧制
御発振器に通常使用されている従来の制御ブロックと同
様のものである。単位利得電圧シフト段２１は、好まし
くは、単位電圧利得を確保するために同一相互コンダク
タンスを持つように設計された１対の相補的トランジス
タＭＶＮ，ＭＶＰによって構成されている。リング発振
器を形成する直列結合遅延インバ−タ段２２ａ−２２ｎ
が、それらのｎチャンネル・セクションでは制御電圧Ｖ
ｃによって、またそれらのｐチャンネル・セクションで
は供給電圧Ｖｄｄと制御電圧Ｖｃとの間の電圧差（Ｖｄ
ｄ−Ｖｃ）によって直接制御されるように、単位利得電
圧シフト段２１は制御電圧Ｖｃをシフトする。
【００１４】機能的に並列に結合された１対の相補的ト
ランジスタから成る出力転送ゲ−トは、単位利得電圧シ
フタで代表される第１インバ−タ段に続く各スタ−ブド
・インバ−タ遅延段の出力に連結されている。スタ−ブ
ド・インバ−タ段の数は、発振器の反応ル−プ中の全イ
ンバ−タ数が奇数になるように、偶数に設定されてい
る。各出力転送ゲ−トを構成する相補的トランジスタ
は、その出力転送ゲ−トの入力に連結されたスタ−ブド
・インバ−タ段の相当する電流源と共に、ｎチャンネル
では制御電圧Ｖｃによって、またｐチャンネルでは供給
電圧Ｖｄｄと制御電圧Ｖｃとの電圧差Ｖｄｄ−Ｖｃによ
って共通に起動される。図３を参照して、上述の本発明
の回路の動作の説明を以下に述べる。説明は、制御電圧
シフト段を構成する単位利得インバ−タ段に続く第１ス
タ−ブド・インバ−タ段２２ａについて述べる。第１ス
タ−ブド・インバ−タ段の負荷は、次に続くスタ−ブド
・インバ−タ段２２ｎの１対のトランジスタＭｊＮ，Ｍ
ｊＰである。
ランジスタから成る出力転送ゲ−トは、単位利得電圧シ
フタで代表される第１インバ−タ段に続く各スタ−ブド
・インバ−タ遅延段の出力に連結されている。スタ−ブ
ド・インバ−タ段の数は、発振器の反応ル−プ中の全イ
ンバ−タ数が奇数になるように、偶数に設定されてい
る。各出力転送ゲ−トを構成する相補的トランジスタ
は、その出力転送ゲ−トの入力に連結されたスタ−ブド
・インバ−タ段の相当する電流源と共に、ｎチャンネル
では制御電圧Ｖｃによって、またｐチャンネルでは供給
電圧Ｖｄｄと制御電圧Ｖｃとの電圧差Ｖｄｄ−Ｖｃによ
って共通に起動される。図３を参照して、上述の本発明
の回路の動作の説明を以下に述べる。説明は、制御電圧
シフト段を構成する単位利得インバ−タ段に続く第１ス
タ−ブド・インバ−タ段２２ａについて述べる。第１ス
タ−ブド・インバ−タ段の負荷は、次に続くスタ−ブド
・インバ−タ段２２ｎの１対のトランジスタＭｊＮ，Ｍ
ｊＰである。
【００１５】上記のように、インバ−タ制御電圧シフト
段（単位電圧利得を有する）を構成するトランジスタＭ
ＶＮ，ＭＶＰは、同一相互コンダクタンスを持つように
設計されている。即ち： ｇｍMVN ＝ｇｍmvp この相互コンダクタンスの一致は，プロセス拡大による
電気的パラメ−タと動作温度との変動の範囲で証明され
得る。従って、最初の近似では、トランジスタＭＳＮ、
ＭＳＰの両方は同一｜ＶＧＳ｜をもってバイアスされ
る。実際には、ＭＳＮは制御電圧Ｖｃによってバイアス
され、一方、ＭＳＰは差電圧Ｖｄｄ−Ｖｃによってバイ
アスされる。両方とも接地電位を基準にしている。制御
電圧Ｖｃの変動の許容範囲は次のように設定される。 ０．２５＜Ｖｃ／Ｖｄｄ＜０．６６
段（単位電圧利得を有する）を構成するトランジスタＭ
ＶＮ，ＭＶＰは、同一相互コンダクタンスを持つように
設計されている。即ち： ｇｍMVN ＝ｇｍmvp この相互コンダクタンスの一致は，プロセス拡大による
電気的パラメ−タと動作温度との変動の範囲で証明され
得る。従って、最初の近似では、トランジスタＭＳＮ、
ＭＳＰの両方は同一｜ＶＧＳ｜をもってバイアスされ
る。実際には、ＭＳＮは制御電圧Ｖｃによってバイアス
され、一方、ＭＳＰは差電圧Ｖｄｄ−Ｖｃによってバイ
アスされる。両方とも接地電位を基準にしている。制御
電圧Ｖｃの変動の許容範囲は次のように設定される。 ０．２５＜Ｖｃ／Ｖｄｄ＜０．６６
【００１６】ノ−ドＡがＶｄｄにチャ−ジされていると
仮定すると、ノ−ドＢもＶｄｄにチャ−ジされ、トラン
ジスタＭ１ＰはＯＮになり、一方、トランジスタＭ１Ｎ
はＯＦＦになる。この条件では、ＭＴＮはＯＦＦにな
り、ＭＴＰはＯＮになる。リング発振器の反応ノ−ドが
スイッチされる時、Ｍ１Ｎは導通し、ＭＳＮはノ−ドＡ
を定電流で放電し始める。ノ−ドＢでの電圧はノ−ドＡ
の電圧を追尾する。次の条件の時、 Ｖ（Ａ）＝Ｖ（Ｂ）＝Ｖｄｄ−Ｖｃ＋｜ＶTP｜＝Ｖ１ トランジスタＭＴＰもＯＦＦになり、その結果、ノ−ド
Ｂは実質的にノ−ドＡから離され、電圧Ｖ１にクランプ
される。トランジスタＭＳＮは線状電圧傾斜路を通って
ノ−ドＡを放電し続ける。
仮定すると、ノ−ドＢもＶｄｄにチャ−ジされ、トラン
ジスタＭ１ＰはＯＮになり、一方、トランジスタＭ１Ｎ
はＯＦＦになる。この条件では、ＭＴＮはＯＦＦにな
り、ＭＴＰはＯＮになる。リング発振器の反応ノ−ドが
スイッチされる時、Ｍ１Ｎは導通し、ＭＳＮはノ−ドＡ
を定電流で放電し始める。ノ−ドＢでの電圧はノ−ドＡ
の電圧を追尾する。次の条件の時、 Ｖ（Ａ）＝Ｖ（Ｂ）＝Ｖｄｄ−Ｖｃ＋｜ＶTP｜＝Ｖ１ トランジスタＭＴＰもＯＦＦになり、その結果、ノ−ド
Ｂは実質的にノ−ドＡから離され、電圧Ｖ１にクランプ
される。トランジスタＭＳＮは線状電圧傾斜路を通って
ノ−ドＡを放電し続ける。
【００１７】次の条件の時、 Ｖ（Ａ）＝Ｖｃ−ＶTN＝Ｖ２ ＭＴＮはＯＮになり、配電はそれ自身のノ−ドＡとＢに
なされ、電圧Ｖ（Ｂ）は電圧Ｖ（Ａ）に引き下げられ、
遂に両ノ−ドＡとＢは同一電位になると想定される。こ
れは次に続くインバ−タ段のスイッチングしきい値より
はるかに低い。従って、次のインバ−タ段（ＭｊＴとＭ
ｊＮ．．．）はスイッチされ、よって電圧制御発振器の
遅延インバ−タ段鎖を通って信号を伝える。第１スタ−
ブド・インバ−タ段での信号の電圧変動は、次に続くイ
ンバ−タ段スイッチ以前に、従って、Ｖｄｄ−Ｖ２に等
しくなる。
なされ、電圧Ｖ（Ｂ）は電圧Ｖ（Ａ）に引き下げられ、
遂に両ノ−ドＡとＢは同一電位になると想定される。こ
れは次に続くインバ−タ段のスイッチングしきい値より
はるかに低い。従って、次のインバ−タ段（ＭｊＴとＭ
ｊＮ．．．）はスイッチされ、よって電圧制御発振器の
遅延インバ−タ段鎖を通って信号を伝える。第１スタ−
ブド・インバ−タ段での信号の電圧変動は、次に続くイ
ンバ−タ段スイッチ以前に、従って、Ｖｄｄ−Ｖ２に等
しくなる。
【００１８】同様の推論によって、接地電位から始まる
ノ−ドＡが電圧Ｖｄｄに達する時、クランプ電圧Ｖ１が
次の式で与えられることを以下に示す。 Ｖ（Ａ）＝Ｖ（Ｂ）＝Ｖｃ−ＶTN＝Ｖ１ この時、配電は次の時に行われ、 Ｖ（Ａ）＝Ｖｄｄ−Ｖｃ＋｜ＶTP｜＝Ｖ２ 電圧変動はＶ２に等しくなる。結論として、発振器の第
１スタ−ブド・インバ−タ段の出力信号変動は、次のイ
ンバ−タ段スイッチ以前に、どちらかの方向（ノ−ドＶ
（Ａ）での電圧の上昇または下降）へ、次の推定を考慮
して、 ＶTN＝｜ＶTP｜＝ＶT 次の式で与えられる。 ΔＶ＝Ｖｄｄ−Ｖｃ＋ＶT
ノ−ドＡが電圧Ｖｄｄに達する時、クランプ電圧Ｖ１が
次の式で与えられることを以下に示す。 Ｖ（Ａ）＝Ｖ（Ｂ）＝Ｖｃ−ＶTN＝Ｖ１ この時、配電は次の時に行われ、 Ｖ（Ａ）＝Ｖｄｄ−Ｖｃ＋｜ＶTP｜＝Ｖ２ 電圧変動はＶ２に等しくなる。結論として、発振器の第
１スタ−ブド・インバ−タ段の出力信号変動は、次のイ
ンバ−タ段スイッチ以前に、どちらかの方向（ノ−ドＶ
（Ａ）での電圧の上昇または下降）へ、次の推定を考慮
して、 ＶTN＝｜ＶTP｜＝ＶT 次の式で与えられる。 ΔＶ＝Ｖｄｄ−Ｖｃ＋ＶT
【００１９】電圧制御リング発振器の反応ル−プを形成
するＮ＋１インバ−タ段を通って信号伝達の遅延は次の
式で与えられ、 ＴVCO ＝（Ｎ＋１）ＣloadΔＶ／ｌ0 ここでｌ0 は、ＭＳＮとＭＳＰを介しての充電／放電で
あり、即ち： ｌ0 ＝β（Ｖｃ−ＶT ）2 ，ここでβ＝βMSN ＝βMSP ＭＳＮとＭＳＰが同一利得を持つように設計されている
ことを考慮すると、電圧制御リング発振器の出力周波数
は次の式で与えられ、 ｆVCO ＝１／２ＴVCO ＝const.ｘＣload -1x （Ｖｃ−ＶT ）2 ／（Ｖｄｄ−Ｖｃ−ＶT ） ここでＣloadは、本質的にトランジスタＭ１Ｎ，Ｍ１
Ｐ，ＭＴＮ，ＭＴＰのドレイン接合キャパシタンスであ
る。トランジスタＭｊＮ，ＭｊＰのゲ−トキャパシタン
スは効果的にノ−ドＡから分離され、従って、それらは
Ｃloadに貢献しない。
するＮ＋１インバ−タ段を通って信号伝達の遅延は次の
式で与えられ、 ＴVCO ＝（Ｎ＋１）ＣloadΔＶ／ｌ0 ここでｌ0 は、ＭＳＮとＭＳＰを介しての充電／放電で
あり、即ち： ｌ0 ＝β（Ｖｃ−ＶT ）2 ，ここでβ＝βMSN ＝βMSP ＭＳＮとＭＳＰが同一利得を持つように設計されている
ことを考慮すると、電圧制御リング発振器の出力周波数
は次の式で与えられ、 ｆVCO ＝１／２ＴVCO ＝const.ｘＣload -1x （Ｖｃ−ＶT ）2 ／（Ｖｄｄ−Ｖｃ−ＶT ） ここでＣloadは、本質的にトランジスタＭ１Ｎ，Ｍ１
Ｐ，ＭＴＮ，ＭＴＰのドレイン接合キャパシタンスであ
る。トランジスタＭｊＮ，ＭｊＰのゲ−トキャパシタン
スは効果的にノ−ドＡから分離され、従って、それらは
Ｃloadに貢献しない。
【００２０】階段接合フィ−ルを仮定することによっ
て、次の式が書ける。 Ｃdrain ＝const.ｘ（１−Ｖ／φ）-0.5 ここでφは製造工程に依存した定数である。最初の近似
では、Ｃloadは上に示したドレイン・キャパシタンスに
対応しており、ΔＶ以上の平均値を取る。即ち： Ｃload＝const.ｘ（（１＋ΔＶ／φ）0.5 −１）／Ｖｄｄ 従って、 ｆVCO ＝const.ｘ〔Vdd ／((1+ΔＶ／φ) 0.5 -1)]ｘ（Vc−ＶT ）2 ／ΔＶ ΔＶパラメ−タの定義を考慮して、最後の式は次のよう
に単純化される。 ｆVCO ＝ const. ｘＶｃ／Ｖｄｄ0.5 前述のシステムによれば、電圧制御発振器によって生成
された出力周波数は制御電圧Ｖｃの線状関数であり、一
方それは、供給電圧の逆平方根関数によればＶｄｄと共
に変動する。
て、次の式が書ける。 Ｃdrain ＝const.ｘ（１−Ｖ／φ）-0.5 ここでφは製造工程に依存した定数である。最初の近似
では、Ｃloadは上に示したドレイン・キャパシタンスに
対応しており、ΔＶ以上の平均値を取る。即ち： Ｃload＝const.ｘ（（１＋ΔＶ／φ）0.5 −１）／Ｖｄｄ 従って、 ｆVCO ＝const.ｘ〔Vdd ／((1+ΔＶ／φ) 0.5 -1)]ｘ（Vc−ＶT ）2 ／ΔＶ ΔＶパラメ−タの定義を考慮して、最後の式は次のよう
に単純化される。 ｆVCO ＝ const. ｘＶｃ／Ｖｄｄ0.5 前述のシステムによれば、電圧制御発振器によって生成
された出力周波数は制御電圧Ｖｃの線状関数であり、一
方それは、供給電圧の逆平方根関数によればＶｄｄと共
に変動する。
【００２１】
【発明の効果】得られた利点は明らかである。 高ＰＳＲ：Ｖｄｄの１０％の変動に対し、電圧制御発振
器によって生成された周波数のちょうどほぼ３％の変動
が対応する。 大ヒステリシス：例えば、Ｖｄｄ＝５Ｖ，Ｖｃ＝２Ｖ，
ＶT ＝１Ｖとすると、ＣＭＯＳデバイスで達する最大Δ
Ｖ変位は４Ｖ位である。そのような大きな電圧変動は、
発振器（ジッタ変調）によって生成された出力周波数の
短期不安定性変調を最小にする傾向がある。
器によって生成された周波数のちょうどほぼ３％の変動
が対応する。 大ヒステリシス：例えば、Ｖｄｄ＝５Ｖ，Ｖｃ＝２Ｖ，
ＶT ＝１Ｖとすると、ＣＭＯＳデバイスで達する最大Δ
Ｖ変位は４Ｖ位である。そのような大きな電圧変動は、
発振器（ジッタ変調）によって生成された出力周波数の
短期不安定性変調を最小にする傾向がある。
【００２２】周波数と供給電圧との間の逆の関係：この
条件はル−プの安定化に役に立つ。実際、電圧制御リン
グ発振器の利得のＶｄｄへの依存性によって、低Ｖｄｄ
値において位相・周波数検知器（ＰＦＤ）の減少した利
得が補償される。このことは、フェ−ズ・ロック・ル−
プの帯域幅が２つの利得の積に依存していることを考慮
することによって著しく有利である。５Ｖの公称供給電
圧で機能する図３の電圧制御リング発振器の動作パラメ
−タを図４ａと図４ｂに内部電圧の図として示し、ま
た、供給電圧が、各々、４．５Ｖ，５．０Ｖおよび５．
５Ｖの時の発振器の転送特性を図５に示した。
条件はル−プの安定化に役に立つ。実際、電圧制御リン
グ発振器の利得のＶｄｄへの依存性によって、低Ｖｄｄ
値において位相・周波数検知器（ＰＦＤ）の減少した利
得が補償される。このことは、フェ−ズ・ロック・ル−
プの帯域幅が２つの利得の積に依存していることを考慮
することによって著しく有利である。５Ｖの公称供給電
圧で機能する図３の電圧制御リング発振器の動作パラメ
−タを図４ａと図４ｂに内部電圧の図として示し、ま
た、供給電圧が、各々、４．５Ｖ，５．０Ｖおよび５．
５Ｖの時の発振器の転送特性を図５に示した。
【図１】従来の電圧制御発振器を使用したＰＬＬ（フェ
ーズ・ロック・ループ）回路のブロック図。
ーズ・ロック・ループ）回路のブロック図。
【図２】従来のリング型電圧制御発振器の構成を示す回
路図。
路図。
【図３】本発明による電圧制御リング発振器の回路図。
【図４】図４ａ及び図４ｂともに本発明の電圧制御リン
グ発振器のシミュレ−ション動作における内部電圧を示
すグラフ図。
グ発振器のシミュレ−ション動作における内部電圧を示
すグラフ図。
【図５】本発明の電圧制御リング発振器の異なる供給電
圧を使用したシミュレ−ション動作における特性曲線を
示すグラフ図。
圧を使用したシミュレ−ション動作における特性曲線を
示すグラフ図。
Ｖｃ・・・制御電圧信号 ＭＶＮ、ＭＶＰ・・・相補
的トランジスタ ２１・・・第１インバ−タ段 Ｖｄｄ
・・・供給電圧 Ｖｃ・・・制御電圧 ２２ａ、２２ｎ
・・・遅延インバ−タ段 ２３・・・出力ドライバ ２
４・・・制御論理回路
的トランジスタ ２１・・・第１インバ−タ段 Ｖｄｄ
・・・供給電圧 Ｖｃ・・・制御電圧 ２２ａ、２２ｎ
・・・遅延インバ−タ段 ２３・・・出力ドライバ ２
４・・・制御論理回路
Claims (6)
- 【請求項１】 直列に結合され正のフィ−ドバック・ル
−プを形成する複数の遅延インバ−タ段から成り、各遅
延インバ−タ段が、共通に駆動される１対の相補スイッ
チと、各々が該１対の相補スイッチの１つと供給電圧ノ
−ドおよび回路の接地ノ−ドの１つとの間に結合された
１対の相補的電流源と、制御電圧に応答する制御手段と
から成る電圧制御発振器であって、前記直列に結合され
た複数の遅延インバ−タ段の各遅延インバ−タ段の出力
と次に続く遅延インバ−タ段の入力との間に結合された
並列に結合された１対の相補スイッチから成る転送ゲ−
トを備え、各転送ゲ−トの前記１対の相補スイッチの各
々が、該転送ゲ−トの入力に結合された遅延インバ−タ
段の相当する前記相補的電流源と共に共通に制御される
ことと、前記転送ゲ−トの前記１対の相補スイッチの１
つと前記１対の相補的電流源の１つが前記制御電圧によ
って制御されると共に前記転送ゲ−トの前記１対の相補
スイッチの他の１つと前記１対の相補的電流源の他の１
つが前記供給電圧と前記制御電圧との電圧差によって制
御されることとを特徴とする電圧制御発振器。 - 【請求項２】 前記請求項１記載の電圧制御発振器にお
いて、前記転送ゲ−トの前記１対の相補スイッチと前記
１対の相補的電流源とが集積ＣＭＯＳ構造によって形成
されたことを特徴とするＣＭＯＳ技術によって製造され
た電圧制御発振器。 - 【請求項３】 前記請求項２記載の電圧制御発振器にお
いて、前記制御電圧と前記供給電圧との比が０．２５−
０．６６であることを特徴とする電圧制御発振器。 - 【請求項４】 前記請求項１記載の電圧制御発振器にお
いて、前記制御手段が、前記供給電圧ノ−ドおよび前記
接地ノ−ドとの間に直列に結合された１対の相補的トラ
ンジスタから成る単位利得インバ−タ電圧シフト段から
成り、該１対の相補的トランジスタのｎチャンネル・ト
ランジスタはそのゲ−トを介して制御電圧によって起動
され、一方、前記１対の相補的トランジスタのダイオ−
ド型ｐチャンネル・トランジスタは前記ｎチャンネル・
トランジスタのドレインに共通に結合されたゲ−トとソ
−スを有し、該結合点ノ−ドが前記供給電圧と前記制御
電圧との前記差電圧でバイアスされることを特徴とする
電圧制御発振器。 - 【請求項５】 前記請求項４記載の電圧制御発振器にお
いて、前記制御手段を構成する前記１対の相補的トラン
ジスタが同一相互コンダクタンスを有することを特徴と
する電圧制御発振器。 - 【請求項６】 供給レ−ルと制御電圧ラインとから来る
ノイズによる電圧制御リング発振器によって生成された
出力周波数の短期不安定性を減少させる方法であって、
該電圧制御発振器によって生成された前記出力周波数を
その制御電圧に対し直線的に比例させると共に供給電圧
の平方根に対して反比例させることを特徴とする出力周
波数の短期不安定性を減少させる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830081.6 | 1995-03-07 | ||
| EP95830081A EP0731560B1 (en) | 1995-03-07 | 1995-03-07 | Wide frequency range VCO with low jitter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288801A true JPH08288801A (ja) | 1996-11-01 |
Family
ID=8221867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8078245A Pending JPH08288801A (ja) | 1995-03-07 | 1996-03-06 | 低ジッタ広周波数域電圧制御発振器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5666088A (ja) |
| EP (1) | EP0731560B1 (ja) |
| JP (1) | JPH08288801A (ja) |
| DE (1) | DE69530911D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| CN107204756A (zh) * | 2016-03-18 | 2017-09-26 | 精工半导体有限公司 | 振荡电路、升压电路及半导体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172758B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 주파수의 주기조절이 가능한 주파수발생기 |
| FR2750268B1 (fr) | 1996-06-19 | 1998-07-31 | Bull Sa | Procede pour obtenir un signal a frequence variable et cellule a retard variable adaptee a la mise en oeuvre de ce procede |
| US6385442B1 (en) * | 1998-03-04 | 2002-05-07 | Symbol Technologies, Inc. | Multiphase receiver and oscillator |
| US6373342B1 (en) * | 2000-07-20 | 2002-04-16 | Texas Instruments Incorporated | Jitter reduction circuit |
| JP2002111449A (ja) | 2000-09-29 | 2002-04-12 | Mitsubishi Electric Corp | 電圧制御発振回路およびそれを備える位相同期ループ回路 |
| US6650162B2 (en) * | 2000-11-23 | 2003-11-18 | Stmicroelectronics Ltd. | Digital clock generator circuit with built-in frequency and duty cycle control |
| JP2004096237A (ja) * | 2002-08-29 | 2004-03-25 | Nec Electronics Corp | 発振回路及び半導体集積回路 |
| JP4623546B2 (ja) * | 2003-05-30 | 2011-02-02 | 株式会社リコー | 電圧制御発振器、ｐｌｌ回路、パルス変調信号生成回路、半導体レーザ変調装置及び画像形成装置 |
| US7057427B2 (en) * | 2004-07-15 | 2006-06-06 | Freescale Semiconductor, Inc | Power on reset circuit |
| US8686799B2 (en) * | 2007-12-31 | 2014-04-01 | Texas Instruments Incorporated | Low noise wide range voltage-controlled oscillator with transistor feedback |
| US9397637B2 (en) | 2014-03-06 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator, semiconductor device, and electronic device |
| US9973176B2 (en) * | 2014-12-27 | 2018-05-15 | Intel Corporation | Circuits for digital and analog controlled oscillators |
| US11349456B2 (en) * | 2017-07-21 | 2022-05-31 | Texas Instruments Incorporated | Ultra-low energy per cycle oscillator topology |
| CN113326944B (zh) * | 2021-01-27 | 2022-03-25 | 腾讯科技（深圳）有限公司 | 一种量子电路及量子处理器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531742B2 (ja) * | 1988-05-17 | 1996-09-04 | 株式会社東芝 | 電圧制御発振回路 |
| US5285483A (en) * | 1992-04-07 | 1994-02-08 | Seiko Epson Corporation | Phase synchronization circuit |
-
1995
- 1995-03-07 EP EP95830081A patent/EP0731560B1/en not_active Expired - Lifetime
- 1995-03-07 DE DE69530911T patent/DE69530911D1/de not_active Expired - Lifetime
-
1996
- 1996-03-06 JP JP8078245A patent/JPH08288801A/ja active Pending
- 1996-03-06 US US08/611,290 patent/US5666088A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| CN107204756A (zh) * | 2016-03-18 | 2017-09-26 | 精工半导体有限公司 | 振荡电路、升压电路及半导体装置 |
| CN107204756B (zh) * | 2016-03-18 | 2021-08-24 | 艾普凌科有限公司 | 振荡电路、升压电路及半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0731560B1 (en) | 2003-05-28 |
| US5666088A (en) | 1997-09-09 |
| EP0731560A1 (en) | 1996-09-11 |
| DE69530911D1 (de) | 2003-07-03 |
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