KR100804650B1 - 래치를 가지는 차동-단일 컨버터 및 이를 구비한 위상동기루프 회로 - Google Patents

래치를 가지는 차동-단일 컨버터 및 이를 구비한 위상동기루프 회로 Download PDF

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Abstract

전력소모를 줄일 수 있고 듀티비 특성이 우수한 차동-단일 컨버터 및 이를 구비한 위상동기루프 회로가 개시되어 있다. 차동-단일 컨버터는 차동증폭기 및 래치회로를 구비한다. 차동증폭기는 차동입력신호를 증폭하여 차동출력신호를 발생시킨다. 래치회로는 차동출력신호를 래치시켜 단일 출력신호를 발생시킨다. 전압제어 발진기의 지연 셀에 공급되는 지연 셀 전압에 비례하는 바이어스 전압에 응답하여 차동증폭기의 바이어스 전류가 결정될 수 있다.

Description

래치를 가지는 차동-단일 컨버터 및 이를 구비한 위상동기루프 회로{DIFFERENTIAL-TO-SINGLE-ENDED CONVERTER AND PHASE LOCKED LOOP CIRCUIT HAVING THE SAME}
도 1은 종래의 차동-단일 컨버터의 하나의 예를 나타내는 회로도이다.
도 2는 본 발명의 하나의 실시예에 따른 차동-단일 컨버터를 나타내는 블록도이다.
도 3은 도 2에 도시된 차동-단일 컨버터에 포함되어 있는 차동증폭기의 하나의 실시예를 나타내는 회로도이다.
도 4는 도 2에 도시된 차동-단일 컨버터에 포함되어 있는 차동증폭기의 다른 하나의 실시예를 나타내는 회로도이다.
도 5는 도 2에 도시된 차동-단일 컨버터에 포함되어 있는 래치회로의 하나의 실시예를 나타내는 회로도이다.
도 6은 도 2에 도시된 차동-단일 컨버터에 포함되어 있는 버퍼회로의 하나의 실시예를 나타내는 회로도이다.
도 7은 도 2에 도시된 차동-단일 컨버터를 구비한 위상동기루프 회로의 하나의 실시예를 나타내는 회로도이다.
도 8은 도 7의 위상동기루프 회로에 포함되어 있는 전압제어 발진기의 하나의 실시예를 나타내는 회로도이다.
도 9는 도 8의 전압제어 발진기에 포함되어 있는 지연회로를 구성하는 하나의 지연 셀을 나타내는 회로도이다.
도 10a는 도 8에 도시된 전압제어 발진기에 대하여 시뮬레이션 조건들에 대하여 제어전압과 출력전압의 주파수와의 관계를 나타내는 그래프이다.
도 10b는 도 8에 도시된 전압제어 발진기에 대하여 시뮬레이션 조건들에 대하여 제어전압과 듀티비와의 관계를 나타내는 그래프이다.
도 10c는 도 1에 도시된 종래의 차동-단일 컨버터를 포함한 전압제어 발진기에 대하여 시뮬레이션 조건들에 대하여 제어전압과 듀티비와의 관계를 나타내는 그래프이다.
도 11은 도 1에 도시된 종래의 차동-단일 컨버터와 도 2에 도시된 본 발명의 실시예에 따른 차동-단일 컨버터에 대하여 제어전압과 소모 전류와의 관계를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 1430 : 차동-단일 컨버터
110 : 차동증폭기
120 : 래치회로
130 : 버퍼회로
1000 : 위상동기루프 회로
1100 : 위상/주파수 검출기
1200 : 차지펌프
1300 : 저역통과 필터
1400 : 전압제어 발진기(VCO)
1410 : 전압 컨버터
1420 : 지연회로
1500, 1600 : 분주회로
본 발명은 차동-단일 컨버터(이하, “디 투 에스 컨버터(D2S)”라 함) 및 이를 구비한 위상동기루프 회로에 관한 것으로, 특히 전력 소모를 감소시킬 수 있고 듀티비 특성이 우수한 디 투 에스 컨버터(D2S) 및 이를 구비한 위상동기루프 회로에 관한 것이다.
전압제어 발진기(Voltage-Controlled Oscillator)의 후단에 위치하는 디 투 에스(Differential-To-Single-ended) 컨버터(D2S)는 위상동기루프(Phase Locked Loop; PLL) 회로의 특성에 큰 영향을 주는 회로이다. 디 투 에스 컨버터(D2S)는 위상동기루프 회로의 출력신호의 듀티비(duty ratio), 동작전압의 범위, 및 전력소모에 중요한 영향을 준다. 위상동기루프 회로의 동작전압의 범위와 전력 소모는 서로 트레이드 오프(trade-off) 관계가 있다.
도 1은 종래의 디 투 에스(Differential-To-Single-ended) 컨버터의 하나의 예를 나타내는 회로도이다. 도 1을 참조하면, 디 투 에스 컨버터(D2S)는 NMOS 트랜지스터(MN1)와 PMOS 트랜지스터들(MP1, MP2)로 구성된 하나의 증폭단과 NMOS 트랜지스터(MN2)와 PMOS 트랜지스터들(MP3, MP4)로 구성된 하나의 증폭단을 구비한다. PMOS 트랜지스터(MP2)의 출력전류와 PMOS 트랜지스터(MP4)의 출력전류는 NMOS 트랜지스터들(MN3, MN4)로 구성된 전류미러 회로에 의해 비교되어 그 차이가 단일 출력전압(FOUT)으로서 출력된다.
그런데, 도 1에 도시된 바와 같은 종래의 디 투 에스 컨버터(D2S)는 단일 출력전압(FOUT)의 스윙 폭이 클 때는 소모하는 전력이 크다는 단점이 있다.
따라서, 전력소모가 적으면서도 듀티비 특성이 우수한 디 투 에스 컨버터(D2S)가 요구된다.
본 발명의 목적은 전력소모가 적고 듀티비 특성이 우수한 디 투 에스 컨버터(D2S)를 제공하는 것이다.
본 발명의 다른 목적은 전력소모가 적고 듀티비 특성이 우수한 디 투 에스 컨버터(D2S)를 포함하는 전압제어 발진기를 제공하는 것이다.
본 발명의 또 다른 목적은 전력소모가 적고 듀티비 특성이 우수한 디 투 에스 컨버터(D2S)를 포함하는 위상동기루프 회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 디 투 에스 컨버터(D2S)는 차동증폭기 및 래치회로를 구비한다.
차동증폭기는 차동입력신호를 증폭하여 차동출력신호를 발생시킨다. 래치회로는 상기 차동출력신호를 래치시켜 단일 출력신호를 발생시킨다.
상기 차동증폭기의 바이어스 전류는 전압제어 발진기의 지연 셀에 공급되는 지연 셀 전압에 비례하는 바이어스 전압에 응답하여 결정될 수 있다.
본 발명의 하나의 실시형태에 따른 전압제어 발진기는 전압 컨버터, 지연회로, 및 디 투 에스 컨버터(D2S)를 구비한다.
전압 컨버터는 제어전압에 응답하여 변화하는 셀 전원전압을 발생시킨다. 지연회로는 상기 셀 전원전압에 응답하여 변화되는 지연시간을 가지는 차동입력신호를 발생시킨다. 디 투 에스 컨버터(D2S)는 상기 차동입력신호를 수신하여 단일 출력신호를 발생시킨다.
상기 디 투 에스 컨버터(D2S)는 상기 차동입력신호를 증폭하여 차동출력신호를 발생시키는 차동증폭기, 및 상기 차동출력신호를 래치시켜 상기 단일 출력신호를 발생시키는 래치회로를 구비한다.
본 발명의 하나의 실시형태에 따른 위상동기루프 회로는 위상/주파수 검출기, 차지펌프, 저역통과 필터, 전압제어 발진기, 및 분주회로를 구비한다.
위상/주파수 검출기는 기준 전압과 피드백 전압의 위상과 주파수를 비교하고 상기 기준전압과 상기 피드백전압의 위상 차이를 검출하여 업신호와 다운신호를 발생시킨다. 차지펌프는 상기 업신호와 상기 다운신호에 응답하여 전류신호를 발생시킨다. 저역통과 필터는 상기 전류신호를 저역통과시키고 제어전압을 발생시킨다. 전압제어 발진기는 상기 제어전압에 응답하여 변화되는 주파수를 가지는 전압신호 를 발생시킨다. 분주회로는 상기 전압신호의 주파수를 분주하여 상기 피드백 전압을 발생시킨다.
상기 전압제어 발진기는 전압 컨버터, 지연회로, 및 디 투 에스 컨버터(D2S)를 구비한다.
전압 컨버터는 제어전압에 응답하여 변화하는 셀 전원전압을 발생시킨다. 지연회로는 상기 셀 전원전압에 응답하여 변화되는 지연시간을 가지는 차동입력신호를 발생시킨다. 디 투 에스 컨버터(D2S)는 상기 차동입력신호를 수신하여 단일 출력신호를 발생시킨다.
상기 디 투 에스 컨버터(D2S)는 상기 차동입력신호를 증폭하여 차동출력신호를 발생시키는 차동증폭기, 및 상기 차동출력신호를 래치시켜 상기 단일 출력신호를 발생시키는 래치회로를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 하나의 실시예에 따른 디 투 에스 컨버터(D2S)를 나타내는 블록도이다. 도 2를 참조하면, 디 투 에스 컨버터(D2S)(100)는 차동증폭기(110), 및 래치회로(120)를 구비한다.
차동증폭기(110)는 차동입력신호(VIP, VIM)를 증폭하여 차동출력신호(VOP, VOM)를 발생시키고, 래치회로(120)는 차동출력신호(VOP, VOM)를 래치시켜 단일 출력신호(LATO)를 발생시킨다. 도 2에 도시된 바와 같이 디 투 에스 컨버터(D2S)(100)는 차동출력신호(VOP, VOM) 중 하나의 신호(예를 들어, VOM)와 상기 출력된 단일의 래치 출력신호(LAT0)를 기초로 단일 출력 신호를 출력한다. 즉 래치회로(120)의 단일 출력신호(LAT0)와 차동출력신호(VOP, VOM) 중 하나가 결합된다. 차동증폭기(110)의 바이어스 전류는 전압제어 발진기(미도시)의 지연 셀에 공급되는 셀 전원전압에 비례하는 바이어스 전압(VCELP)에 응답하여 결정될 수 있다.
또한, 디 투 에스 컨버터(D2S)(100)는 단일 출력신호(LATO)를 버퍼링하는 버퍼회로(130)를 더 구비할 수 있다.
도 3은 도 2에 도시된 디 투 에스 컨버터(D2S)에 포함되어 있는 차동증폭기(110)의 하나의 실시예를 나타내는 회로도이다.
도 3을 참조하면, 차동증폭기(110)는 NMOS 트랜지스터들(MN11, MN12)과 PMOS 트랜지스터들(MP11, MP12)을 구비한다.
NMOS 트랜지스터(MN11)는 부의 차동 입력신호(VIM)가 인가되는 게이트와 노드(N1)에 결합된 드레인과 저 전원전압(VSS)이 인가되는 소스를 가진다. NMOS 트랜지스터(MN12)는 정의 차동 입력신호(VIP)가 인가되는 게이트와 노드(N2)에 결합된 드레인과 저 전원전압(VSS)이 인가되는 소스를 가진다. PMOS 트랜지스터(MP11)는 바이어스 전압(VCELP)이 인가되는 게이트와 노드(N1)에 결합된 드레인과 고 전원전압(VDD)이 인가되는 소스를 가진다. PMOS 트랜지스터(MP12)는 바이어스 전압(VCELP)이 인가되는 게이트와 노드(N2)에 결합된 드레인과 고 전원전압(VDD)이 인가되는 소스를 가진다.
도 3의 차동증폭기(110)의 노드(N1)에서 정의 차동 출력신호(VOP)가 출력되고, 노드(N2)에서 부의 차동 출력신호(VOM)가 출력된다.
도 4는 도 2에 도시된 디 투 에스 컨버터(D2S)에 포함되어 있는 차동증폭기(110)의 다른 하나의 실시예를 나타내는 회로도이다.
도 4를 참조하면, 차동증폭기(110)는 NMOS 트랜지스터들(MN11, MN12, MN13, 및 MN14)과 PMOS 트랜지스터들(MP11, MP12)을 구비한다.
NMOS 트랜지스터(MN11)는 부의 차동 입력신호(VIM)가 인가되는 게이트와 노드(N1)에 결합된 드레인과 저 전원전압(VSS)이 인가되는 소스를 가진다. NMOS 트랜지스터(MN12)는 정의 차동 입력신호(VIP)가 인가되는 게이트와 노드(N2)에 결합된 드레인과 저 전원전압(VSS)이 인가되는 소스를 가진다. NMOS 트랜지스터(MN13)는 정의 차동 입력신호(VIP)가 인가되는 게이트와 노드(N1)에 결합된 소스를 가진다. NMOS 트랜지스터(MN14)는 부의 차동 입력신호(VIM)가 인가되는 게이트와 노드(N2)에 결합된 소스를 가진다. PMOS 트랜지스터(MP11)는 바이어스 전압(VCELP)이 인가되는 게이트와 NMOS 트랜지스터(MN13)의 드레인에 결합된 드레인과 고 전원전압(VDD)이 인가되는 소스를 가진다. PMOS 트랜지스터(MP12)는 바이어스 전압(VCELP)이 인가되는 게이트와 NMOS 트랜지스터(MN13)의 드레인에 결합된 드레인과 고 전원전압(VDD)이 인가되는 소스를 가진다.
도 4의 차동증폭기(110)의 노드(N1)에서 정의 차동 출력신호(VOP)가 출력되고, 노드(N2)에서 부의 차동 출력신호(VOM)가 출력된다.
도 5는 도 2에 도시된 디 투 에스 컨버터(D2S)에 포함되어 있는 래치회로(120)의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 래치회로(120)는 PMOS 트랜지스터들(MP13, MP14)을 구비한다. PMOS 트랜지스터(MP13)는 노드(N2)에 결합된 게이트와 노드(N1)에 결합된 드레인과 고 전원전압(VDD)이 인가되는 소스를 가진다. PMOS 트랜지스터(MP14)는 노드(N1)에 결합된 게이트와 노드(N2)에 결합된 드레인과 고 전원전압(VDD)이 인가되는 소스를 가진다.
도 5의 래치회로(120)의 노드(N2)에서 단일 출력신호(LATO)가 출력된다.
도 6은 도 2에 도시된 디 투 에스 컨버터(D2S)에 포함되어 있는 버퍼회로(130)의 하나의 실시예를 나타내는 회로도이다.
도 6을 참조하면, 버퍼회로(130)는 PMOS 트랜지스터들(MP15, MP16)과 NMOS 트랜지스터들(MN15, MN16)을 구비한다.
PMOS 트랜지스터(MP15)와 NMOS 트랜지스터(MN15)는 하나의 인버터를 구성하고, PMOS 트랜지스터(MP16)와 NMOS 트랜지스터(MN16)는 하나의 인버터를 구성한다.
단일 출력신호(LATO)는 버퍼회로(130)를 통해 버퍼링되어 위상동기루프 회로의 출력전압(FOUT)으로서 출력된다.
이하, 도 2 내지 도 6을 참조하여 본 발명의 하나의 실시예에 따른 디 투 에스 컨버터(D2S)(100)의 동작을 설명한다.
도 2에서, 차동증폭기(110)에 공급되는 바이어스 전압(VCELP)은 전압제어 발진기의 지연 셀에 공급되는 셀 전원전압에 비례하는 전압일 수 있다.
도 3을 참조하면, PMOS 트랜지스터들(MP1, MP12)을 통해 차동증폭기(110)에 공급되는 바이어스 전류는 바이어스 전압(VCELP)에 응답하여 변화된다. 전압제어 발진기에서 제어전압이 변화하면 전압제어 발진기의 지연 셀에 공급되는 셀 전원전압이 변화한다. 바이어스 전압(VCELP)이 전압제어 발진기의 지연 셀에 공급되는 셀 전원전압에 비례하는 전압이므로, 디 투 에스 컨버터(D2S)(100)의 출력신호(FOUT)의 스윙 폭은 전압제어 발진기의 제어전압의 변화에 적응적으로(adaptively) 변화한다. 예를 들면, 제어전압이 증가하면 바이어스 전압(VCELP)이 증가하고 디 투 에 스 컨버터(D2S)(100)의 출력신호(FOUT)의 스윙 폭이 증가하고, 제어전압이 감소하면 바이어스 전압(VCELP)이 감소하고 디 투 에스 컨버터(D2S)(100)의 출력신호(FOUT)의 스윙 폭이 감소한다. 따라서, 디 투 에스 컨버터(D2S)(100)가 트리거링되는 입력전압이 거의 일정하게 된다.
도 2, 도 3 및 도 5를 참조하면, 부의 차동 입력신호(VIM)가 증가하고, 정의 차동 입력신호(VIP)가 감소하면, 부의 차동 출력신호(VOM)가 증가하고 정의 차동 출력신호(VOP)가 감소한다. 이 때, 래치회로(120)를 구성하는 PMOS 트랜지스터(MP13)가 오프되고 PMOS 트랜지스터(MP14)가 온되어, 부의 차동 출력신호(VOM)는 로직 "하이" 상태로 되고 정의 차동 출력신호(VOP)는 로직 "로우" 상태로 된다. NMOS 트랜지스터(MN11)에 흐르는 전류가 증가할 때 PMOS 트랜지스터(MP13)는 오프되고 NMOS 트랜지스터(MN12)에 흐르는 전류가 증가할 때 PMOS 트랜지스터(MP14)는 오프되므로 래치회로(120)의 추가에 기인한 동적 전류의 증가는 거의 없게 된다.
도 2, 도 4 및 도 5를 참조하면, 부의 차동 입력신호(VIM)가 증가하고, 정의 차동 입력신호(VIP)가 감소하면, 부의 차동 출력신호(VOM)가 증가하고 정의 차동 출력신호(VOP)가 감소한다. 이 때, 래치회로(120)를 구성하는 PMOS 트랜지스터(MP13)가 오프되고 PMOS 트랜지스터(MP14)가 온되어, 부의 차동 출력신호(VOM)는 로직 "하이" 상태로 되고 정의 차동 출력신호(VOP)는 로직 "로우" 상태로 된다. NMOS 트랜지스터(MN11)에 흐르는 전류가 증가할 때 PMOS 트랜지스터(MP13)는 오프되고 NMOS 트랜지스터(MN12)에 흐르는 전류가 증가할 때 PMOS 트랜지스터(MP14)는 오프되므로 래치회로(120)의 추가에 기인한 소모전류의 증가는 거의 없게 된다.
도 4는 도 3의 차동증폭기에 차동 입력신호(VIP, VIM)가 인가되는 NMOS 트랜지스터들(MN13, MN14)이 더 포함되어 있다. NMOS 트랜지스터(MN11)와 NMOS 트랜지스터(MN13)는 하나의 차동 스위치를 구성하고, NMOS 트랜지스터(MN12)와 NMOS 트랜지스터(MN14)는 하나의 차동 스위치를 구성한다. 즉, NMOS 트랜지스터(MN11)를 통해 흐르는 전류가 증가하면, NMOS 트랜지스터(MN13)를 통해 흐르는 전류는 감소하고, NMOS 트랜지스터(MN11)를 통해 흐르는 전류가 감소하면, NMOS 트랜지스터(MN13)를 통해 흐르는 전류는 증가한다. 마찬가지로, NMOS 트랜지스터(MN12)를 통해 흐르는 전류가 증가하면, NMOS 트랜지스터(MN14)를 통해 흐르는 전류는 감소하고, NMOS 트랜지스터(MN12)를 통해 흐르는 전류가 감소하면, NMOS 트랜지스터(MN14)를 통해 흐르는 전류는 증가한다.
따라서, 도 4에 도시된 차동증폭기(110)와 도 5의 래치회로(120)를 포함하는 디 투 에스 컨버터(D2S)(100)는 듀티비의 특성이 우수하게 된다.
도 7은 도 2에 도시된 디 투 에스 컨버터(D2S)를 구비한 위상동기루프 회로(1000)의 하나의 실시예를 나타내는 회로도이다.
도 7을 참조하면, 위상동기루프 회로(1000)는 위상/주파수 검출기(1100), 차지펌프(1200), 저역통과 필터(1300), 전압제어 발진기(VCO)(1400), 및 제 1 분주회로(DIVIDER)(1500)를 구비한다. 저역통과 필터(1300)는 저항(R1)과 커패시터들(C1, C2)을 구비한다. 또한, 위상동기루프 회로(1000)는 제 2 분주회로(SCALER)(1600)를 더 구비할 수 있다.
위상/주파수 검출기(1100)는 기준 전압(FREF)과 피드백 전압(FFEED)의 위상 과 주파수를 비교하고 기준전압(FREF)과 상기 피드백전압(FFEED)의 위상 차이를 검출하여 업신호(UP)와 다운신호(DN)를 발생시킨다. 차지펌프(1200)는 업신호(UP)와 다운신호(DN)에 응답하여 전류신호를 발생시킨다. 저역통과 필터(1300)는 차지펌프(1200)의 출력신호를 저역통과시키고 제어전압(VCON)을 발생시킨다. 전압제어 발진기(1400)는 제어전압(VCON)에 응답하여 변화되는 주파수를 가지는 전압신호(FOUT)를 발생시킨다. 제 1 분주회로(1500)는 전압신호(FOUT)의 주파수를 분주하여 피드백 전압(FFEED)을 발생시키고, 제 2 분주회로(1600)는 전압신호(FOUT)의 주파수를 분주하여 최종 출력신호(FFOUT)를 발생시킨다.
도 7의 위상동기루프 회로(1000)는 위상동기 루프를 통해 기준전압(FREF)과 위상이 동기된 출력전압(FFOUT)을 발생시킨다. 제 1 분주회로(DIVIDER)(1500)는 전압제어 발진기의 출력신호(FOUT)의 주파수를 증가시키는 기능을 하고, 제 2 분주회로(SCALER)(1600)는 전압제어 발진기의 출력신호(FOUT)의 주파수를 감소시키는 기능을 한다.
도 8은 도 7의 위상동기루프 회로에 포함되어 있는 전압제어 발진기(1400)의 하나의 실시예를 나타내는 회로도이다.
도 8을 참조하면, 전압제어 발진기(1400)는 전압 컨버터(1410), 지연회로(1420), 및 디 투 에스 컨버터(D2S)(1430)를 구비한다.
전압 컨버터(1410)는 제어전압(VCON)에 응답하여 변화하는 셀 전원전압(VCELL)을 발생시킨다. 지연회로(1420)는 셀 전원전압(VCELL)에 응답하여 변화되는 지연시간을 가지는 차동입력신호(VIP, VIM)를 발생시킨다. 디 투 에스 컨버터 (D2S)(1430)는 차동입력신호(VIP, VIM)를 단일 출력신호(FOUT)로 변환시킨다.
전압 컨버터(1410)는 차동증폭기(1412), 및 PMOS 트랜지스터를 구비한다.
차동증폭기(1412)는 제어전압(VCON)과 노드(N11)의 전압의 차이를 증폭한다. PMOS 트랜지스터(1414)는 차동증폭기(1412)의 출력신호에 응답하여 노드(N11)의 전위를 변화시킨다.
지연회로(1420)는 캐스케이드 연결된 지연 셀들(1420-1 ~ 1420-n)을 구비한다.
도 8에 도시된 전압제어 발진기(1400)에 포함된 디 투 에스 컨버터(D2S)(1430)는 도 2에 도시된 디 투 에스 컨버터(D2S)(100)와 같은 회로 구성을 가진다.
도 9는 도 8의 전압제어 발진기(1400)에 포함되어 있는 지연회로(1420)를 구성하는 하나의 지연 셀을 나타내는 회로도이다.
지연 셀(1420)은 NMOS 트랜지스터들(1423, 1424, 1425), 및 PMOS 트랜지스터들(1421, 1422)을 구비한다.
NMOS 트랜지스터(1425)는 바이어스 전압(VB)이 인가되는 게이트와 노드(N13)에 결합된 드레인과 저 전원전압(VSS)이 인가되는 소스를 가진다. NMOS 트랜지스터(1423)는 부의 차동 입력신호(VIN-)가 인가되는 게이트와 노드(N11)에 결합된 드레인과 노드(N13)에 결합된 소스를 가진다. NMOS 트랜지스터(1424)는 정의 차동 입력신호(VIN+)가 인가되는 게이트와 노드(N12)에 결합된 드레인과 노드(N13)에 결합된 소스를 가진다. PMOS 트랜지스터(1421)는 노드(N11)에 공통으로 결합된 드레인과 게이트 및 셀 전원전압(VCELL)이 인가되는 소스를 가진다. PMOS 트랜지스터(1422)는 노드(N11)에 결합된 게이트와 셀 전원전압(VCELL)이 인가되는 소스와 노드(N12)에 결합된 드레인을 가진다.
도 9의 지연 셀(1420)의 노드(N11)에서 정의 차동 출력신호(VO+)가 출력되고, 노드(N1)에서 부의 차동 출력신호(VO-)가 출력된다.
도 9에 도시된 지연 셀(1420)은 차동증폭기의 구성을 가지고 차동 입력신호(VIN-, VIN+)를 수신하여 증폭하고 차동 출력신호(VO+, VO-)를 출력한다. 셀 전원전압(VCELL)의 변화함에 따라 지연 셀(1420)에 의해 지연되는 지연시간이 변화된다.
이하, 도 8 및 도 9를 참조하여 본 발명의 디 투 에스 컨버터(D2S)가 적용된 전압제어 발진기(1400)의 동작을 설명한다.
도 8에서, 전압 컨버터(1410)의 출력인 셀 전원전압(VCELL)은 제어전압(VCON)에 응답하여 변화한다. 지연회로(1420)를 구성하는 지연 셀들(1420-1 ~ 1420-n)에 공급되는 셀 전원전압(VCELL)이 변화하면, 지연회로(1420)에 의해 지연되는 지연시간이 변화된다. 예를 들면, 제어전압(VCON)이 증가하면, 셀 전원전압(VCELL)이 감소하여 지연회로(1420)에 의해 지연되는 지연시간이 증가하고, 제어전압(VCON)이 감소하면, 셀 전원전압(VCELL)이 증가하여 지연회로(1420)에 의해 지연되는 지연시간이 감소한다.
디 투 에스 컨버터(D2S)(1430)는 도 2에 도시된 디 투 에스 컨버터(D2S)(100)와 같은 회로 구성을 가지며, 차동입력신호(VIP, VIM)를 단일 출력신호 (FOUT)로 변환시킨다. 도 2에 도시된 디 투 에스 컨버터(D2S)(100)는 래치 회로를 구비하며 회로가 간단하고 전력소모가 작고 듀티비 특성이 좋다. 따라서, 전압제어 발진기(1400)의 출력신호(FOUT)는 듀티비 특성이 좋고 전력소모가 작다는 장점이 있다.
도 10a 내지 도 10c는 시뮬레이션 조건을 변화시킬 때 전압제어 발진기의 제어전압의 변화에 따른 출력전압의 주파수, 및 듀티비의 변화를 나타내는 그래프이다. 도 10a 내지 도 10c에서, 시뮬레이션 조건은 고속조건(FF), 중간 조건(NN), 및 저속 조건(SS)을 포함한다. 고속조건(FF)은 회로에 포함된 트랜지스터들이 낮은 스레숄드 전압(threshold voltage)을 가지고 응답속도가 빠르고, 측정온도는 125℃, 동작전압은 1.1V인 조건이다. 중간 조건(NN)은 회로에 포함된 트랜지스터들이 중간 스레숄드 전압을 가지고 응답속도가 중간이고, 측정온도는 55℃, 동작전압은 1.0V인 조건이다. 저속 조건(SS)은 회로에 포함된 트랜지스터들이 높은 스레숄드 전압을 가지고 응답속도가 느리고, 측정온도는 -45℃, 동작전압은 0.9V인 조건이다.
도 10a는 도 8에 도시된 전압제어 발진기에 대하여 시뮬레이션 조건들에 대하여 제어전압과 출력전압의 주파수와의 관계를 나타내는 그래프이다. 도 10a를 참조하면, 출력전압(FOUT)의 주파수는 제어전압(VCON)의 변화에 따라 선형적으로 변화하고 있음을 알 수 있다.
도 10b는 도 8에 도시된 전압제어 발진기에 대하여 시뮬레이션 조건들에 대하여 제어전압과 듀티비와의 관계를 나타내는 그래프이다. 도 10b를 참조하면, 듀티비는 0.48과 0.52 사이의 값을 가지며 0.5에 근사함을 알 수 있다.
도 10c는 도 1에 도시된 종래의 디 투 에스를 포함한 전압제어 발진기에 대하여 시뮬레이션 조건들에 대하여 제어전압과 듀티비와의 관계를 나타내는 그래프이다. 도 10c를 참조하면, 듀티비는 0.48과 0.52 사이의 값을 가지며 0.5에 근사함을 알 수 있다.
도 10a 내지 도 10c를 참조하면, 도 8에 도시된 본 발명에 따른 전압제어 발진기는 전압제어 발진기의 제어전압의 변화에 따른 출력전압의 주파수가 선형적으로 변화하며, 듀티비는 종래 기술의 디 투 에스를 포함하는 전압제어 발진기의 듀티비와 거의 유사한 특성을 가진다.
도 11은 도 1에 도시된 종래의 디 투 에스 컨버터(D2S)와 도 2에 도시된 본 발명의 실시예에 따른 디 투 에스 컨버터(D2S)에 대하여 제어전압과 소모 전류와의 관계를 나타내는 그래프이다. 도 11에서도 도 10a 내지 도 10c에서와 같이, 고속조건(FF), 중간 조건(NN), 및 저속 조건(SS)을 포함하는 시뮬레이션 조건에 대해 시뮬레이션을 수행한 결과를 나타내었다.
도 11에서 알 수 있듯이, 본 발명의 디 투 에스 컨버터(D2S)에서 소모하는 전류는 종래의 디 투 에스 컨버터(D2S)에서 소모하는 전류보다 낮음을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 디 투 에스 컨버터(D2S)는 래치회로를 구비하고, 전압제어 발진기의 제어전압에 비례하는 바이어스 전압이 제공되는 차동증폭기를 구비하여, 전력소모가 적고 듀티비 특성이 우수하다. 따라서, 디 투 에스 컨버터(D2S)를 구비한 위상동기루프 회로는 회로가 간단하고 전력소모가 적다.

Claims (24)

  1. 차동 입력 신호를 증폭하여 차동 출력 신호를 생성하는 차동 증폭기; 및
    상기 생성된 차동 출력 신호를 기초로 단일의 래치 출력 신호를 생성하고, 상기 생성된 단일의 래치 출력 신호를 출력하는 래치 회로를 포함하고,
    상기 차동 출력 신호의 제1 출력 신호 또는 제2 출력 신호와 상기 출력된 단일의 래치 출력 신호를 기초로 단일 출력 신호를 출력하는 차동-단일 컨버터(Differential-to-Single-ended Converter).
  2. 제1항에 있어서, 상기 래치 회로는
    상기 차동 출력 신호의 상기 제1 출력 신호가 게이트에 인가되고 제1 전원전압이 소스에 인가되며 상기 차동 출력 신호의 상기 제2 출력 신호가 드레인에 인가되는 제1 피모스; 및
    상기 차동 출력 신호의 상기 제2 출력 신호가 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되며 상기 차동 출력 신호의 상기 제1 출력 신호가 드레인에 인가되는 제2 피모스를 포함하고,
    상기 제2 피모스의 드레인으로부터 상기 단일의 래치 출력 신호를 출력하는 것을 특징으로 하는 차동-단일 컨버터.
  3. 제2항에 있어서, 상기 차동 증폭기는
    바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제3 피모스;
    상기 바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제4 피모스;
    상기 차동 입력 신호의 제1 입력 신호가 게이트에 인가되고 상기 제3 피모스의 드레인이 드레인에 연결되며 상기 제1 전원전압보다 낮은 제2 전원전압이 소스에 연결되는 제1 엔모스; 및
    상기 차동 입력 신호의 제 2 입력 신호가 게이트에 인가되고 상기 제4 피모스의 드레인이 드레인에 연결되며 상기 제2 전원전압이 소스에 연결되는 제2 엔모스를 포함하고,
    상기 제1 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제2 출력 신호를 출력하고, 상기 제2 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제1 출력 신호를 출력하는 것을 특징으로 하는 차동-단일 컨버터.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제2항에 있어서, 상기 차동 증폭기는
    바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제3 피모스;
    상기 바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제4 피모스;
    상기 차동 입력 신호의 제1 입력 신호가 게이트에 인가되고 상기 제3 피모스의 드레인에 드레인이 연결되는 제1 엔모스;
    상기 차동 입력 신호의 제2 입력 신호가 게이트에 인가되고 상기 제4 피모스의 드레인에 드레인이 연결되는 제2 엔모스;
    상기 차동 입력 신호의 상기 제2 입력 신호가 게이트에 인가되고 상기 제1 엔모스의 소스가 드레인에 연결되며 상기 제1 전원전압보다 낮은 제2 전원전압이 소스에 인가되는 제3 엔모스; 및
    상기 차동 입력 신호의 상기 제1 입력 신호가 게이트에 인가되고 상기 제2 엔모스의 소스가 드레인에 연결되며 상기 제2 전원전압이 소스에 인가되는 제4 엔모스를 포함하고,
    상기 제3 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제2 출력 신호를 출력하고, 상기 제4 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제1 출력 신호를 출력하는 것을 특징으로 하는 차동-단일 컨버터.
  8. 삭제
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  10. 삭제
  11. 제1항에 있어서,
    상기 단일 출력 신호를 버퍼링하여 상기 버퍼링된 신호를 출력하는 버퍼를 더 포함하는 것을 특징으로 하는 차동-단일 컨버터.
  12. 제어 전압에 응답하여 변화하는 셀 전원전압을 발생시키는 전압 컨버터;
    상기 셀 전원전압에 응답하여 변화되는 지연시간을 가지는 차동 입력 신호를 발생시키는 지연 회로; 및
    상기 차동 입력 신호를 수신하여 단일 출력신호를 발생시키는 차동-단일 컨버터를 포함하고,
    상기 차동-단일 컨버터는
    차동 입력 신호를 증폭하여 차동 출력 신호를 생성하는 차동 증폭기; 및
    상기 생성된 차동 출력 신호를 기초로 단일의 래치 출력 신호를 생성하고, 상기 생성된 단일의 래치 출력 신호를 출력하는 래치 회로를 포함하고,
    상기 차동 출력 신호의 제1 출력 신호 또는 제2 출력 신호와 상기 출력된 단일의 래치 출력 신호를 기초로 단일 출력 신호를 출력하는 전압제어 발진기.
  13. 제 12 항에 있어서,
    상기 차동증폭기의 바이어스 전류는 전압제어 발진기의 지연 셀에 공급되는 지연 셀 전압에 비례하는 바이어스 전압에 응답하여 결정되는 것을 특징으로 하는 전압제어 발진기.
  14. 제13항에 있어서, 상기 래치 회로는
    상기 차동 출력 신호의 상기 제1 출력 신호가 게이트에 인가되고 제1 전원전압이 소스에 인가되며 상기 차동 출력 신호의 상기 제2 출력 신호가 드레인에 인가되는 제1 피모스; 및
    상기 차동 출력 신호의 상기 제2 출력 신호가 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되며 상기 차동 출력 신호의 상기 제1 출력 신호가 드레인에 인가되는 제2 피모스를 포함하고,
    상기 제2 피모스의 드레인으로부터 상기 단일의 래치 출력 신호를 출력하는 것을 특징으로 하는 전압제어 발진기.
  15. 제14항에 있어서, 상기 차동 증폭기는
    상기 바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제3 피모스;
    상기 바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제4 피모스;
    상기 차동 입력 신호의 제1 입력 신호가 게이트에 인가되고 상기 제3 피모스의 드레인에 드레인이 연결되는 제1 엔모스;
    상기 차동 입력 신호의 제2 입력 신호가 게이트에 인가되고 상기 제4 피모스의 드레인에 드레인이 연결되는 제2 엔모스;
    상기 차동 입력 신호의 상기 제2 입력 신호가 게이트에 인가되고 상기 제1 엔모스의 소스가 드레인에 연결되며 상기 제1 전원전압보다 낮은 제2 전원전압이 소스에 인가되는 제3 엔모스; 및
    상기 차동 입력 신호의 상기 제1 입력 신호가 게이트에 인가되고 상기 제2 엔모스의 소스가 드레인에 연결되며 상기 제2 전원전압이 소스에 인가되는 제4 엔모스를 포함하고,
    상기 제3 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제2 출력 신호를 출력하고, 상기 제4 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제1 출력 신호를 출력하는 것을 특징으로 하는 전압제어 발진기.
  16. 삭제
  17. 삭제
  18. 제14항에 있어서, 상기 차동 증폭기는
    상기 바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제3 피모스;
    상기 바이어스 전압이 게이트에 인가되고 상기 제1 전원전압이 소스에 인가되는 제4 피모스;
    상기 차동 입력 신호의 제1 입력 신호가 게이트에 인가되고 상기 제3 피모스의 드레인에 드레인이 연결되는 제1 엔모스;
    상기 차동 입력 신호의 제2 입력 신호가 게이트에 인가되고 상기 제4 피모스의 드레인에 드레인이 연결되는 제2 엔모스;
    상기 차동 입력 신호의 상기 제2 입력 신호가 게이트에 인가되고 상기 제1 엔모스의 소스가 드레인에 연결되며 상기 제1 전원전압보다 낮은 제2 전원전압이 소스에 인가되는 제3 엔모스; 및
    상기 차동 입력 신호의 상기 제1 입력 신호가 게이트에 인가되고 상기 제2 엔모스의 소스가 드레인에 연결되며 상기 제2 전원전압이 소스에 인가되는 제4 엔모스를 포함하고,
    상기 제3 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제2 출력 신호를 출력하고, 상기 제4 엔모스의 드레인으로부터 상기 차동 출력 신호의 상기 제1 출력 신호를 출력하는 것을 특징으로 하는 전압제어 발진기.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제12항에 있어서,
    상기 단일 출력 신호를 버퍼링하여 상기 버퍼링된 신호를 출력하는 버퍼를 더 포함하는 것을 특징으로 하는 전압제어 발진기.
  23. 기준 전압과 피드백 전압의 위상과 주파수를 비교하고 상기 기준전압과 상기 피드백전압의 위상 차이를 검출하여 업신호와 다운신호를 발생시키는 위상/주파수 검출기;
    상기 업신호와 상기 다운신호에 응답하여 전류신호를 발생시키는 차지펌프;
    상기 전류신호를 저역통과시키고 제어전압을 발생시키는 저역통과 필터;
    상기 제어전압에 응답하여 변화되는 주파수를 가지는 전압신호를 발생시키는 전압제어 발진기; 및
    상기 전압신호의 주파수를 분주하여 상기 피드백 전압을 발생시키는 분주회로를 포함하고,
    상기 전압제어 발진기는
    상기 제어전압에 응답하여 변화하는 셀 전원전압을 발생시키는 전압 컨버터;
    상기 셀 전원전압에 응답하여 변화되는 지연시간을 가지는 차동입력신호를 발생시키는 지연회로; 및
    상기 차동입력신호를 단일 출력신호로 변환시키는 차동-단일 컨버터를 포함하고,
    상기 차동-단일 컨버터는
    차동 입력 신호를 증폭하여 차동 출력 신호를 생성하는 차동 증폭기; 및
    상기 생성된 차동 출력 신호를 기초로 단일의 래치 출력 신호를 생성하고, 상기 생성된 단일의 래치 출력 신호를 출력하는 래치 회로를 포함하고,
    상기 차동 출력 신호 중 하나의 신호와 상기 출력된 단일의 래치 출력 신호를 기초로 단일 출력 신호를 출력하는 것을 특징으로 하는 위상동기루프 회로.
  24. 제 23 항에 있어서,
    상기 차동증폭기의 바이어스 전류는 전압제어 발진기의 지연 셀에 공급되는 지연 셀 전압에 비례하는 바이어스 전압에 응답하여 결정되는 것을 특징으로 하는 위상동기루프 회로.
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