KR19980018571A - 전자 회로 및 저항기 네트워크 - Google Patents

Abstract

저항기 네트워크(205) 및 연산 증폭기(260)를 갖는 차동 대 싱글엔드형 변환기(differential-to-single-ended converter :200)가 소개된다. 종래 기술의 변환기에 비해, 저항기 (250)가 연산 증폭기(260)의 비반전 입력(264)과 변환기(200)의 네가티브 입력 단자(202) 사이에 위치한다. 상기 비반전 입력(264)의 동상 전압(V_nii')은 상기 변환기(200)의 차동 입력 전압(V_in ^#)에 따르고, 낮은 요동(fluctuation)을 갖는다. 이는 낮은 CMRR의 연산 증폭기(260)를 사용가능하게 하고, 변환기(200)를 저전압 응용에 적합하게 한다.

Description

전자 회로 및 저항기 네트워크

〔기술분야〕

본 발명은 반도체 전자 장치, 특히 차동 대 싱글엔드형 변환기에 관련된다.

〔배경〕

혼합 적분 회로의 아날로그 부분은 통상, 싱글엔드형(single-ended) 출력이 없는 완전 차동형이다. 이하 본원에서 '변환기'라 하는, 차동 대 싱글엔드형 변환기는, 2중 경로 입력 신호를 싱글엔드형 출력 신호로 전환시키는 전자 회로이다.

도 1은 종래 기술에 공지된 변환기(100)의 간략한 회로도이다.

변환기(100)는 저항기 R₁, R₂, R₃, R₄(110, 120, 130, 140) 및 연산증폭기(160)을 갖는다.

저항기 R₁(110)는 네가티브 입력 단자(102)와 연산증폭기(160)의 반전 입력(162) 사이에 연결된다. 저항기 R₂(120)는 연산 증폭기(160)의 반전 입력(162)과 출력(166) 사이에 연결된다. 출력(166)은 변환기(100)의 출력 단자(106)에 연결된다. 저항기 R₃(130)는 포지티브 입력 단자(104)와 비반전 입력(164) 사이에 연결된다. 저항기 R₄(140)는 비반전 입력(164)과 기준 단자(109)(예를 들어, 접지) 사이에 연결된다.

신호 및 그 부호는 다음에 설명한다. 특정하지 않는 한, 모든 전압은 기준 단자(109)(예를 들어, 접지)를 기준한다. 변환기(100)는 입력 단자(104, 102)에서 입력 전압(V_p, V_n)을 수신하고, 출력 단자(106)에서 출력 전압(V_out)을 공급한다.

입력 전압(V_p및 V_n)은 동상 성분(V_pn')과 차동 성분(V_p ^#, V_n ^#)을 갖는다. 상기 성분은, 서로 V_p=V_pn'+V_p ^#및 V_n=V_pn'+V_n ^#의 관계를 갖는다. V_in ^#은 차동 입력 전압(V_in ^#=V_p-V_n=V_p ^#-V_n ^#)이다.

출력 전압(V_out= V_out'+V_out ^#)은 DC 성분(V_out') 과 AC 성분(V_out ^#)을 갖는다.

연산 증폭기(160)에서, V_ni및 V_i는 각각, 비반전 입력(164)와 반전 입력(162)의 전압이다. V_ni및 V_i는 동상 및 차동 성분(V_ni=V_nii'+V_ni ^#및 V_i=V_nii'+V_i ^#)을 갖는다.

변환기(100)에서 입력 전압(V_p, V_n)은 출력 전압(V_out)으로 전달된다. 정보 신호는 단지, 차동 또는 AC 전압(V_p ^#, V_n ^#, V_in ^#, V_out ^#)에만 존재하고, 반면 동상 또는 DC 전압(V_pn', V_nii', V_out')은 잡음이나 대역 제한 등의 원하지 않는 효과를 가져온다.

변환기(100)는 선형이 바람직한 차동 이득(A^#=V_out ^#/V_in ^#)을 갖는다. 변환기(100)는 또한, CMRR = V_pn'/V_out'(CMRR = ΔV_pn'/ΔV_out')의, 동상 전압 제거비(common mode rejection ration:CMRR)를 가지며, 이는 클수록 바람직하다.

저항기가 R₁/R₂= R₃/R₄의 관계이면, 비반전 입력(164)에서의 동상 전압(V_nii')는 DC 출력 전압(V_out')에 영향을 미치지 않는다. 이 경우, 변화량(ΔV_nii')도 역시 V_out에 영향을 미치지 않는다. 그러나, 동상 전압(V_nii')은 차동 입력 전압(V_in ^#)에 영향을 미친다. 연산 증폭기(160)의 동상 전압(V_nii')은 입력 단자(104, 102)에서의 차동 전압(V_pn')이 일정할지라도 변화한다.

연산 증폭기(160) 자체는, 상기 동상 전압(V_nii')을 제거할 수 있고, ΔV_nii'를 변화시켜 DC 출력 전압(V_out')은 변하지 않는다. 그러나 상기 특징은 연산 증폭기(160)의 동상 전압 제거비(CMRR)에 의해 제한된다. 상기 CMRR은 V_nii'의 변화에 의존할 수 있다. 연산 증폭기(160)가 충분히 높은 CMRR을 갖도록 구성하는 것은, 비용이 많이 들고 또한 항상 가능한 것도 아니다.

동상 전압(V_nii')은 저항기(R₁, R₂, R₃, R₄)의 선택에 따라 제한될 수도 있다. 그러나, 동상 제거 요구가 커질수록 저항비(R₁/R₂)가 커져, 변환기(100)가 잡음이 민감하게 된다.

또한, 0.5MHz 이상 등의, 중간 및 높은 신호 주파수에서, 높은 CMRR 값을 갖는 연산 증폭기(160)를 제공하는 것은 어렵다. 주파수가 높아질수록, 변환기(100)의 입력에서의 동상 용량이 충분해지고, 성능이 저하된다.

넓은 범위에서 동상 전압(V_nii')을 조정하는 연산 증폭기(160)의 용량은, 공급 전압에 의해 제한된다. 이는 현재의 저전압 회로에서 종래 기술에 따른 변환기(100) 사용을 더욱 어렵게 한다.

상기 언급한 문제로 인해, 변환기(100)가 독립형 회로로 되는 결과를 가져올 수 있는 한편, 대형 신호 처리 칩에 집적될 수 없다. 이는, 가장 보편적인 연산 증폭기(160)와 변환기(100) 디자인의 전형적인 예이다.

종래 기술의 변환기(100)로, CMRR, 저항기 값, 잡음, 대역폭, 궤환 루프 심도(feedback loop depth)등의 상이한 인수를 최적화하기 어렵다.

따라서, 종래 기술에 따른 결점의 일부 또는 모두를 극보할 수 있는 변환기를 제공할 필요가 있다.

도 1은 종래 기술에 따른 차동 대 싱글엔드형 변환기의 간략한 회로도.

도 2는 본 발명의 양호한 실시예에 따른 차동 대 싱글엔드형 변환기의 간략한 회로도.

*도면의 주요 부분에 대한 부호의 설명*

100 : 변환기102, 104 : 입력 단자

110, 120, 130, 140 : 저항기106 : 출력 단자

160 : 연산 증폭기200 : 전자 회로(변환기)

210, 220, 230, 240, 250 : 저항기260 : 연산 증폭기

202, 204 : 입력 단자206 : 출력 단자

도 2는 본 발명에 따른 전자 회로를 간단히 도시한 회로도이다. 전자 회로(200)(이하 본원에서, 변환기(200))는 차동 신호를 싱글 엔드형 신호로 변환시킨다. 변환기(200)는 저항기 네트워크(205)와 연산 증폭기(260)를 포함한다. 저항기 네트워크(205)는 저항기 R₁, R₂, R₃, R₄, R₅(210, 220, 230, 240, 250)를 포함한다. 본원에 사용되는 '저항기'라는 용어는, 저항기, 유도기, 용량기 모두를 가리킨다.

저항기 R₁(210)은 연산 증폭기(260)의 반전 입력(262)과 입력 단자(202) 사이에 연결된다. 저항기 R₂(220)는 연산 증폭기(260)의 반전 입력(262)과 출력(266)사이에 연결된다. 출력(266)은 변환기(200)의 출력 단자(206)에 연결된다. 저항기 R₃(230)는 포지티브 입력 단자(204)와 비반전 입력(264)에 이어지는 절점(265)과 기준 단자(209) 사이에 연결된다. 저항기 R4(240)는 비반전 입력(264)에 이어지는 절점(265)과 기준 단자(209) 사시에 연결된다. 저항기 R₅(250)는 네가티브 입력 단자(202)와 비반전 입력(264)에 이어지는 절점(265) 사이에 연결된다.

전압은, 종래 기술에 따른 변환기(100)와 동일한 방법으로 정해진다. 달리 특정하지 않는 한, 모든 전압은 기준 단자(209:예를 들어, 접지)를 기준으로 한다.

변환기(200)는 입력 단자(204, 202)에서 입력 전압(V_p및 V_n)을 수신하고, 출력 단자(206)에서 출력 전압(V_out)을 공급한다.

입력 전압(V_p및 V_n)은, 동상 성분(V_pn') 및 차동 성분(V_p ^#, V_n ^#)을 포함한다. 이들은 서로 V_p=V_pn'+V_p ^#및 V_n=V_pn'+V_n ^#의 관계를 갖는다. V_in ^#은 차동 입력 전압(V_in ^#=V_p-V_n=V_p ^#=V_n ^#)이다.

출력 전압(V_out)은 DC 성분(V_out')과 AC 성분(V_AC:V_out=V_out'+V_out ^#)을 갖는다.

연산 증폭기(260)에서, V_ni와 V_i는 각각 비반전 입력(264)과 반전 입력(262)의 전압이다. V_ni와 V_i는 동상 성분과 차동 성분(V_ni=V_nii'+V_ni ^#및 V_i=V_ii'+V_i ^#)을 갖는다.

종래 기술의 변환기(100)과 비교할 때, 변환기(200)는 저항기 R₅를 포함한다. 저항기 R₃와 저항기 R₅의 값은 실질적으로 같다.

V_p는 V_ni와 아래와 같은 관계가 있다.

V_ni= V_p* R₄/(R₃+R₄)

V_ni와 V_n은 V_out와 아래와 같은 관계가 있다.

V_out-V_ni= (V_n-V_ni)*(-R₂/R₁)

V_out= V_ni*(R₂/R₁+1)-V_n*R₂/R₁

동상 성분(V_pn')에 대해, R₃는 R₅와 병렬로 연결될 수 있다. 그러므로, 동상 성분 전압(V_nii')은 아래와 같다.

V_nii' = V_pn'*R₄/(R₃#R₅+R₄)

R₃#R₅는 R₃*R₅/(R₃+R₅)의 약호이다.

수학식 3과 수학식 4를 조합시켜 동상 성분만 고려하면 다음과 같다.

V_out' = V_pn'*[(R₄/(R₃#R₅+R₄))*(R₂/R₁+1)-R₂/R₁]

출력(266)의 DC 전압(V_out')은 아래의 조건하에 0이 된다.

R₄/(R₃#R₅+R₄))*(R₂/R₁+1) = R₂/R₁

여기서, R₃=R₅이고, 수학식 6의 조건은 아래와 같이 간략화될 수 있다.

R₁/R₂= R₃/(2*R₄)

저항기 R₁(210)의 값과 저항기 R₂(220)의 값과의 비는, 저항기 R₃(230)의 값과 저항기 R₄(240)의 값의 비와 실질적으로 동일하다. 수학식 7의 조건이 충족된다면, 입력 전압(V_p및 V_n)의 동상 요동(common mode fluctuation)(ΔV_pn')은 출력 전압(V_out)에 영항을 미치지 않는다.

종래 기술과 비교할 때, 비반전 입력(264)에서의 동상 전압(V_nii')은 차동 입력 전압(V_in ^#)과 관계가 없다. 이는 입력 전압(V_in ^#:ΔV_n ^#=-ΔV_p ^#)의 변화가 비반전 입력(264)의 동상 성분(V_nii')을 변화시키지 못함을 의미한다. 만약 전압(V_nii')이 일정하다면, 연산 증폭기(260)는 V_nii'가 요동하는 연산 증폭기보다 더 낮은 동상 임피던스를 가질 수 있다. 다시 말해, 종래 기술의 변환기(100)에 사용된 연산 증폭기(160)는 요동 전압(V_nii')을 수신할 수 있어야 한다. 연산 증폭기(160, 260)에 대한 전원 전압은 V_nii'의 범위보다 높아야 한다. 본 발명에 따른 변환기(200)에서, V_nii'의 범위는 실질적으로 저항기 네트워크(205)에 의해 감소된다. 그러므로, 연산 증폭기(260)에 대한 전원 전압 또한 감소될 수 있다. 그러므로, 변환기(200)는 저전압 응용에 적합하다.

비반전 입력(264)의 전압(V_nii')은 일정값으로 유지된다. 차동 전압(V_in ^#)은 AC 출력 전압(V_out ^#)으로 증폭된다. 이득은 A=R₂/R₁이다.

당업자라면, 본 발명이 비록 특정한 하나의 실시예만을 상세히 기술하였지만, 본 발명의 관점을 벗어나지 않는 다양한 수정 및 개선이 가능함을 알 것이다.

예를 들어, 저항기 R1, R2, R3, R4, R5를 실수 성분과 허수 성분을 갖는 복소 저항기로 대체할 수 있다. 상기 복소 저항기로, 예를 들어, 커패시터, 코일, 다른 성분 또는 그 조합 성분 등이 가능하다. 상기 경우, 변환기(200)는, 필터 기능 등의 부가적인 기능을 얻을 수 있다.

기술된 본 발명에서, 본 발명에 따른 변환기가 네가티브 입력 단자와 비반전 입력 사이에 부가적인 저항기 R₅를 포함함이 명백하다. 본 발명에 따른 변환기는 종래 기술의 변환기의 모든 장점을 포함하는 동시에 부가적인 잇점을 갖게 된다. 예를 들어, 연산 증폭기 입력의 동상 전압(V_nii')은 차동 입력 전압(V_in ^#)과 관련되지 않는다. 또한, 연산 증폭기의 CMRR에 대한 요구가 감소될 수 있다. 이로 인해, 종래에 값비싼 연산 증폭기가 사용되었던 회로에서 낮은 CMRR 및 낮은 동상 임피던스를 갖는 효율적인 가격의 연산 증폭기를 사용할 수 있게 된다.

따라서 본 발명에 따른 변환기는 저전압 응용에 특히 적합하다.

Claims (5)

1. 연산 증폭기와,

   상기 연산 증폭기의 네가티브 입력 단자와 반전 입력 사이에 연결된 저항기 R₁과,

   상기 연산 증폭기의 반전 입력과 출력 사이에 연결된 저항기 R₂와,

   상기 연산 증폭기의 포지티브 입력 단자와 비반전 입력 사이에 연결된 저항기 R₃와,

   상기 연산 증폭기의 비반전 입력과 기준 단자 사이에 연결된 저항기 R₄를 포함하는 차동 입력 전압을 싱글엔드형 출력 전압으로 변환하는 전자 회로에 있어서,

   상기 연산 증폭기의 네가티브 입력 단자와 비반전 입력 사이에 연결된 저항기 R₅를 더 포함하는 것을 특징으로 하는 전자 회로.
2. 제 1 항에 있어서, 상기 저항기 R₁, R₂, R₃, R₄, R₅중 하나 이상이, 실수 성분과 허수 성분을 갖는 복소 저항기이고, 상기 저항기 R₃및 상기 저항기 R₅의 값이 실질적으로 동일한 것을 특징으로 하는 전자 회로.
3. 제 1 항에 있어서,

   상기 저항기 R₁은 제 1 값을 갖고,

   상기 저항기 R₂는 제 2 값을 갖고,

   상기 저항기 R₃는 제 3 값을 갖고,

   상기 저항기 R₄는 제 4 값을 가지며, 여기서

   상기 제 1 값과 상기 제 2 값의 비가, 상기 제 3 값과 상기 제 4 값의 비와 실질적으로 동일한 것을 특징으로 하는 전자 회로.
4. 반전 입력과 비반전 입력과 출력을 갖는 연산 증폭기와,

   포지티브 입력 단자와,

   네가티브 입력 단자와,

   상기 연산 증폭기의 상기 출력에 연결된 출력 단자와,

   상기 연산 증폭기의 상기 네가티브 입력 단자와 반전 입력 사이에 연결된 제 1 저항기와,

   상기 연산 증폭기의 반전 입력과 상기 출력 사이에 연결된 제 2 저항기와,

   상기 연산 증폭기의 상기 포지티브 입력 단자와 상기 비반전 입력 사이에 연결된 제 3 저항기와,

   상기 연산 증폭기의 비반전 입력과 기준 단자 사이에 연결된 제 4 저항기를 갖는 전자 회로에 있어서,

   상기 연산 증폭기의 네가티브 입력 단자와 비반전 입력 사이에 연결된 제 5 저항기를 더 포함하고,

   상기 제 3 저항기 및 상기 제 4 저항기가 실질적으로 동일한 값을 가지며, 상기 제 1 저항기의 값과 상기 제 2 저항기의 값의 비가, 상기 제 3 저항기의 값과 상기 제 4 저항기 값의 두배와의 비와 실질적으로 동일한 것을 특징으로 하는 전자 회로.
5. 반전 입력과 비반전 입력과 출력을 갖는 연산 증폭기를 포함하는 전자 회로의 일부분을 구성하는 저항기 네트워크로서,

   제 1 저항기에 의해 상기 비반전 입력에 연결되는 포지티브 입력 단자와,

   제 2 저항기에 의해 상기 반전 입력에 연결되는 네가티브 입력 단자와,

   상기 출력에 연결되며 제 3 저항기에 의해 상기 반전 입력에 연결되는 출력 단자와,

   상기 반전 입력과 기준 단자에 연결된 제 4 저항기를 포함하는 저항기 네트워크에 있어서,

   상기 네가티브 입력 단자와 상기 비반전 입력 사이에 연결된 제 5 저항기를 더 포함하는 것을 특징으로 하는 저항기 네트워크.