KR100526642B1

KR100526642B1 - 저항기네트워크에의해공통모드전압거절을가진싱글엔드형신호로차동신호를변환하기위한전자회로

Info

Publication number: KR100526642B1
Application number: KR1019970038179A
Authority: KR
Inventors: 블라디미르 코이프만; 야친 아펙; 이스라엘 카샤트
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 1996-08-12
Filing date: 1997-08-11
Publication date: 2005-12-26
Also published as: CN1115772C; CN1175822A; JP3953590B2; US5760648A; KR19980018571A; JPH10150328A

Abstract

저항기 네트워크(205) 및 연산 증폭기(260)를 포함하는 차동-싱글엔드형 변환기(differential-to-single-ended converter)(200)를 개시한다. 종래 기술의 변환기들에 비해, 저항기 네트워크(250)는 연산 증폭기(260)의 비반전 입력(264)과 변환기(200)의 네거티브 입력 단자(202) 사이에 배치된다. 비반전 입력(264)에서의 공통 모드 전압(common mode voltage)(V_nii')은 변환기(200)의 차동 입력 전압(V_in ^#)에 의존하지 않고, 낮은 변동들(fluctuations)을 갖는다. 이는 낮은 공통 모드 전압 거절비(common mode rejection ratio)(CMRR)를 가진 연산 증폭기(260)의 이용을 허용하고, 변환기(200)를 저전압 응용들에 적합하게 한다.

Description

저항기 네트워크에 의해 공통 모드 전압 거절을 가진 싱글엔드형 신호로 차동 신호를 변환하기 위한 전자 회로{Electronic circuit for converting a differential signal into a single-ended signal with common mode voltage rejection by resistor network}

(기술분야)

본 발명은 반도체 전자 디바이스들에 관한 것으로서, 특히 차동-싱글엔드형 변환기들(differential-to-single-ended converters)에 관한 것이다.

(배경)

혼합 집적 회로들(mixed integrated circuits)의 아날로그 부분들은 종종 완전히 차동형이지만 싱글엔드형 출력(single-ended output)을 갖는다. 하기에 '변환기(converter)'로 기재된 차동-싱글엔드형 변환기는, 2중 경로 입력 신호(double path input signal)를 싱글엔드형 출력 신호로 변환하는 전자 회로이다.

도 1은 종래 기술에 공지된 변환기(100)의 간략화된 회로도이다.

변환기(100)는 저항기들(R₁, R₂, R₃, R₄)(110, 120, 130, 140) 및 연산 증폭기(160)를 포함한다.

저항기(R₁)(110)는 연산 증폭기(160)의 반전 입력(162)과 네거티브 입력 단자(102) 사이에 연결된다. 저항기(R₂)(120)는 연산 증폭기(160)의 출력(166)과 반전 입력(162) 사이에 연결된다. 출력(166)은 변환기(100)의 출력 단자(106)에 연결된다. 저항기(R₃)(130)는 포지티브 입력 단자(104)와 비반전 입력(164) 사이에 연결된다. 저항기(R₄)(140)는 비반전 입력(164)과 기준 단자(109)(예를 들어, 접지) 사이에 연결된다.

신호들 및 그것들의 심볼들은 다른 설명들을 위해 도입되었다. 달리 특정되지 않으면, 모든 전압들은 기준 단자(109)(예를 들어, 접지)에 관련된다. 변환기(100)는 입력 단자들(104, 102)에서 입력 전압들(V_p 및 V_n)을 수신하고, 출력 단자(106)에 출력 전압(V_out)을 공급한다.

입력 전압들(V_P및 V_n)은 공통 모드 성분(V_pn') 및 차동 모드 성분들(V_p ^#, V_n ^#)을 갖는다. 이들 성분들은 V_p=V_pn'+V_p ^# 및 V_n=V_pn'+V_n ^#로서 관련된다. V_in ^#은 차동 입력전압(V_in ^#=V_p-V_n=V_p ^#-V_n ^#)이다.

출력 전압(V_out=V_out'+V_out ^# )은 DC성분(V_out')과 AC성분(V_out ^#)을 갖는다.

연산 증폭기(160)에 있어서, V_ni 및 V_i는 비반전 입력(164) 및 반전 입력(162)에서의 각각의 전압들이다. V_ni 및 V_i는 공통 및 차동 모드 성분들(V_ni=V_nii'+V_ni ^#및 V_i=V_nii'+V_i ^#)을 갖는다.

변환기(100)에 있어서, 입력 전압들(V_p, V_n)은 출력 전압(V_out)으로 전달된다. 정보 신호는 차동 또는 AC 전압들(V_P ^#, V_n ^#, V_in ^#, V_out ^#)에만 존재하지만, 공통 모드 또는 DC 전압들(V_pn', V_nii', V_out')은 예를 들어 잡음 또는 대역폭 제한과 같은 원하지 않는 효과들에 기여한다.

변환기(100)는 선형인 것이 바람직한 차동 이득(A^#=V_out ^#/V_in ^#)을 갖는다. 변환기(100)는 또한 최대화되어야 하는 공통 모드 전압 거절비(common mode rejection ratio) CMRR = V_pn'/V_out'(또한 CMRR = △V_pn'/△V_out')를 가진다.

저항기들이 R₁/R₂ = R₃/R₄의 관계이면, 비반전 입력(164)에서의 공통 모드 전압(V_nii')은 DC 출력 전압(V_out')에 영향을 미치지 않는다. 이 경우에, 변화(△V_nii')는 또한 V_out'에 영향을 미치지 않는다. 그러나, 공통 모드 전압(V_nii')은 차동 모드 입력 전압(differential mode input voltage)(V_in ^#)에 관련된다. 연산 증폭기(160)에서의 공통 모드 전압(V_nii')은 입력 단자들(104, 102)에서의 공통 모드 입력 전압(common mode input voltage)(V_pn')이 일정할지라도 변화한다.

연산 증폭기(160) 자체는, 상기 공통 모드 전압(V_nii')을 거절할 수 있고, △ V_nii'를 변화시켜 DC 출력 전압(V_out')은 변하지 않은 채로 남는다. 그러나, 이러한 특징은 연산 증폭기(160)의 공통 모드 전압 거절비(CMRR)에 의해 제한된다. 상기 CMRR은 V_nii'의 변화들에 의존할 수 있다. 충분히 높은 CMRR을 갖는 연산 증폭기들(160)을 구성하는 것은 비용이 많이 들고 또한 항상 가능한 것도 아니다.

공통 모드 전압(V_nii')은 저항기들(R₁, R₂, R₃, R₄)의 선택에 의해 제한될 수 있다. 그러나, 더 높은 공통 모드 전압 거절(common mode rejection)은 변환기(100)를 잡음에 더 민감하게 하는 더 높은 저항기 비율들(R₁/R₂)을 요구한다.

또한, 예를 들어, 0.5 MHz 및 그 이상의 중간 및 높은 신호 주파수들에서 높은 CMRR 값들을 연산 증폭기(160)에 제공하는 것은 어렵다. 더 높은 주파수들에서, 변환기(100)의 입력에서의 공통 모드 용량들(common-mode capacities)은 영향을 미치며, 성능을 더 저하시킨다.

넓은 범위에서 공통 모드 전압(V_nii')을 수용하는 연산 증폭기(160)의 능력은 전원 전압에 의해 제한된다. 이것은 현재의 저전압 회로들에서 종래 기술의 변환기(100)를 이용하는 것을 더 어렵게 한다.

상술한 문제들은 변환기(100)가 결국에는 독립형 회로(stand-alone circuit)가 되어야 하며, 더 큰 신호 처리 칩으로 집적될 수 없다는 결과를 가져올 수 있다. 이는 연산 증폭기들(160)과 변환기들(100)의 가장 보편적인 설계들에 대한 전형적인 경우이다.

종래 기술의 변환기(100)를 사용하여, CMRR, 저항기 값들, 잡음, 대역폭, 피드백 루프 깊이(feedback loop depth) 등과 같은 서로 다른 인자들을 최적화하는 것은 또한 어렵다.

따라서, 종래 기술의 몇몇 또는 모든 결함들을 극복하는 변환기를 제공할 필요성이 있다.

도 2는 본 발명에 따른 전자 회로(200)의 간략화된 회로도이다. 전자 회로(200)(하기에서 변환기(200))는 차동 신호를 싱글엔드형 신호로 변환시킨다. 변환기(200)는 저항기 네트워크(205)와 연산 증폭기(260)를 포함한다. 저항기 네트워크(205)는 저항기들(R₁, R₂, R₃, R₄, R₅)(210, 220, 230, 240, 250)을 포함한다. 본 명세서 이용된 '저항기(resistor)'라는 용어는, 저항, 인덕턴스, 캐패시턴스를 나타내는 임의의 소자를 표시하도록 의도된다.

저항기(R₁)(210)는 연산 증폭기(260)의 반전 입력(262)과 네거티브 입력 단자(202) 사이에 연결된다. 저항기(R₂)(220)는 연산 증폭기(260)의 출력(266)과 반전 입력(262) 사이에 연결된다. 출력(266)은 변환기(200)의 출력 단자(206)에 연결된다. 저항기(R₃)(230)는 포지티브 입력 단자(204)와 비반전 입력(264)으로의 노드(node)(265) 사이에 연결된다. 저항기(R₄)(240)는 비반전 입력(264)에서의 노드(265)와 기준 단자(209) 사이에 연결된다. 저항기(R₅)(250)는 네거티브 입력 단자(202)와 비반전 입력(264)에서의 노드점(265) 사이에 연결된다.

전압들은 종래 기술 변환기(100)에 대한 것과 동일한 방식으로 정의된다. 달리 특정되지 않으면, 모든 전압들은 기준 단자(209)(예를 들어, 접지)를 기준으로 한다.

변환기(200)는 입력 단자(204, 202)에서 입력 전압들(V_p 및 V_n)을 수신하고, 출력 단자(206)에 출력 전압(V_out)을 공급한다.

입력 전압들(V_p 및 V_n)은, 공통 모드 성분(V_pn') 및 차동 모드 성분(V_p ^#, V_n ^#)을 갖는다. 이들은 서로 V_p=V_pn'+V_P ^# 및 V_n=V_pn'+V_n ^#로서 관련된다. V_in ^#은 차동 입력 전압(V_in ^#=V_p-V_n=V_p ^#-V_n ^# )이다.

출력 전압(V_out)은 DC 성분(V_out')과 AC 성분(V_AC)을 갖는다(V_out=V_out'+V_out ^#).

연산 증폭기(260)에서, V_ni와 V_i는 각각 비반전 입력(264)과 반전 입력(262)에서의 전압들이다. V_ni와 V_i는 공통 및 차동 모드 성분들을 갖는다(V_ni=V_nii'+V_ni ^# 및V_i=V_nii'+V_i ^#).

종래 기술의 변환기(100)와 비교할 때, 변환기(200)는 제 5 저항기(R₅)를 포함한다. 저항기(R₃)와 제 5 저항기(R₅)의 값들은 실질적으로 동일하다.

V_p는 V_ni와 아래와 같은 관계가 있다.

V_ni = V_P*R₄/(R₃+R₄) (1)

V_ni와 V_n은 V_out와 아래와 같은 관계가 있다.

V_out-V_ni = (V_n-V_ni)*(-R₂/R₁) (2)

V_out = V_ni*(R₂/R₁+l) - V_n*R₂/R₁ (3)

공통 모드 전압(V_pn')에 대해서, R₃은 R₅와 병렬로 연결되는 것이 고려될 수 있다.

그러므로, 공통 모드 전압(V_nii')은 아래와 같다.

V_nii'= V_pn'*R₄/(R₃#R₅+R₄) (4)

R₃#R₅는 R₃*R₅/(R₃+R₅)의 약어이다.

식들(3 및 4)은 결합되며 공통 모드에 대해서만 고려된다.

V_out'= V_pn'*[(R₄/(R₃#R₅+R₄))*(R₂/R₁+1)-R₂/R₁] (5)

출력(266)에서의 DC 전압(V_out')은 아래의 조건하에 0이 된다.

[R₄/(R₃#R₅+R₄)]*(R₂/R₁+l) = R₂/R₁ (6)

여기서, R₃=R₅일 때, 식 (6)은 아래와 같이 간략화될 수 있다.

R₁/R₂ = R₃/(2*R₄) (7)

저항기(R₂)(220)의 값에 대한 저항기(R₁)(210)의 값의 비는, 저항기(R₄)(240)의 값의 두 배에 대한 저항기(R₃)(230)의 비와 실질적으로 동일하다. 식(7)의 조건이 충족된다면, 입력 전압들(V_p 및 V_n)의 공통 모드 변동(common mode fluctuation)(AV_pn')은 출력 전압(V_out)에 영향을 미치지 않는다.

종래 기술과 비교할 때, 비반전 입력(264)에서의 공통 모드 전압(V_nii')은 차동 입력 전압(V_in ^#)에 관련되지 않는다. 이는 입력 전압(V_in ^#)(△V_n ^#=-△V_p ^#)의 변화들이 비반전 입력(264)에서의 공통 모드 성분(V_nii')을 변화시키지 않음을 의미한다, 전압(V_nii')이 일정하다면, 연산 증폭기(260)는 V_nii'가 변동하는 연산 증폭기보다 더 낮은 공통 모드 임피던스를 가질 수 있다. 다시 말해, 종래 기술 변환기(100)에 이용된 연산 증폭기(160)는 변동하는 전압(fluctuating voltage)(V_nii')을 수신할 수 있어야 한다. 연산 증폭기(160, 260)에 대한 전원 전압은 V_nii'의 범위보다 높아야 한다. 본 발명의 변환기(200)에서, V_nii'의 범위는 실질적으로 저항기 네트워크(205)에 의해 감소될 수 있다. 그러므로, 연산 증폭기(260)에 대한 전원 전압은 또한 감소될 수 있다. 그러므로, 변환기(200)는 저전압 응용들에 적합하다.

비반전 입력(264)에서의 전압(V_nii')은 일정한 값으로 유지된다. 차동 전압들(V_in ^#)을 AC출력 전압(V_out ^#)으로 증폭된다. 이득은 A=R₂/R₁이다.

본 발명의 단지 하나의 특정 실시예만이 상세히 서술되었지만, 본 발명의 범위를 벗어나지 않고서 본 명세서의 개시에 기초하여 그 기술 분야에 숙련된 자에 의해 다양한 수정들 및 개선들이 이루어질 수 있음이 이해될 것이다.

예를 들어, 저항기들(R₁, R₂, R₃, R₄, R₅)을 실수 성분과 허수 성분을 갖는 복소 저항기들로 대체할 수 있다. 그와 같은 복소 저항기들은, 예를 들어, 캐패시터들, 코일들, 다른 성분들 또는 그들의 조합일 수 있다. 그 경우에, 변환기(200)는, 예를 들어 필터의 기능과 같은 부가적인 기능들을 가질 수 있다.

따라서, 본 발명의 서술로부터, 본 발명에 따른 변환기는 네거티브 입력 단자와 비반전 입력 사이에 연결된 부가적인 저항기(R₅)를 포함하는 것이 분명할 것이다. 본 발명의 변환기는 종래 기술의 모든 성질들에 더한 부가적인 이점들을 갖는다. 예를 들어, 연산 증폭기 입력에서의 공통 모드 전압(V_nii')은 차동 입력 전압(V_in ^#)과 관련되지 않는다. 또한, 연산 증폭기의 CMRR에 대한 요구 조건들이 감소될 수 있다. 이것은 이전의 값비싼 연산 증폭기들이 이용되었던 회로들에서 낮은 CMRR 및 낮은 공통 모드 임피던스를 가진 연산 증폭기들의 비용-효율적인 이용을 허용한다.

따라서, 본 발명의 변환기는 저전압 응용들에 특히 적합하다.

도 1은 종래 기술에 따른 차동-싱글엔드형 변환기의 간략화된 회로도.

도 2는 본 발명의 양호한 실시예에서 차동-싱글엔드형 변환기의 간략화된 회로도.

※ 도면의 주요 부분에 대한 부호의 설명 ※

100 : 변환기 102, 104 : 입력 단자

110, 120, 130, 140 : 저항기 106 : 출력 단자

160 : 연산 증폭기 200 : 전자 회로(변환기)

210, 220, 230, 240, 250 : 저항기 260 : 연산 증폭기

202, 204 : 입력 단자 206 : 출력 단자

Claims

차동 입력 전압을 싱글엔드형 출력 전압(single-ended output voltage)으로 변환하기 위한 전자 회로로서,

연산 증폭기와,

상기 연산 증폭기의 반전 입력(inverting input)과 네거티브 입력 단자 사이에 연결된 저항기(R₁)와,

상기 연산 증폭기의 출력과 상기 반전 입력 사이에 연결된 저항기(R₂)와,

상기 연산 증폭기의 비반전 입력과 포지티브 입력 단자 사이에 연결된 저항기(R₃)와,

상기 연산 증폭기의 비반전 입력과 기준 단자 사이에 연결된 저항기(R₄)를 포함하는 상기 전자 회로에 있어서,

상기 연산 증폭기의 상기 비반전 입력과 상기 네거티브 입력 단자 사이에 연결된 저항기(R₅)를 더 포함하는 것을 특징으로 하는 전자 회로.
제 1 항에 있어서,

상기 저항기들(R₁, R₂, R₃, R₄, R₅) 중 하나 이상의 저항기들은 실수 및 허수성분들을 갖는 복소 저항기들이고, 상기 저항기(R₃) 및 상기 저항기(R₅)의 값들은 실질적으로 같은, 전자 회로.
제 1 항에 있어서,

상기 저항기(R₁)는 제 1 값을 갖고,

상기 저항기(R₂)는 제 2 값을 갖고,

상기 저항기(R₃)는 제 3 값을 갖고,

상기 저항기(R4)는 제 4 값을 갖고,

상기 제 1 값의 상기 제 2 값에 대한 비는 상기 제 3 값의 상기 제 4 값의 2배에 대한 비와 실질적으로 같은 것을 특징으로 하는, 전자 회로.
전자 회로로서,

반전 입력, 비반전 입력 및, 출력을 갖는 연산 증폭기와,

포지티브 입력 단자와,

네거티브 입력 단자와,

상기 연산 증폭기의 상기 출력에 연결된 출력 단자와,

상기 연산 증폭기의 상기 반전 입력과 상기 네거티브 입력 단자 사이에 연결된 제 1 저항기(R₁)와,

상기 연산 증폭기의 상기 반전 입력과 상기 출력 사이에 연결된 제 2 저항기(R₂)와,

상기 연산 증폭기의 상기 비반전 입력과 상기 포지티브 입력 단자 사이에 연결된 제 3 저항기(R₃)와,

상기 연산 증폭기의 상기 비반전 입력과 기준 단자 사이에 연결된 제 4 저항기(R₄)를 포함하는 전자 회로에 있어서,

상기 전자 회로는 상기 연산 증폭기의 상기 비반전 입력과 상기 네거티브 입력 사이에 연결된 제 5 저항기(R₅)를 더 포함하고,

상기 제 3 저항기(R₃) 및 상기 제 5 저항기(R₅)는 실질적으로 같은 값들을 가지며, 상기 제 1 저항기(R₁)와 상기 제 2 저항기(R₂)의 값들 사이의 비는 상기 제 3 저항기(R₃)와 상기 제 4 저항기(R₄)의 값의 두 배 사이의 비와 실질적으로 같은 것을 특징으로 하는, 전자 회로.
반전 입력, 비반전 입력 및, 출력을 가진 연산 증폭기를 포함하는 전자 회로의 부분으로서의 저항기 네트워크로서,

제 1 저항기(R₁)에 의해 상기 반전 입력에 연결된 네거티브 입력 단자와,

상기 출력에 연결되고, 제 2 저항기(R₂)에 의해 상기 반전 입력에 연결된 출력 단자와,

제 3 저항기(R₃)에 의해 상기 비반전 입력에 연결된 포지티브 입력 단자와,

상기 비반전 입력과 기준 단자 사이에 연결된 제 4 저항기(R₄)를 포함하는, 상기 저항기 네트워크에 있어서,

상기 네거티브 입력 단자와 상기 비반전 입력 사이에 연결된 제 5 저항기(R₅)를 더 포함하는 것을 특징으로 하는, 저항기 네트워크.