CN101005282B - 差分到单端转换器和具有它的锁相环电路 - Google Patents

差分到单端转换器和具有它的锁相环电路 Download PDF

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Abstract

在具有降低的功率消耗和极佳的占空比特性的差分到单端(D2S)转换器和具有该转换器的锁相环(PLL)电路中，D2S转换器包括差分放大器和锁存电路。差分放大器放大差分输入信号来产生差分输出信号。锁存电路锁存差分输出信号来产生单一输出信号。可以根据与提供到压控振荡器(VCO)的延迟单元的电压成比例的偏置电压来确定差分放大器的偏置电流。D2S转换器可以具有降低的功率消耗和极佳的占空比特性，并且具有D2S转换器的PLL电路可以具有简单的电路结构和较少的功率消耗。

Description

差分到单端转换器和具有它的锁相环电路
相关申请的交叉引用 
本申请要求于2006年1月20日向韩国知识产权局提交的韩国专利申请No.10-2006-0006363的优先权，通过引用将其内容合并在此。 
技术领域
本发明涉及差分到单端(differential-to-single-ended，D2S)转换器和具有它的锁相环电路，特别地，本发明涉及具有降低了的功率消耗和极佳的占空比特性的差分到单端转换器和具有它的锁相环电路。 
背景技术
位于压控振荡器(VCO)后部的差分到单端(D2S)转换器可以对锁相环(PLL)电路的特性产生很大的影响。例如，D2S转换器对PLL电路中的输出信号的占空比、操作电压范围和功率消耗具有显著的影响。PLL电路中的操作电压范围和功率消耗分别彼此具有折衷关系。 
图1是图解常规D2S转换器的电路图。 
参照图1，D2S转换器包括使用N型金属氧化半导体(NMOS)晶体管MN1和P型MOS(PMOS)晶体管MP1和MP2配置的放大端以及使用NMOS晶体管MN2和PMOS晶体管MP3和MP4配置的另一个放大端。通过使用NMOS晶体管MN3和MN4配置的电流镜电路比较PMOS晶体管MP2的输出电流和PMOS晶体管MP4的输出电流，因此，将输出这些电流之间的差值作为单一的输出电压FOUT输出。 
然而，在常规D2S转换器中，在单一的输出电压FOUT的电压波动很大的情况下功率消耗也很大。 
因此，需要具有极佳的占空比特性，同时具有降低了的功率消耗的D2S转换器。 
发明内容 
因此，提供本发明来实质上消除由于现有技术的限制和缺点产生的一个或多个问题。 
本发明的示例性实施例提供具有降低了的功率消耗和极佳的占空比特性的差分到单端(D2S)转换器。 
本发明的示例性实施例还提供包括具有降低了的功率消耗和极佳的占空比特性的D2S转换器的压控振荡器(VCO)。 
本发明的示例性实施例还提供包括具有降低了的功率消耗和极佳的占空比特性的D2S转换器的锁相环(PLL)电路。 
根据一个方面，本发明涉及D2S转换器，包括差分放大器，配置来放大差分输入信号以产生差分输出信号；和锁存电路，配置来锁存差分输出信号以产生单一锁存输出信号，其中，所述D2S转换器基于单一锁存输出信号和差分输出信号的一端来产生单一输出信号。 
在本发明的一个实施例中，可以根据与提供到VCO的延迟单元的电压成比例的偏置电压来确定差分放大器的偏置电流。 
在一个实施例中，差分放大器包括：第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第三晶体管，其包括偏置电压所施加到的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一导电类型相反的第二导电类型；和第四晶体管，其包括偏置电压所施加到的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。 
在一个实施例中，从第一节点输出第一输出信号，而从第二节点输出具有与第一输出信号相反的相位的第二输出信号。 
在一个实施例中，具有第一导电类型的晶体管是N型金属氧化半导体(NMOS)晶体管，而具有第二导电类型的晶体管是P型MOS(PMOS)晶体管。 
在一个实施例中锁存电路包括：第五晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和第六晶体管，其包括耦合到第一节点的控制 端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。从第二节点输出单一输出信号。 
在一个实施例中，差分放大器包括：第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第三晶体管，其包括第二输入信号所施加到的控制端和耦合到第一节点的第一输出端，并且具有第一导电类型；第四晶体管，其包括第一输入信号所施加到的控制端和耦合到第二节点的第一输出端并且具有第一导电类型。第五晶体管，其包括偏置电压所施加到的控制端、耦合到第三晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一导电类型相反的第二导电类型；和第六晶体管，其包括偏置电压所施加到的控制端、耦合到第四晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。 
在一个实施例中，从第一节点输出第一输出信号，而从第二节点输出具有第一输出信号的相反相位的第二输出信号。 
在一个实施例中，具有第一导电类型的晶体管是NMOS晶体管，而具有第二导电类型的晶体管是PMOS晶体管。 
在一个实施例中，锁存电路包括：第七晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和第八晶体管，其包括耦合到第一节点的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。从第二节点输出单一输出信号。 
在一个实施例中，D2S转换器还包括缓冲器电路，配置来缓冲单一输出信号。 
根据另一方面，本发明涉及VCO，包括：电压转换器，配置来产生根据控制电压变化的单元电源电压；延迟电路，配置来产生具有根据单元电源电压变化的延迟时间的差分输入信号；和D2S转换器，配置来接收差分输入信号来产生单一输出信号。D2S转换器包括差分放大器，配置来放大差分输入信号以产生差分输出信号；和锁存电路，配置来锁存差分输出信号以产生单一锁存输出信号，其中，所述D2S转换器基于单一锁存输出信号和差分输出 信号的一端来产生单一输出信号。 
在一个实施例中，根据与提供到VCO的延迟单元的电压成比例的偏置电压来确定差分放大器的偏置电流。 
在一个实施例中，差分放大器包括：第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第三晶体管，其包括偏置电压所施加到的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一导电类型相反的第二导电类型；和第四晶体管，其包括偏置电压所施加到的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。 
在一个实施例中，从第一节点输出第一输出信号，而从第二节点输出具有第一输出信号的相反相位的第二输出信号。 
在一个实施例中，具有第一导电类型的晶体管是NMOS晶体管，而具有第二导电类型的晶体管是PMOS晶体管。 
在一个实施例中锁存电路包括：第五晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和第六晶体管，其包括耦合到第一节点的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；从第二节点输出单一输出信号。 
在一个实施例中，差分放大器包括：第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；第三晶体管，其包括第二输入信号所施加到的控制端和耦合到第一节点的第一输出端，并且具有第一导电类型；第四晶体管，其包括第一输入信号所施加到的控制端和耦合到第二节点的第一输出端，并且具有第一导电类型。第五晶体管，其包括偏置电压所施加到的控制端、耦合到第三晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一 导电类型相反的第二导电类型；和第六晶体管，其包括偏置电压所施加到的控制端、耦合到第四晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。 
在一个实施例中，从第一节点输出第一输出信号，而从第二节点输出具有第一输出信号的相反相位的第二输出信号。 
在一个实施例中，具有第一导电类型的晶体管是NMOS晶体管，而具有第二导电类型的晶体管是PMOS晶体管。 
在一个实施例中，锁存电路包括：第七晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和第八晶体管，其包括耦合到第一节点的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。从第二节点输出单一输出信号。 
在一个实施例中，D2S转换器还包括缓冲器电路，配置来缓冲单一输出信号。 
根据另一方面，本发明涉及PLL电路，包括：相位/频率检测器，配置来比较参考电压和反馈电压的相位和频率，并且检测参考电压和反馈电压之间的相位差来产生上信号和下信号；电荷泵，配置来响应于上信号和下信号来产生电流信号；低通滤波器，配置来对电流信号执行低通滤波并产生控制电压；VCO，配置来产生具有根据控制电压变化的频率的电压信号；和分频器，配置来分割电压信号的频率来产生反馈电压。VCO包括电压转换器，配置来产生根据控制电压变化的单元电源电压；延迟电路，配置来产生具有根据单元电源电压变化的延迟时间的差分输入信号；和D2S转换器，配置来接收差分输入信号来产生单一输出信号。D2S转换器包括差分放大器，配置来放大差分输入信号以产生差分输出信号；和锁存电路，配置来锁存差分输出信号以产生单一锁存输出信号，其中，所述D2S转换器基于单一锁存输出信号和差分输出信号的一端来产生单一输出信号。 
在一个实施例中，根据与提供到VCO的延迟单元的电压成比例的偏置电压来确定差分放大器的偏置电流。 
根据本发明的D2S转换器具有降低了的功率消耗和极佳的占空比特性，并且具有D2S转换器的PLL电路可以具有简单的电路配置和较少的功率消耗。 
附图说明
本发明的以上和其它目标、特征和优点将在本发明的优选方面的特定描述中变得更加清楚，如附图所示，在所有不同的附图中相同的附图标记指的是相同组成部分。附图不需要是按比例的，重点强调图解本发明的原理。 
图1是图解常规差分到单端(D2S)转换器的电路图。 
图2是图解根据本发明示例性实施例的D2S转换器的方框图。 
图3是图解根据本发明示例性实施例的、图2中的差分放大器的电路图。 
图4是图解根据本发明另一示例性实施例的、图2中的差分放大器的电路图。 
图5是图解根据本发明示例性实施例的、图2中的锁存电路的电路图。 
图6是图解根据本发明示例性实施例的、图2中的缓冲器电路的电路图。 
图7是图解根据本发明示例性实施例的、具有图2中的D2S转换器的锁相环(PLL)电路的电路图。 
图8是图解根据本发明示例性实施例的、图7中的压控振荡器(VCO)的电路图。 
图9是图解根据本发明示例性实施例的、组成图8中的延迟电路的延迟单元之一的电路图。 
图10A是图解在模拟条件下关于图8的VCO的控制电压和输出电压的频率之间的关系的曲线图。 
图10B是图解在模拟条件下关于图8的VCO的控制电压和占空比之间的关系的曲线图。 
图10C是图解在模拟条件下关于包括图1所示的常规D2S的VCO的控制电压和占空比之间的关系的曲线图。 
图11是图解关于图1所示的常规D2S转换器和图2所示的根据本发明示例性实施例的D2S转换器的控制电压和消耗电流之间的关系的曲线图。 
具体实施方式
将更加全面地参照附图来描述本发明的实施例，在附图中显示了本发明的实施例。然而，可以以多种不同的形式来实施本发明，并且不应理解为限制到这里阐明的实施例。相反，提供这些实施例，以便使公开更加透彻和完 整，并且将本发明的范围完全传递给本领域的技术人员。 
应该理解，虽然可以在这里使用术语第一、第二等来描述不同的组成部分，但是不应由这些术语来限定这些组成部分。这些术语仅是用来相互区分组成部分。例如，可以将第一组成部分命名为第二组成部分，而类似地，可以将第二组成部分命名为第一组成部分，而不背离本发明的范围。正如在这里使用的那样，术语“和/或”包括一个或多个相关列出项的任何和所有组合。 
将理解，当组成部分被称为与另一组成部分“连接”或“耦合”时，它可以直接连接到或耦合到其它组成部分，也可以存在居间组成部分。相反，当组成部分被称为“直接连接到”或“直接耦合到”另一组成部分时，不存在中间组成部分。应该以类似的方式(即，“之间”对“直接在...之间”、“相邻”对“直接相邻”等)解释使用来描述组成部分之间的关系的其它词语。 
这里使用的术语目的仅在于描述特定的实施例而不意欲限制本发明。正如在这里使用的那样，除非上下文明确指出，单数形式还意欲包括复数形式。应该理解，当在这里使用时，术语“包括”和/或“包含”说明所述特征、整数、步骤、操作、元件和/或组成部分的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件和/或组成部分以及它们的组的存在或添加。 
除非另外定义，这里使用的所有术语(包括技术和科学术语)具有与本领域技术人员通常理解的含义相同的含义。还将理解，应该将诸如在通用字典中定义的那些词语之类的术语解释为在现有技术的上下文中的它们的含义一致的含义，而除非这里明确定义，否则不应解释为理想化或过分正式的含义。 
图2是图解根据本发明示例性实施例的差分到单端(D2S)转换器的方框图。 
参照图2，D2S 100包括差分放大器110和锁存电路120。 
差分放大器110放大差分输入信号VIP和VIM来产生差分输出信号VOP和VOM。锁存电路120锁存差分输出信号VOP和VOM来产生单一输出信号LATO。可以响应于与提供到压控振荡器(VCO)(未示出)的延迟单元的单元电源电压成比例的偏置电压VCELP，来确定差分放大器110的偏置电流。 
此外，D2S 100还可以包括用于缓冲该单一输出信号LATO的缓冲器电路130。 
图3是图解根据本发明示例性实施例的、图2中的差分放大器的电路图。 
参照图3，差分放大器110包括N型金属氧化半导体(NMOS)晶体管MN11和MN12，以及P型MOS(PMOS)晶体管MP11和MP12。 
NMOS晶体管MN11具有负差分输入信号VIM所施加到的栅极、耦合到节点N1的漏极和低电源电压VSS所施加到的源极。NMOS晶体管MN12具有正差分输入信号VIP所施加到的栅极、耦合到节点N2的漏极和低电源电压VSS所施加到的源极。PMOS晶体管MP11具有偏置电压VCELP所施加到的栅极、耦合到节点N1的漏极和高电源电压VDD所施加到的源极。PMOS晶体管MP12具有偏置电压VCELP所施加到的栅极、耦合到节点N2的漏极和高电源电压VDD所施加到的源极。 
从节点N1输出正差分输出信号VOP，而从节点N2输出负差分输出信号VOM。 
图4是图解根据本发明另一示例性实施例的、图2中的差分放大器的电路图。 
参照图4，差分放大器110包括NMOS晶体管MN11、MN12、MN13和MN14和PMOS晶体管MP11和MP12。 
NMOS晶体管MN11具有负差分输入信号VIM所施加到的栅极、耦合到节点N1的漏极和低电源电压VSS所施加到的源极。NMOS晶体管MN12具有正差分输入信号VIP所施加到的栅极、耦合到节点N2的漏极和低电源电压VSS所施加到的源极。NMOS晶体管MN13具有正差分输入信号VIP所施加到的栅极和耦合到节点N1的源极。NMOS晶体管MN14具有负正差分输入信号VIM所施加到的栅极和耦合到节点N2的源极。PMOS晶体管MP11具有偏置电压VCELP所施加到的栅极、耦合到NMOS晶体管MN13的漏极的漏极和高电源电压VDD所施加到的源极。PMOS晶体管MP12具有偏置电压VCELP所施加到的栅极、耦合到NMOS晶体管MN13的漏极的漏极和高电源电压VDD所施加到的源极。 
从节点N1输出正差分输出信号VOP，而从节点N2输出负差分输出信号VOM。 
图5是图解根据本发明示例性实施例的、图2中的锁存电路的电路图。 
参照图5，锁存电路120包括PMOS晶体管MP13和MP14。PMOS晶体管MP13具有耦合到节点N2的栅极、耦合到节点N1的漏极和高电源电压VDD所施加到的源极。PMOS晶体管MP14具有耦合到节点N1的栅极、耦合到节点N2的漏极和高电源电压VDD所施加到的源极。
从节点N2输出单一输出信号LATO。 
图6是图解根据本发明示例性实施例的、图2中的缓冲器电路的电路图。 
参照图6，缓冲器电路130包括PMOS晶体管MP15和MP16以及NMOS晶体管MN15和MN16。 
PMOS晶体管MP15和NMOS晶体管MN15组成变换器(inverter)，并且PMOS晶体管MP16和NMOS晶体管MN16组成变换器。 
由缓冲器电路130缓冲单一输出信号LATO，由此作为输出信号FOUT输出。 
在下面参考图2到6来描述根据本发明示例性实施例的D2S转换器100的操作。 
在图2中，提供到差分放大器110的偏置电压VCELP可以与提供到VCO的延迟单元的单元电源电压成比例。 
参照图3，通过PMOS晶体管MP11和MP12提供到差分放大器110的偏置电流响应于偏置电压VCELP而变化。当VCO中的控制电压变化时，提供到VCO的延迟单元的单元电源电压也变化。由于偏置电压VCELP与提供到VCO的延迟单元的单元电源电压成比例，因此，在D2S转换器100中的输出信号FOUT的电压波动自适应地根据VCO的控制电压的变化而变化。例如，当控制电压升高时偏置电压VCELP也升高，以便D2S转换器100中的输出信号FOUT的电压波动升高。此外，当控制电压降低时偏置电压VCELP也降低，以便D2S转换器100中的输出信号FOUT的电压波动降低。因此，触发D2S转换器100的输入电压可以是恒定的。 
参照图2、3和5，当负差分输入信号VIM升高，而正差分输入信号VIP降低时，负差分输出信号VOM升高，而正差分输出信号VOP降低。然后，在图5的锁存电路120中的PMOS晶体管MP13截止，而PMOS晶体管MP14导通，以便负差分输出信号VOM变为逻辑“高”状态，而正差分输出信号VOP变为逻辑“低”状态。由于当流过NMOS晶体管MN11的电流升高时PMOS晶体管MP13截止，并且当流过NMOS晶体管MN12的电流升高时PMOS晶体管MP14也截止，因此很难发生由于锁存电路120的补充而产生的动态电流升高。 
参照图2、4和5，当负差分输入信号VIM升高，而正差分输入信号降低时，负差分输出信号VOM升高，而正差分输出信号VOP降低。然后，在图5的锁存电路120中的PMOS晶体管MP13截止，而PMOS晶体管MP14导通，以便负差分输出信号VOM变为逻辑“高”状态，而正差分输出信号VOP变为逻辑“低”状态。由于当流过NMOS晶体管MN11的电流升高时PMOS晶体管MP13截止，并且当流过NMOS晶体管MN12的电流升高时PMOS晶体管MP14截止，因此很难发生由于锁存电路120的补充而产生的动态电流升高。 
参照图4，差分输入信号VIP和VIM所施加到的NMOS晶体管MN13和MN14还包含在图3的差分放大器中。NMOS晶体管MN11和MN13组成差分开关，并且NMOS晶体管MN12和MN14组成差分开关。也就是，当流过NMOS晶体管MN11的电流升高时流过NMOS晶体管MN13的电流降低，而当流过NMOS晶体管MN11的电流降低时，流过NMOS晶体管MN13的电流升高。类似地，当流过NMOS晶体管MN12的电流升高时流过NMOS晶体管MN14的电流降低，而当流过NMOS晶体管MN12的电流降低时，流过NMOS晶体管MN14的电流升高。 
因此，包含图4中的差分放大器110和图5中的锁存电路的D2S转换器的占空比特性是极佳的。 
图7是图解根据本发明示例性实施例的、具有图2中的D2S转换器的锁相环(PLL)电路的电路图。 
参照图7，PLL电路1000包括相位频率检测器(PFD)1100、电荷泵1200、低通滤波器1300、VCO 1400和第一分频器(DIVIDER)1500。低通滤波器1300包括电阻R1和电容C1和C2。此外，PLL电路1000还可以包括第二分频器(SCALER)1600。 
PFD 1100比较参考电压(FREF)和反馈电压(FFEED)的相位和频率，然后检测FREF和FFEED之间的相位差来产生上信号UP和下信号DN。电荷泵1200响应于上信号UP和下信号DN来产生电流信号。低通滤波器1300对电荷泵1200的输出信号执行低通滤波，并且产生控制信号VCON。VCO1400产生具有根据控制电压VCON变化的频率的电压信号FOUT。第一分频器1500分割电压信号FOUT的频率来产生反馈电压(FFEED)，而第二分频器1600分割电压信号FOUT的频率来产生最终输出信号FFOUT。 
图7的PLL电路1000产生由PLL使用参考电压(FREF)锁定相位的输 出电压FFOUT。第一分频器1500升高VCO的输出信号FOUT的频率，而第二分频器1600降低VCO的输出信号FOUT的频率。 
图8是图解根据本发明示例性实施例的、图7中的压控振荡器(VCO)的电路图。 
参照图8，VCO 1400包括电压转换器1410、延迟电路1420和D2S转换器1430。 
电压转换器1410产生根据控制电压VCON变化的单元电源电压VCELL。延迟电路1420产生具有根据单元电源电压VCELL变化的延迟时间的差分输入信号VIP和VIM。D2S 1430将差分输入信号VIP和VIM转换为单一输出信号FOUT。 
电压转换器1410包括差分放大器1412和PMOS晶体管1414。 
差分放大器1412放大控制电压VCON和节点N11之间的电压差。PMOS晶体管1414响应于差分放大器1412的输出信号来改变节点N11的电压电势。 
延迟电路1420包括级联式耦合的延迟单元(1420-1到1420-n)。 
图8中的D2S转换器1430具有实质上与图2的D2S相同的电路配置。 
图9是图解根据本发明示例性实施例的、组成图8中的延迟电路的延迟单元之一的电路图。 
延迟单元1420-n包括NMOS晶体管1423、1424和1425以及PMOS晶体管1421和1422。 
NMOS晶体管1425具有偏置电压VB所施加到的栅极、耦合到节点N13的漏极和低电源电压VSS所施加到的源极。NMOS晶体管1423具有负差分输入信号VIN-所施加到的栅极、耦合到节点N11的漏极和耦合到节点N13的源极。NMOS晶体管1424具有正差分输入信号VIN+所施加到的的栅极、耦合到节点N12的漏极和耦合到节点N13的源极。PMOS晶体管1421具有共同耦合到节点N11的栅极和漏极和单元电源电压VCELL所施加到的源极。PMOS晶体管1422具有耦合到节点N11的栅极、耦合到节点N12的漏极和单元电源电压VCELL所施加到的源极。 
从节点N11输出正差分输出信号VO+，而从节点N12输出负差分输出信号VO-。 
在图9中的延迟单元1420-n具有差分放大器的配置，并且接收并放大差分输入信号VIN-和VIN+来输出差分输出信号VO+和VO-。由延迟单 元1420-n延迟的延迟时间根据单元电源电压VCELL的变化而变化。 
参照图8和9描述根据本发明示例性实施例的、采用了D2S转换器的VCO的操作。 
在图8中，从电压转换器1410中输出的单元电源电压VCELL响应于控制电压VCON变化。当提供到组成延迟电路1420的延迟单元(1420-1到1420-n)的单元电源电压VCELL变化时，由延迟电路1420延迟的延迟时间也变化。 
例如，当控制电压VCON升高时单元电源电压VCELL降低，使得由延迟单元1420延迟的延迟时间增加。此外，当控制电压VCON降低时，单元电源电压VCELL升高，因此由延迟单元1420延迟的延迟时间减少。 
D2S转换器1430具有与图2的D2S 100实质上相同的电路配置，并且将差分输入信号VIP和VIM转换为单一输出信号FOUT。图2中的D2S 100包括锁存电路，并且具有简单的配置、较少的功率消耗和良好的占空比特性。因此，VCO 1400的输出信号FOUT具有占空比特性良好和降低了的功率消耗的优点。 
图10A-10C是图解根据本发明示例性实施例，当模拟条件改变时，根据VCO的控制电压的变化改变输出电压的频率和占空比的曲线图。 
在图10A到10C中，模拟条件包括快速条件FF、正常条件NN和缓慢条件SS。快速条件FF指示包含在电路中的晶体管具有低阈值电压和快响应速度，测试温度是125℃，而操作电压是1.1V。正常条件NN指示包含在电路中的晶体管具有中等阈值电压和中等响应速度，测试温度是55℃，而操作电压是1.0V。缓慢条件SS指示包含在电路中的晶体管具有高阈值电压和慢响应速度，测试温度是-45℃，而操作电压是0.9V。 
图10A是图解在模拟条件下关于图8中的VCO的控制电压和输出电压的频率之间的关系的曲线图。 
参照图10A，输出电压(FOUT)的频率根据控制电压(VCON)的变化而线性变化。 
图10B是图解在模拟条件下关于图8的控制电压和占空比之间的关系的曲线图。 
参照图10B，占空比在大约0.48到0.52的范围内，并且可以是大约0.5。 
图10C是图解在模拟条件下关于包括图1所示的常规D2S的VCO的控 制电压和占至比之间的关系的曲线图。 
参照图10C，占空比在大约0.48到0.52的范围内，并且可以是大约0.5。 
参照图10A到10C，在根据本发明示例性实施例的图8的VCO中，输出电压的频率根据控制电压的变化而线性变化，并且占空比具有与包含常规D2S的VCO的占空比类似的特性。 
图11是图解关于图1所示的常规D2S转换器和图2所示的根据本发明示例性实施例的D2S转换器的控制电压和消耗电流之间的关系的曲线图。 
在图11中，还在包括图10A到10C所示的快速条件FF、正常条件NN和缓慢条件SS的模拟条件下图解模拟结果。 
如图11所示，可以注意到根据本发明实施例的D2S转换器的消耗电流比常规D2S转换器的消耗电流小。 
如上所述，根据本发明的D2S转换器包括锁存电路和差分放大器，其中提供与控制电压VCO成比例的偏置电压，由此具有降低了的功率消耗和极佳的占空比特性。因此，具有该D2S转换器的PLL电路可以具有简单的电路配置和较少的功率消耗。 
已经描述了本发明的示例性实施例，应该理解，由于可以对本发明示例性实施例做出多种显然的改变，而不背离所附权利要求的宗旨和范围，因此由所附权利要求限定本发明，而不是将其限制到上述描述中阐明的特定细节。 

Claims (24)

1.一种差分到单端转换器，包括：
差分放大器，配置来放大差分输入信号以产生差分输出信号；和
锁存电路，配置来锁存差分输出信号以产生单一锁存输出信号，
其中，所述差分到单端转换器基于单一锁存输出信号和差分输出信号的一端来产生单一输出信号。
2.如权利要求1所述的差分到单端转换器，其中根据与提供到压控振荡器的延迟单元的电压成比例的偏置电压来确定差分放大器的偏置电流。
3.如权利要求2所述的差分到单端转换器，其中差分放大器包括：
第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第三晶体管，其包括偏置电压所施加到的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一导电类型相反的第二导电类型；和
第四晶体管，其包括偏置电压所施加到的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。
4.如权利要求3所述的差分到单端转换器，其中从第一节点输出第一输出信号，而从第二节点输出具有第一输出信号相反的相位的第二输出信号。
5.如权利要求3所述的差分到单端转换器，其中具有第一导电类型的晶体管是N型金属氧化半导体晶体管，而具有第二导电类型的晶体管是P型金属氧化半导体晶体管。
6.如权利要求4所述的差分到单端转换器，其中锁存电路包括：
第五晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和
第六晶体管，其包括耦合到第一节点的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型，
并且从第二节点输出单一输出信号。
7.如权利要求2所述的差分到单端转换器，其中差分放大器包括：
第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第三晶体管，其包括第二输入信号所施加到的控制端和耦合到第一节点的第一输出端，并且具有第一导电类型；
第四晶体管，其包括第一输入信号所施加到的控制端和耦合到第二节点的第一输出端并且具有第一导电类型；
第五晶体管，其包括偏置电压所施加到的控制端、耦合到第三晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一导电类型相反的第二导电类型；和
第六晶体管，其包括偏置电压所施加到的控制端、耦合到第四晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。
8.如权利要求7所述的差分到单端转换器，其中从第一节点输出第一输出信号，而从第二节点输出具有与第一输出信号相反的相位的第二输出信号。
9.如权利要求7所述的差分到单端转换器，其中具有第一导电类型的晶体管是N型金属氧化半导体晶体管，而具有第二导电类型的晶体管是P型金属氧化半导体晶体管。
10.如权利要求8所述的差分到单端转换器，其中锁存电路包括：
第七晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和
第八晶体管，其包括耦合到第一节点的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型，
并且从第二节点输出单一输出信号。
11.如权利要求1所述的差分到单端转换器，还包括缓冲器电路，配置来缓冲单一输出信号。
12.一种压控振荡器，包括：
电压转换器，配置来产生根据控制电压变化的单元电源电压；
延迟电路，配置来产生具有根据单元电源电压变化的延迟时间的差分输入信号；和
差分到单端转换器，配置来接收差分输入信号以产生单一输出信号，
其中差分到单端转换器包括：
差分放大器，配置来放大差分输入信号以产生差分输出信号；和
锁存电路，配置来锁存差分输出信号以产生单一锁存输出信号，
其中，所述差分到单端转换器基于单一锁存输出信号和差分输出信号的一端来产生单一输出信号。
13.如权利要求12所述的压控振荡器，其中根据与提供到压控振荡器的延迟单元的电压成比例的偏置电压来确定差分放大器的偏置电流。
14.如权利要求13所述的压控振荡器，其中差分放大器包括：
第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第三晶体管，其包括偏置电压所施加到的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一导电类型相反的第二导电类型；和
第四晶体管，其包括偏置电压所施加到的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。
15.如权利要求14所述的压控振荡器，其中从第一节点输出第一输出信号，而从第二节点输出具有与第一输出信号相反的相位的第二输出信号。
16.如权利要求14所述的压控振荡器，其中具有第一导电类型的晶体管是N型金属氧化物半导体晶体管，而具有第二导电类型的晶体管是P型金属氧化物半导体晶体管。
17.如权利要求15所述的压控振荡器，其中锁存电路包括：
第五晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和
第六晶体管，其包括耦合到第一节点的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型，
并且从第二节点输出单一输出信号。
18.如权利要求13所述的压控振荡器，其中差分放大器包括：
第一晶体管，其包括第一输入信号所施加到的控制端、耦合到第一节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第二晶体管，其包括具有与第一输入信号相反的相位的第二输入信号所施加到的控制端、耦合到第二节点的第一输出端和第一电源电压所施加到的第二输出端，并且具有第一导电类型；
第三晶体管，其包括第二输入信号所施加到的控制端和耦合到第一节点的第一输出端，并且具有第一导电类型；
第四晶体管，其包括第一输入信号所施加到的控制端和耦合到第二节点的第一输出端，并且具有第一导电类型；
第五晶体管，其包括偏置电压所施加到的控制端、耦合到第三晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有与第一导电类型相反的第二导电类型；和
第六晶体管，其包括偏置电压所施加到的控制端、耦合到第四晶体管的第二输出端的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型。
19.如权利要求18所述的压控振荡器，其中从第一节点输出第一输出信号，而从第二节点输出具有与第一输出信号相反的相位的第二输出信号。
20.如权利要求18所述的压控振荡器，其中具有第一导电类型的晶体管是N型金属氧化物半导体晶体管，而具有第二导电类型的晶体管是P型金属氧化物半导体晶体管。
21.如权利要求19所述的压控振荡器，其中锁存电路包括：
第七晶体管，其包括耦合到第二节点的控制端、耦合到第一节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型；和
第八晶体管，其包括耦合到第一节点的控制端、耦合到第二节点的第一输出端和第二电源电压所施加到的第二输出端，并且具有第二导电类型，
其中从第二节点输出单一输出信号。
22.如权利要求12所述的压控振荡器，其中差分到单端转换器还包括缓冲器电路，配置来缓冲单一输出信号。
23.一种锁相环电路，包括：
相位/频率检测器，配置来比较参考电压和反馈电压的相位和频率，并且检测该参考电压和反馈电压之间的相位差来产生上信号和下信号；
电荷泵，配置来响应于上信号和下信号来产生电流信号；
低通滤波器，配置来对电流信号执行低通滤波并产生控制电压；
压控振荡器，配置来产生具有根据控制电压变化的频率的电压信号；和
分频器，配置来分割电压信号的频率以产生反馈电压，
其中压控振荡器包括：
电压转换器，配置来产生根据控制电压变化的单元电源电压；
延迟电路，配置来产生具有根据单元电源电压变化的延迟时间的差分输入信号；和
差分到单端转换器，配置来将差分输入信号转换为单一输出信号，其中差分到单端转换器包括：
差分放大器，配置来放大差分输入信号以产生差分输出信号；和
锁存电路，配置来锁存差分输出信号以产生单一锁存输出信号，
其中，所述差分到单端转换器基于单一锁存输出信号和差分输出信号的一端来产生单一输出信号。
24.如权利要求23所述的锁相环电路，其中根据与提供到压控振荡器的延迟单元的电压成比例的偏置电压来确定差分放大器的偏置电流。
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