CN1405650A - 插补电路和dll电路及半导体集成电路 - Google Patents

插补电路和dll电路及半导体集成电路 Download PDF

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Abstract

本发明提供一种缩减电路规模和工作电流，并能实现高精度插补的插补电路和DLL。插补电路，按已设定的内分比对所输入的第1及第2信号FINO、FINE的相位差进行内分处理，并输出和内分处理后的数值相对应的延迟时间的输出信号，其构成包括：逻辑电路OR1，输入第1及第2信号并输出规定的逻辑运算结果；开关器件MP1，插入在连接输出端子OUT的接点N1和电源VDD间，利用逻辑电路OR1的输出信号进行导通及截止控制；波形合成单元1，由电流源MN2和用第1信号控制导通及截止的开关器件MN4组成的串联电路，和由电流源MN3和用第2信号控制导通及截止的开关器件MN5组成的串联电路并联连接在接点OUT和电源VSS间；偏置控制单元2，根据规定内分比的控制信号SEL0～SEL2来控制电流电路中的开关的导通、截止，并使合计电流值的第1、第2的电流值I1、I2分别流向电流源MN2、MN3。

Description

插补电路和DLL电路及半导体集成电路
发明领域
本发明涉及一种具有输出和输入时钟同步的时钟信号的DLL(延迟锁环)的半导体集成电路，特别是涉及一种具有进行相位调整的插补电路、及含有该插补电路的DLL、以及含有DLL的DDR-SDRAM等的半导体集成电路。
背景技术
DLL(Delay Lock Loop；延迟锁环)能获得与基准时钟同步的输出时钟，其包括：延迟电路，具有输入基准时钟，输出延迟时间不同的时钟信号的多个抽头；开关，选择延迟电路的抽头、选择两个时钟信号；插补电路，输出两个时钟信号的相位差经内分处理后的相位信号；相位检测器，检测插补电路的输出信号和基准时钟的相位差；计数器，根据相位检测器的输出(UP/DN)进行递增、递减。参照本发明的说明中使用的图3对DLL的基本构成进行说明。图3的延迟电路10是输入信号，由从延迟时间互不相同的多个抽头中所选择的抽头输出使所输入信号延迟的信号的延迟电路(也称作“延迟线”)；多路复用器20o是选择从延迟电路10的奇数号抽头输出的一个奇相位信号并输出的开关；多路复用器20e是选择从延迟电路10的偶数号抽头输出的一个偶相位信号并输出的开关。微调延迟电路30是以多路复用器20o、20e输出的奇相位信号(odd)和偶相位信号(even)为输入的插补电路。相位检测器50检测微调延迟电路30(插补电路)的输出信号和基准时钟的相位差，多路复用器20o、20e基于计数器40的输出分别选择延迟电路10的偶数号抽头和延迟电路的奇数号抽头。微调延迟电路30(插补电路)根据计数器40的输出，改变内分输入信号相位差的比率。
DLL和具有压控振荡器的PLL(相位同步环)电路相比，在不输入基准时钟时，则没有输出时钟输出，电路停止工作，所以适合降低消耗电力。
图12是表示特开2001-56723号公报公开的插补电路构成图。上述特开2001-56723号公报公开了用于DDR(Double Data Rate)-SDRAM(synchr导通ous DRAM)的DLL插补电路。参照图12，接受来自内部时钟ACLK、BCLK(或、/ACLK、/BCLK)和计数器的计数信号CNT3-CNT0，并输出内部时钟ACLK、BCLK(或、/ACLK、/BCLK)之间存有相位的内部时钟信号ABCLK(或、/ABCLK)。缓冲电路，对自插补电路输出的内部时钟信号ABCLK(或、/ABCLK)的信号波形进行整形，输出内部时钟信号CLK1(或、/CLK1)。插补电路具有接受内部时钟信号ACLK的开关电路74a、74b、74c、74d；接受内部时钟信号BCLK的开关电路76a、76b、76c、76d；4个反相器78和电阻R2、R3；各开关由钟脉冲反相器和与该钟脉冲反相器的pMOS晶体管相连接的反相器构成。计数信号CNT0-CNT3经过反相器78分别供给开关电路74a、74b、74c、74d的控制端子。各开关电路的钟脉冲反相器的数字表示钟脉冲反相器的栅极宽的比率，开关电路74a、74b、74c、74d的钟脉冲反相器的导通电阻顺序变为二分之一，形成依照计数信号CNT0-CNT3的加权而变化的可变电阻。在电阻R2、R3形成，在内部时钟信号ACLK的跃变沿和内部时钟信号BCLK的跃变沿之间存有跃变沿的相位的内部时钟信号ABCLK。缓冲电路具有串联连接在VDD、VSS间的电阻R4、R5；接受电阻R4、R5的分压电位和内部时钟信号BCLK的差分放大电路80a；和接受差分放大电路80a的输出并输出内部时钟CLK1的反相器80b。生成与计数信号CNT0-CNT3的加权相适应的相位的内部时钟信号ABCLK。作为其他插补电路，上述特开2001-56723号公报也公开了图14所示的构成。
参照图14可知，其构成具有，恒流源168a；2组对恒流源168a供给的电流进行泻放的栅极宽不同的4个pMOS 168b、168c、168d、168e，和串联连接在各晶体管源极侧的4个nMOS 168f，还具有输出端相互连接着的2个差分放大电路168g、168h。接点v1、v2的电压根据计数信号CNT0-CNT3的加权发生变化，因差分放大电路168g、168h的放大能力发生变化，输出内部时钟ACLK、BCLK(或、/ACLK、/BCLK)间存有相位的内部时钟信号CLK1(或、/CLK1)。
上述特开2001-56723号公报中，供给图12所示的插补电路的时钟ACLK、/ACLK、BCLK、/BCLK如图15所示，利用移位寄存器1060、1064在开关电路中进行选择。图15是表示生成ACLK、BCLK的时钟延迟生成单元的构成图，具有延迟电路1054，延迟级激活电路1056，第1开关电路1058，第1移位寄存器1060，第2开关电路1062，和第2移位寄存器1064。
利用移位寄存器构成生成选择延迟电路抽头选择开关的抽头控制信号的电路时，如后面的详细说明所述，进行锁定需要的周期增大。
工作频率是2倍的DDR(Double Data Rate)-II(DDR SDRAM的快速规格)时，需要提高输出定时精度；DDR-II-SDRAM速度快达200～300MHz(400～600Mbps)。
生成选择延迟电路抽头的抽头控制信号的移位寄存器，设定粗调初始值的步长最大也就是延迟器件1级(图3的延迟器件101等)。
为缩短锁定时间，需要将延迟电路的抽头(延迟线)的初始值设定为中心值，但并不一定被最小时钟周期锁定。即，若延迟线传输的信号时间不必要的长，与此成比例，输出定时的偏差和消耗电流等也增大。
例如，在用移位寄存器选择延迟电路抽头进行控制的构成中，延迟器件的数量(图15的D01、D02等)为128级，以移位寄存器的初始值为中点，锁定点在初级或最未级(128级)时，为选择与锁定点相应的抽头就需要做64次的相位比较，另外，对插补电路中的相位调整用周期也有要求。
为满足时钟周期数和最小工作频率的规定，不增加延迟器件的级数，每一件的传输时间，即被插补的2信号的间隔(输入到插补电路的两个信号的相位差)就不能缩短。
在图12所示的插补电路中，为短路并控制电流驱动能力不同的反相器的输出，因线形工作范围狭窄，即使提高设定分解能，精度也提高不上去。
另一方面，在图14所示的电路中，需要将内部时钟信号ACLK、/ACLK的反相信号供给差分放大电路，使相互反相信号按相同定时输入给差分放大电路。用反相器使ACLK反转并生成内部时钟信号/ACLK时，因反相器的传输延迟时间而不能正确进行插补。
因此，作为构成延迟电路的延迟器件，就需要用于使相互反相的信号延迟的一对延迟电路，这样面积、工作电流均变成2倍，则成为产生误差的要因。
另外，延迟电路的延迟器件用差分放大电路构成时，等待电流增大。
发明内容
本发明要解决的课题是，提供了一种缩减电路规模和工作电流，实现高精度插补的插补电路和DLL以及半导体集成电路。
本发明为了解决上述问题，提供了一种插补电路，其一个方面是，输入第1信号和第2信号，用预先设定的内分比对前述第1信号和前述第2信号的相位进行分配，然后生成并输出与分配后的值相对应的相位输出信号的插补电路，该插补电路包括：第1开关器件，插入在与输出前述输出信号的输出端子相连接的接点和第1电源之间；控制装置，前述第1信号和前述第2信号均为第1逻辑值时，使前述第1开关器件呈导通状态；第1串联电路，第1恒流源与当前述第1信号为第2逻辑值时呈导通状态的第2开关器件呈串联方式连接；和第2串联电路，第2恒流源与当前述第2信号为第2逻辑值时呈导通状态的第3开关器件呈串联方式连接，该插补电路还包括：波形合成单元，其前述第1串联电路和前述第2串联电路被相互并联连接在与前述输出端子相连接的接点和第2电源之间；和偏置控制单元，将分别流向前述波形合成单元的前述第1电流源和前述第2电流源的电流值设定为与前述内分比相应的值。
本发明涉及一种插补电路，其特征在于：前述偏置控制单元具有多组由恒流源；和由把前述控制信号输入到其控制端子进行导通及截止控制开关器件。和把前述控制信号的反转信号输入到其控制端子进行导通及截止控制的开关器件一端同与前述恒流源一端连接着的组成的开关器件对组成的电路，还包括控制装置，使前述多组电路的开关器件对中，流向前述控制信号输入到其控制端子的开关器件群上的电流合计作为前述第1电流值，使和前述第1电流值相等的电流值流向前述第1电流源；流向前述控制信号的反转信号输入到其控制端子的开关器件群上的电流合计作为前述第2电流值，使和前述第2电流值相等的电流值流向前述第2电流源。
本发明的另一个方面是，该插补电路是从第1输入端子和第2输入端子输入第1信号和第2信号，根据从控制信号输入端子输入的控制信号所设定的内分比，对前述第1信号和前述第2信号的相位差进行分配，然后生成和分配后的值相对应的相位输出信号，并从输出端子输出出去的插补电路，该插补电路包括：逻辑电路，输入前述第1信号和前述第2信号，输出前述第1及第2信号的规定逻辑运算结果；第1晶体管，插入在连接前述输出端子的接点和第1电源之间，前述逻辑电路的输出信号输入到其控制端子进行导通及截止控制；第1串联电路，由第1电流源晶体管与前述第1信号被输入到其控制端子进行导通及截止控制的第2晶体管呈串联方式连接构成；第2串联电路，由第2电流源晶体管与前述第2信号被输入到其控制端子进行导通及截止控制的第3晶体管呈串联方式连接构成；该插补电路还包括波形合成单元和偏置控制单元：所述波形合成单元，由前述第1串联电路和前述第2串联电路以并联方式连接在前述接点和前述第2电源间；所述偏置控制单元，根据规定了前述内分比的比率的控制信号，使与前述内分比相适应的电流值分别流向前述波形合成单元的前述第1电流源和前述第2电流源；前述偏置控制单元具有多组由连接前述第1电源的恒流源晶体管，和连接在前述恒流源晶体管和与前述第1恒流源晶体管控制端子相接的第1接点间、把规定前述内分比的控制信号输入到其控制端子进行导通及截止控制的第1开关晶体管，以及连接在前述恒流源晶体管和与前述第2恒流源晶体管控制端子相接的第2接点间、把规定内分比的前述控制信号的反转信号输入到其控制端子进行导通及截止控制的第2开关晶体管组成的电路；前述多组电路的前述第1开关晶体管群和前述第1接点的连接点与连接成二极管的第4晶体管相连接，连接成二极管的前述第4晶体管的控制端子和前述第1恒流源晶体管的控制端子共同连接着；前述多组电路的前述第2开关晶体管群和前述第2接点的连接点与连接成二极管的第5晶体管相连接，连接成二极管的前述第5晶体管的控制端子和前述第2恒流源晶体管的控制端子共同连接着。
本发明的另一个方面是，提供一种DLL电路，该DLL电路包括：延迟电路，输入所输入的基准信号使产生延迟，从多个抽头输出延迟时间各不相同的信号；第1多路复用器及第2多路复用器，选择并输出前述延迟电路的偶数号抽头和前述延迟电路的奇数号抽头的信号；微调延迟电路，将前述第1多路复用器和前述第2多路复用器的输出作为第1信号及第2信号输入，输出延迟时间已微调的信号；相位检测器，以前述微调延迟电路的输出信号和前述基准信号为输入检测相位差；和计数器，根据前述相位检测器的输出改变计数值，前述第1多路复用器和前述第2多路复用器，根据前述计数器的输出，分别选择前述延迟电路的偶数号抽头和前述延迟电路的奇数号抽头；前述微调延迟电路由上述本发明涉及的插补电路形成。
本发明的另一个视点是，该DLL电路还包括：输入缓冲电路，用于输入输入信号；延迟电路，输入前述输入缓冲器的输出使产生延迟，从多个抽头输出延迟时间各不相同的信号；第1多路复用器及第2多路复用器，选择并输出前述延迟电路的偶数号抽头和前述延迟电路的奇数号抽头信号；微调延迟电路，将前述第1多路复用器和前述第2多路复用器的输出作为第1信号及第2信号输入，微调延迟时间并输出；第3多路复用器，以前述微调延迟电路的输出为切换信号，选择并输出所输入的数据；输出缓冲器，输入前述第3多路复用器的输出，并作为输出数据输出；第4多路复用器，输入前述微调延迟电路的输出，延迟时间和前述第3多路复用器的延迟时间等效；第1虚拟缓冲电路，输入前述第4多路复用器的输出，延迟时间和前述输出缓冲器的延迟时间等效；第2虚拟缓冲电路，输入前述第1缓冲器的输出，延迟时间和前述输入缓冲器的延迟时间等效；相位检测器，以前述第2缓冲电路的输出信号和前述输入信号为输入，检测相位差；和计数器，根据前述相位检测器的输出改变计数值，前述第1多路复用器及前述第2多路复用器，根据前述计数器的输出，分别选择前述延迟电路的偶数号抽头和前述延迟电路的奇数号抽头；前述微调电路由上述本发明涉及的插补电路形成。
附图说明
图1是表示本发明的第1实施例的构成图。
图2是表示本发明的第2实施例的构成图。
图3是表示本发明的第3实施例的构成图。
图4是表示本发明的第4实施例的构成图。
图5是用于说明本发明实施例的DLL电路的动作时序图。
图6是表示本发明的一个实施例的粗调延迟电路(CDL)和多路复用器(MUX)和微调延迟电路(FDL)的连接构成图。
图7是表示本发明的一个实施例的粗调延迟电路(CDL)的构成图。
图8表示本发明的一个实施例的多路复用器(MUX)的构成图。
图9(a)是格雷码说明图，(b)是表示格雷码生成电路的一个例图。
图10(a)二进制码中产生干扰时的说明图，(b)是表示用二进制码生成抽头切换信号的电路构成图。
图11是本发明的一个实施例的插补电路的特性说明图。
图12是表示以往的插补电路的构成(特开2001-56723号公报)图。
图13是使用移位寄存器构成的锁定动作时序图。
图14是表示以往的插补电路的其他构成(特开2001-56723号公报)图。
图15是表示使用移位寄存器的时钟延迟电路的构成图。
具体实施方式
以下，参照附图对本发明的优选实施方式进行说明。本发明的一个优选实施例，参照图1，一种插补电路，用已设定的内分比对所输入的第1及第2信号的相位差进行内分，输出按内分后的多值规定的相位的输出信号，其构成包括：第1开关器件(MP1)，插入在连接输出端子(OUT)的接点(N1)的充电路径上；充电装置，第1信号(FINO)和第2信号(FINE)均为第1逻辑值时，第1开关器件(MP1)导通，使接点(N1)充电；和第1放电路径和第2放电路径，与第1信号(FINO)和第2信号(FINE)分别对应设置，并与接点(N1)连接；该插补电路还包括波形合成单元(1)，把第1电流源(MN2)和根据第1信号(FINO)进行导通及截止控制的第2开关器件(MN4)串联插入在第1放电路径上，把第2电流源(MN3)和根据第2信号(FINE)进行导通及截止控制的第3开关器件(MN5)串联插入在第2放电路径上，当第1信号(FINO)和第2信号(FINE)至少有一个为第2逻辑值时，第2开关器件(MN4)及第3开关器件(MN5)至少有一个导通，使连接输出端子的接点(N1)放电。进步具体讲，波形合成单元(1)的构成包括：逻辑电路(OR1)，输入第1及第2信号(FINO、FINE)，输出这些信号的逻辑和运算结果；第1开关器件(MP1)，插入在连接输出端子(OUT)的接点(N1)和第1电源(VDD)之间，逻辑电路(OR1)的输出信号被输入到其控制端子进行导通及截止控制；第1串联电路，由第1电流源(MN2)和第1信号(FINO)输入到其控制端子进行导通及截止控制的第2开关器件(MN4)构成；第2串联电路，由第2电流源(MN3)和第2信号(FINE)输入到其控制端子进行导通及截止控制的第3开关器件(MN5)构成；第1串联电路和第2串联电路在接点(N1)和第2电源(VSS)之间呈并联连接方式。
波形合成单元(1)的第1恒流源(MN2)和第2恒流源(MN3)的偏置的偏置控制单元，根据规定内分比的控制信号(SEL0、SEL1、SEL2)，利用该控制信号和其反转信号使两组电流路径上的开关(MP21、MP23、MP25和MP22、MP24、MP26)导通、截止，生成电流值比和内分比相对应的第1电流(I1)和第2电流(I2)，控制与第1电流(I1)和第2电流(I2)的各自电流值相对应的电流使之分别流向第1恒流源(MN2)和第2恒流源(MN3)。
本发明的实施方式中的插补电路还包括：第1预充电电路(PR1)，使第1恒流源(MN2)和第2开关器件(MN4)的连接接点预放电或预充电；和第2预充电电路(PR2)，使第2恒流源(MN3)和第3开关器件(MN5)的连接接点预放电或预充电。第1预充电电路(PR1)由第1电源(VDD)和插入在第1恒流源(MN2)和第2开关器件(MN4)的连接接点间、逻辑电路(OR1)的输出被输入到其控制端子进行导通及截止控制的第4开关器件(MP2)组成。第2预充电电路(PR2)由第1电源(VDD)和插入在第2恒流源(MN3)和第3开关器件(MN5)的连接接点间、逻辑电路(OR1)的输出被输入到其控制端子进行导通及截止控制的第5开关器件(MP3)组成。
本发明的实施方式中的偏置控制单元(2)具有多组由恒流源(Ij、其中，j＝1，2，3)和规定内分比的控制信号(SELj-1，j＝1，2，3)被输入到其控制端子进行导通及截止控制的开关器件(MP21+2(j-1)，j＝1，2，3)以及前述控制信号的反转信号分别被输入到其控制端子进行导通及截止控制的开关器件(MP22+2(j-1)，j＝1，2，3)其一端和恒流源(Ij)共同连接组成的开关器件对组成的电路。其构成是，控制使与流向控制信号(SEL0、SEL1、SEL2)被输入到其控制端子的开关器件组(MP21、MP23、MP25)的电流的合计电流相等的电流(第1电流值I1)流向第1恒流源(MN2)；使与流向控制信号(SEL0、SEL1、SEL2)经反相器(INV1、INV2、INV3)反转后的反转信号被输入到其控制端子的开关器件群(MP22、MP24、MP26)的电流的合计电流相等的电流(第2电流值I2)流向第2恒流源(MN3)。
更具体地讲，第1电流值I1是流向控制信号(SEL0、SEL1、SEL2)被输入到其控制端子的前述第1开关器件组(MP21、MP23、MP25)上的电流合计，它流入连接二极管的第1晶体管(MN11)，第1晶体管(MN11)的控制端子与构成第1恒流源的晶体管(MN2)的控制端子相连接；第2电流值I2是即流向控制信号(SEL0、SEL1、SEL2)经反相器(INV1、INV2、INV3)反转后的反转信号被输入到控制端子的第2开关器件组(MP22、MP24、MP26)的电流合计，它流入连接成二极管的第2晶体管(MN12)，第2晶体管(MN12)的控制端子与构成前述第2恒流源的晶体管(MN3)的控制端子相连接。
偏置控制单元的恒流源(I1、I2、I3)的电流值被加权为1∶2∶4等。例如：根据控制信号(SEL0、SEL1、SEL2)的值，第1、第2电流值之比被设定为0∶7、1∶6、2∶5、3∶4、4∶3、5∶2、6∶1、7∶0。
本发明的一种DLL(延迟锁环)电路，其优选实施方式，参照图3，该DLL电路包括：延迟电路(10)，输入输入信号使之产生延迟，从多个抽头输出延迟时间各不相同的信号；多路复用器(20o、20e)，选择并输出延迟电路(10)的奇数号抽头和延迟电路(10)的偶数号抽头信号；和微调延迟电路(30)，以多路复用器(20o、20e)的输出为第1、第2信号输入，微调延迟时间，还包括相位检测器(50)，以微调延迟电路(30)的输出信号和前述输入信号为输入，检测相位的滞后、超前；计数器(40)，根据相位检测器(50)的输出进行递增、递减，多路复用器由上述插补电路构成。根据计数器(40)的输出，分别选择前述延迟电路的偶数号抽头和前述延迟电路的奇数号抽头的DLL电路的微调延迟电路(30)。根据计数器(40)的输出，在从延迟电路(10)中选择奇相位、偶相位信号的多路复用器(20o、20e)中，所选择抽头的抽头切换信号被作为格雷码，同时因只跃变1个位，所以可以避免产生干扰。内分输入到微调延迟电路(30)的2个信号的相位差的控制信号也由计数器(40)提供。还包括改变计数器(40)的递增、递减的步长的控制装置(60)。
本发明涉及的一种DLL电路，其优选实施方式，参照图4，该DLL电路包括：输入缓冲器(80)，用于输入输入信号；延迟电路(10)，输入输入缓冲器(80)的输出并使之产生延迟，从多个抽头输出延迟时间各不相同的信号；第1、第2多路复用器(20o、20e)，选择延迟电路(10)的一个奇数号抽头和延迟电路(10)的一个偶数号抽头，分别输出奇相位信号和偶相位信号；微调延迟电路(30)，将从第1、第2多路复用器(20o、20e)分别输出的奇相位信号和偶相位信号作为第1信号及第2信号输入，输出延迟时间已微调的信号；第3多路复用器(70)，以微调延迟电路(30)的输出为切换信号，选择输出所输入的数据；输出缓冲器(90)，输入第3多路复用器(70)的输出，并作为输出数据输出；第4多路复用器(71)，输入微调延迟电路(30)的输出，延迟时间和第3多路复用器的延迟时间等效；第1虚拟缓冲器(91)，输入第4多路复用器(71)的输出，延迟时间和输出缓冲器(90)的延迟时间等效；第2虚拟缓冲器(81)，输入第1缓冲器的输出，延迟时间和前述输入缓冲器(80)的延迟时间等效；相位检测器(50)，以第2缓冲器(81)的输出信号和输入缓冲器(80)的输出信号为输入，检测这些信号的相位差；计数器(40)，根据相位检测器(50)的输出改变计数值。第1、第2多路复用器(20o、20e)根据计数器(40)的输出，分别选择延迟电路(10)的偶数号抽头和延迟电路(10)的奇数号抽头，微调延迟电路(30)由上述本发明涉及的插补电路形成。
本发明涉及的一种DLL电路，其优选实施方式构成中，从计数器(40)输入到第1、第2多路复用器(20o、20e)的、切换前述延迟电路(10)的抽头的控制信号编码由格雷码组成。计数器(40)输出格雷码(Grey code)计数值。
本发明涉及的一种DLL电路，其优选实施方式，参照图6，延迟电路(10)由粗调用延迟电路组成，包括：第1级多个多路复用器(105、106)，选择前述奇数号、偶数号抽头的第1、第2多路复用器(20o、20e)分别选择连续的多个抽头的规定个数的信号之一；第2级多路复用器(107、108)，选择第1级多个前述多路复用器的1个输出，第2级多路复用器输出的奇相位、偶相位信号被输入到微调用插补电路。
上述本发明涉及的插补电路以及具有该插补电路的DLL电路，具有良好的线性特性，在实现高精度插补的同时，还达到了消耗电力低的目的，除应用于DDR-SDRAM等半导体存储装置外，也非常适用于时钟同步型半导体集成电路装置。实施例
以下，对本发明的实施方式作进步详细说明，参照附图对本发明的实施例作如下说明。图1表示本发明的一实施例的插补电路构成图。
参照图1，构成本发明的一实施例的插补电路包括波形合成单元1和偏置控制单元2。波形合成单元1是按设定的内分比对所输入的第1及第2信号的相位差进行内分，输出由内分后的值规定的相位输出信号的插补电路，其构成包括：“或”电路OR1，输入第1及第2信号FINO、FINE，输出这些信号的逻辑和(OR)运算结果；和P沟道MOS晶体管MP1，插入在与输出端子OUT相连接的接点N1和电源VDD之间，“或”电路OR1的输出信号被输入到栅极端子进行导通及截止控制。此外，波形合成单元1的构成还包括：第1串联电路，构成第1恒流源的N沟道MOS晶体管MN2与第1信号FINO被输入到栅极端子进行导通及截止控制的N沟道MOS晶体管MN4以串联方式连接；第2串联电路，构成第2恒流源的N沟道MOS晶体管MN3与第2信号FINE被输入到栅极端子进行导通及截止控制的N沟道MOS晶体管MN5呈串联方式连接；第1、第2串联电路在接点N1和电源VSS之间以并联方式连接。
偏置控制单元2，根据规定内分比的控制信号(SEL0～SEL2)，使与内分比相对应的电流值分别流向波形合成单元1的第1及第2恒流源晶体管MN2、MN3。
偏置控制单元2包括：第1预充电电路PR1，使N沟道MOS晶体管MN2和N沟道MOS晶体管MN4的连接接点进行预放电或预充电；和第2预充电电路PR2，使N沟道MOS晶体管MN3和N沟道MOS晶体管MN5的连接接点进行预放电或预充电。
偏置控制单元2还具有多组由一端连接电源VDD的恒流源Ij(j＝1，2，3)，和规定内分比的控制信号SELj-1(j＝1，2，3)被输入到其栅极端子被导通及截止的P沟道MOS晶体管MP21+2(j-1)j-1和控制信号SELj-1(j＝1，2，3)经反相器INVj反转后的信号被分别输入到其栅极端子被导通及截止的P沟道MOS晶体管MP22+2(j-1)(j＝1，2，3)其源极端子和恒流源Ij的另一端共同连接构成的晶体管对组成的电路。
控制信号SEL0、SEL1、SEL2被输入到其栅极端子的P沟道MOS晶体管组MP21、MP23、MP25的漏极端子被连接在一起，并和N沟道MOS晶体管MN11的漏极端子相接，N沟道MOS晶体管MN11的栅极端子与其漏极端子相连接的同时(晶体管MN11连接成二极管)，还与N沟道MOS晶体管MN2的栅极端子相接，N沟道MOS晶体管MN11的源级端子与电源VSS相连接。N沟道MOS晶体管MN11，使和流向P沟道MOS晶体管组MP21、MP23、MP25的电流的合计电流相等的电流流向第1恒流源晶体管MN2。
控制信号SEL0、SEL1、SEL2分别经反相器INV1、INV2、INV3反转后的信号被输入到其栅极端子的P沟道MOS晶体管群MP22、MP24、MP26的漏极端子被连接一起，并和N沟道MOS晶体管MN12的漏极端子相接，N沟道MOS晶体管MN12的栅极端子与其漏极端子相连接的同时(晶体管MN12连接成二极管)，还与N沟道MOS晶体管MN3的栅极端子相接，N沟道MOS晶体管MN12的源级端子与电源VSS相连接。N沟道MOS晶体管MN12，使和流向P沟道MOS晶体管群MP22、MP24、MP26的电流的合计电流相等的电流流向第2恒流源晶体管MN3。
下面说明图1所示本发明的一实施例的插补电路的工作原理。输入到波形合成单元1的2个输入信号FINO、FINE为低电平时，“或”电路OR1的输出为低电平，P沟道MOS晶体管MP1导通，使接点N1充电到电源电位VDD。如果设接点N1的容量为C，那么累积到接点N1上的电荷Q是：
  Q＝C×VDD此时，接点N1的电位呈高电位。而且，通过第1、第2预充电电路PR1、PR2，N沟道MOS晶体管MN2和MN4的连接接点和N沟道MOS晶体管MN3和MN5的连接接点均被预充电。
此状态下，接点N1的电位开始变化，达到逻辑阈值电压VT以下，如果设降到低电位前的电压变化为V(＝VDD-VT)，那么接点N1由高电位变为低电位前应放电的电荷量就是C×V。
设奇相位信号FINO、偶相位信号FINE的上升沿的相位差为T。
信号FINO由低电位上升到高电位时，“或”电路OR1的输出变为高电位，P沟道MOS晶体管MP1变为截止，晶体管MN4导通，依靠恒流源晶体管MN2的电流I1′使接点N1的电荷在时间T期间内放电。此间的放电电荷是：
I1□×T接点N1的剩余电荷Q′是：
Q′＝C×VDD-I1□×T
继而，当信号FINE由低电位上升到高电位时，“或”电路OR1的输出保持高电位，晶体管MN5导通，依靠恒流源晶体管MN2的电流I1□和恒流源晶体管MN2的电流I2□之和，使接点N1的电荷Q′放电。
接点N1的电位V达到逻辑阈值VT以下时，就变为低电位，输出端子OUT等效地输出信号FINO和FINE的“或非”(NOR)。
因此，如果把从输入信号FINO的上升沿到输出端子OUT的输出信号下降沿的相位差PH用时间来表示，就是下述公式：
PH＝T+(C×V-I1□×T)/(T1□+I2□)
    ＝C×V/(I1□+I2□)+T×{1-I1□/(I1□+I2□)}
    ＝C×V/(I1□+I2□)+T×I1□/(I1□+I2□)这里，C×V/(I1□+I2□)表示输入信号FINO、FINE同时上升时的输入信号和输出信号的相位差，因为I1□+I2□是一定值，所以上式中的C×V/(I1□+I2□)是常数项。
如果I1□∶I2□＝(1-x)∶x，那么T×I2□/(I1□+I2□)就是把信号FINO、FINE的相位差T用(1-x)∶x内分后的数值xT。
电流I1□和I2□之比，由输入到偏置控制单元2的控制信号SEL0、SEL1、SEL2的值决定。
电流源I1、I2、I3的电流值，例如，被加权为1∶2∶4。P沟道MOS晶体管MP21、22的电流驱动能力和P沟道MOS晶体管MP23、24的电流驱动能力和P沟道MOS晶体管MP25、26的电流驱动能力之比被设定为1∶2∶4。
例如，(SEL0、SEL1、SEL2)＝(L、L、L)时，P沟道MOS晶体管MP21、MP23、MP25均导通，P沟道MOS晶体管MP22、MP24、MP26均截止，流向晶体管MN11的电流I1是：
I1＝(1+2+4)I0＝7I0流向晶体管MN12的电流I2是：
I2＝0
(SEL0、SEL1、SEL2)＝(H、L、L)时，P沟道MOS晶体管MP22、MP23、MP25均导通，P沟道MOS晶体管MP21、MP24、MP26均截止，变为
I1＝(2+4)I0＝6I0，I2＝I0
(SEL0、SEL1、SEL2)＝(H、H、L)时，P沟道MOS晶体管MP22、MP24、MP25均导通，P沟道MOS晶体管MP21、MP23、MP26均截止，变为
I1＝4I0；I2＝(1+2)·I0＝3I0
和其他组合相同，将电流7I0按照3位控制信号(SEL0、SEL1、SEL2)转换成与0∶7、1∶6、2∶5、3∶4、4∶3、5∶2、6∶1、7∶0之比相对应的电流值I1、I2流向连接成二极管的N沟道MOS晶体管MN11、MN12；连接成二极管的N沟道MOS晶体管MN11、MN12的栅极分别与N沟道MOS晶体管MN2、MN3的栅极相连接，与电流值I1、I2相对应的电流I1□、I2□流向N沟道MOS晶体管MN2、MN3。
这样，按照和3位控制信号(SEL0、SEL1、SEL2)相适应的比率，内分输入到波形合成单元1的相位相互不同的信号FINO、FINE的相位差，具有由内分后的值所规定的相位的输出信号从输出端子OUT输出。当然，也可以在输出端子OUT上设置波形整形用反相器、或电压跟随器或者反相器2级的正转缓冲器。
下面说明本发明的第2实施例。图2表示的是本发明的第2实施例的构成图，进行断电控制、实现低消耗电力的插补电路构成图。该实施例在图1所示构成上，附加了等待控制功能，断电控制信号PWDN为高电位时，偏置控制单元2停止工作(不流过消耗电流)，断电控制信号PWDN为低电位时，偏置控制单元2被激活。
参照图2，波形合成单元1的构成包括：反相器INV5、INV6，分别输入第1及第2信号FINO、FINE并反转输出；反相器INV7、INV8，分别输入反相器INV5、INV6的输出信号并反转输出；“与非”电路NAND1，输入反相器INV5、INV6的输出信号，输出这些信号的“与非”运算结果；P沟道MOS晶体管MP1，插入在连接输出端子OUT的接点N1和电源VDD之间，NAND1的输出信号被输入到其栅极端子进行导通及截止控制。
此外，还包括：N沟道MOS晶体管MN2，其漏极端子连接接点N1，形成第1恒流源；N沟道MOS晶体管MN4，其漏极端子连接N沟道MOS晶体管MN2的源级端子，源级端子连接电源VSS，反相器INV7的输出信号被输入到其栅极端子进行导通及截止控制  N沟道MOS晶体管MN3，其漏极端子连接接点N1，形成第2恒流源；N沟道MOS晶体管MN5，其漏极端子连接N沟道MOS晶体管MN3的源级端子，源级端子连接电源VSS，反相器INV8的输出信号被输入到其栅极端子进行导通及截止控制。
另外，还包括：第1预充电电路和第2预充电电路，分别由源级端子连接电源VDD，栅极端子接NAND1输出端，漏极端子接N沟道MOS晶体管MN2的源级端子和N沟道MOS晶体管MN4的漏极端子的连接接点的P沟道MOS晶体管MP2；和源级端子连接电源VDD，栅极端子接NAND1输出端，漏极端子接N沟道MOS晶体管MN3的源级端子与和N沟道MOS晶体管MN5的漏极端子的连接接点的P沟道MOS晶体管MP3组成。
偏置控制单元2还包括：源级端子连接电源VDD，栅极端子接断电控制信号PWDN的P沟道MOS晶体管MP11、MP12、MP13。
此外，还包括：其源级端子共同与P沟道MOS晶体管MP11的漏极端子相连接，规定内分比的控制信号SEL0被输入到其栅极端子进行导通及截止的P沟道MOS晶体管MP21，和控制信号SEL0经反相器INV1反转后的信号被输入到其栅极端子进行导通及截止的P沟道MOS晶体管MP22；其源级端子共同与P沟道MOS晶体管MP12的漏极端子相连接，规定内分比的控制信号SEL1被输入到其栅极端子进行导通及截止的P沟道MOS晶体管MP23，和控制信号SEL1经反相器INV2反转后的信号被输入到其栅极端子进行导通及截止的P沟道MOS晶体管MP24；其源级端子共同与P沟道MOS晶体管MP13的漏极端子相连接，规定内分比的控制信号SEL2被输入到其栅极端子进行导通及截止的P沟道MOS晶体管MP25，和控制信号SEL2经反相器INV3反转后的信号被输入到其栅极端子进行导通及截止的P沟道MOS晶体管MP26。
P沟道MOS晶体管MP21、MP23、MP25的漏极端子被连接在一起，并与N沟道MOS晶体管MN11的漏极端子相接，N沟道MOS晶体管MN11的栅极端子和其漏极端子被连接在一起的同时，还与N沟道MOS晶体管MN2的栅极端子相接。在图2中，用偏置接点(BIASO)表示N沟道MOS晶体管MN11的漏极端子和N沟道MOS晶体管MN2的栅极端子的连接接点。
N沟道MOS晶体管MN11的源级端子和断电控制信号PWDN经反相器INV4反转后的信号被输入到其栅极端子的N沟道MOS晶体管MN13的漏极端子相连接，N沟道MOS晶体管MN13的源级端子与电源VSS相接。断电控制信号PWDN为低电位时，N沟道MOS晶体管MN13导通，N沟道MOS晶体管MN11使与分别流向P沟道MOS晶体管群MP21、MP23、MP25的电流的合计电流I1成比例或相等的电流流向第1恒流源晶体管MN2。
P沟道MOS晶体管群MP22、MP24、MP26的漏极端子被连接在一起着，并与N沟道MOS晶体管MN12的漏极端子相连接，N沟道MOS晶体管MN12的的栅极端子与其漏极端子被连接在一起，同时，并与N沟道MOS晶体管MN3的栅极端子相接。在图2中，用偏置接点(BLASE)表示N沟道MOS晶体管MN12的漏极端子和N沟道MOS晶体管MN3的栅极端子的连接接点。N沟道MOS晶体管MN12的源级端子和断电控制信号PWDN经反相器INV4反转后的信号被输入到其栅极端子的N沟道MOS晶体管MN14的漏极端子相连接，N沟道MOS晶体管MN14的源级端子与电源VSS相接。断电控制信号PWDN为低电位时，N沟道MOS晶体管MN14导通，N沟道MOS晶体管MN12使与分别流向P沟道MOS晶体管群MP22、MP24、MP26的电流的合计电流I2成比例或相等的电流流向第2恒流源晶体管MN3。
另外，还包括：P沟道MOS晶体管MP27，N沟道MOS晶体管MN2的栅极端子与其漏极端子相接，源级端子与电源VDD相接，栅极端子与反相器INV4输出端相接N沟道MOS晶体管MN15，漏极端子接N沟道MOS晶体管MN3的栅极，源级端子与电源VSS相接，栅极端子接断电控制信号PWDN。
断电控制信号PWDN为低电位时(偏置控制单元2呈工作状态)，P沟道MOS晶体管MP27和N沟道MOS晶体管MN15均处于截止状态。
断电控制信号PWDN为高电位时(偏置控制单元2呈停止状态)，P沟道MOS晶体管MP27和N沟道MOS晶体管MN15均处于导通状态，分别供给N沟道MOS晶体管MN2、3的栅极偏置电压。
P沟道MOS晶体管MP11、MP12、MP13在断电控制信号PWDN为低电位时起恒流源作用，各自的栅极宽(W)/栅极长(L)是2/0.8、4/0.8、8/0.8(单位是μm)，漏极电流(与W/L成比例)是2∶4∶8。P沟道MOS晶体管MP21、MP22、P沟道MOS晶体管MP23、MP24和P沟道MOS晶体管MP25、MP26的电流驱动能力之比是5∶10∶20、即1∶2∶4。
断电控制信号PWDN为高电位时，P沟道MOS晶体管MP11、MP12、MP13处于截止状态，N沟道MOS晶体管MN13、14也处于截止状态，电流路径被断开，偏置控制单元2停止工作并处于等待状态。此时，P沟道MOS晶体管MP27和N沟道MOS晶体管MN15均处于导通状态，分别供给N沟道MOS晶体管MN2、3的栅极偏置电压。
断电控制信号PWDN为低电位时，P沟道MOS晶体管MP11、MP12、MP13处于导通状态，N沟道MOS晶体管MN13、14也处于导通状态，P沟道MOS晶体管MP27和N沟道MOS晶体管MN15均处于截止状态。
另一方面，断电控制信号PWDN为低电位时，偏置控制单元2按图1说明进行工作，按照和3位控制信号(SEL0、SEL1、SEL2)的值相适应的比率，内分输入到波形合成单元1的相位相互不同的信号FINO和FINE的相位差，用具有内分后的值所规定的相位的输出信号从输出端子OUT输出。当然，也可以在输出端子OUT上设置波形整形用反相器、或者正转缓冲器。
图2所示的P沟道MOS晶体管MP11～MP13的数量和控制信号SEL0-SEL2的数量，因毕竟是为了能简单说明，所以只表示了3个的构成。自然，本发明并不只限于这种构成。
另外，波形合成单元1中，插入在接点N1和电源VSS间形成串联电路的N沟道MOS晶体管MN2、MN4和，形成串联电路的N沟道MOS晶体管MN3、MN5的连接顺序也可以是逆序连接。即，从接点N1侧看，N沟道MOS晶体管MN4、MN2的串联连接构成和，N沟道MOS晶体管MN5、MN3的串联连接构成方式自然都是可以的。
下面，作为本发明的第3实施例，说明将参照图1、图2所说明的本发明涉及的插补电路用于微调延迟电路(FDL；Fine Delay Line)的DLL的构成。图3表示的是本发明的第3实施例构成图。参照图3，该DLL包括：延迟电路10(CDL；Coarce Delay Line)，多个延迟器件101～102n呈串联连接方式，输入输入信号并之使产生延迟，从各抽头输出延迟时间各不相同的信号；多路复用器20o，选择延迟电路10的奇数号抽头的信号odd并输出；多路复用器20e，选择延迟电路10的偶数号抽头的信号even并输出；和微调延迟电路30，以多路复用器20o、20e的输出(odd、even)为第1、第2信号输入，微调延迟时间；还包括：相位检测器50，以微调延迟电路30的输出信号和前述输入信号为输入，检测相位的滞后、超前；和计数器40，根据相位检测器50的输出进行增、递减。多路复用器20o、20e根据计数器40的输出分别选择延迟电路10的奇数号抽头和偶数号抽头。微调延迟电路30由参照图1、图2所说明的上述实施例涉及的插补电路构成，设定内分比的信号SEL0、SEL1、SEL2提供计数器40的计数值的低位3位，切换电流值，供给恒流源的偏置，调整接点OUT的泻放速度，并微调输出信号的相位。
计数器40供给多路复用器20o、20e的控制信号是计数器40的高位位侧(低位3位出外)的信号。
多路复用器20o、20e中，选择延迟电路10的抽头的控制信号编码，如图9(a)所示，供给的是格雷码。计数器40作为输出格雷码计数器而构成。
格雷码，例如是按000…、100…、110…、010…、011…、111…、101…、001…的规律，同时只改变1位，所以不会产生干扰。
图9(b)表示的是从二进制码(二进位计数的输出)生成格雷码的电路的一例，包括：相邻的位信号的“异或”门(EXOR)电路；以“异或”门(EXOR)电路的输出为输入的D型触发器。
二进制码(二进制编码)是按000…、100…、010…、110…、001…、101…、011…、111…的规律变化，如图10所示，因同时变化2位，所以如图10(b)所示，电路输出ANNN中产生低频干扰。信号ANNN是在B0、B1、B2都为低电位时，输出高电位的逻辑电路的输出信号，在输入到D型触发器的时钟CK的上升沿，由于B0由高电位跃变到低电位、B1由低跃变到高时的延迟而产生干扰。
再参照图3，延迟步长控制电路60，是用于将计数器40的计数步长设定为可变化的控制电路。输入表示相位检测器50的相位超前、滞后的信号，进行增、递减的计数器40按照延迟步长控制电路60设定的步长值增加或减少计数值。延迟步长控制电路60所进行的计数步长的控制，例如延迟电路10的延迟器件级数为128级时，初始设定时将计数步长，例如以延迟电路10的延迟器件8级为单位，那么就顺序提高延迟器件1级的精度。形成微调延迟电路30的插补电路的内分比的比率是按1步长单位进行锁定控制。即，形成图3微调延迟电路30的插补电路(参照图1、图2)，输入由多路复用器20o、20e
所选择的延迟电路10的偶数、奇数号抽头的延迟输出，根据计数器40的计数值的第1至第3位(值0～7；图1、图2的SEL0～SEL2)，按1步长单位进行相位插补，例如从值0开始依次(最大到7)对基准时钟和微调延迟电路30的输出时钟(该时钟也称为“内部时钟”)的相位进行比较。
这种构成的本实施例，和图1 5等所示的移位寄存器构成(比较例)相比，缩短了锁定时间。以下将作说明。设延迟电路10的延迟器件级数为128级。
在选择延迟电路10的抽头的信号由移位寄存器构成的比较例中，设其初始值为中点时，虽然锁定时间缩短了，但有时会增大DLL的周期延迟。所以，就出现了时钟因延迟电路传输过程中的噪声等而产生延迟时间变动(与传输时间成比例)的问题。图13是比较例的时钟动作和周期延迟的说明图。
如图13所示，周期延迟可按1周期作同步设定，但是，例如相位检测器(图3的50)中，若用内部CLK(图3的微调延迟电路30的输出)锁存输入CLK(对应于图3的基准时钟)的低电位信号，内部CLK(锁定后)的周期延迟有时会是2周期。
另一方面，如图5所示，若将本实施例的计数器40的初始值设定为0，尽管锁定时间变长了，但周期延迟一定是最小(1周期)。所以，可以将因延迟电路10传输中的噪声等造成的延迟时间的变动(与传输时间成比例)控制在最小限度。图13是本实施例中的锁定动作和周期延迟的说明图，图5的输入CLK对应图3的基准时钟，内部CLK对应图3的微调延迟电路30的输出。
如比较例所说明的，输出抽头的选择信号的电路不使用计数器40，而用移位寄存器代替构成时(参照图15)，在设其初始值为中点64时，锁定点在0或128时最不理想(worst case)，需要用相位检测器50做
64+7＝71(次)的相位比较后再锁定。该“64+7”中的“+7”就是形成微调延迟电路30的插补电路(参照图1、图2)中的相位调整用的相位比较次数。即，插补电路(参照图1、图2)的插补最不好时需要7步长。
此外，在输出抽头的选择信号的电路是用移位寄存器构成的比较例中，为了以最小周期延迟进行同步，将移位寄存器的初始值设定为0时，锁定点在128时最不理想(worst case)，需要用相位检测器50做
128+7＝135(次)的相位比较后再锁定。
与此相对，上述实施例中将计数器40的初始值设定为0，锁定点例如在121时最不理想，需要用相位检测器50做
     128/8+7/1+7
     ＝16+7+7
      ＝30次的相位比较后再锁定。该次数中，“128/8”的“8”是以延迟器件8件为单位的抽头切换动作，该抽头切换的延迟器件件数的单位是从延迟步长控制电路60(参照图3)设定到计数器40上。接受相位检测器50的输出，计数器40以8步长为单位增(减)计数。而且上述次数中，“7/1”的“1”对应于延迟电路10的以延迟器件1件为单位的抽头切换动作。即，延迟器件8级单位就是递增8次后达到128级，之后按延迟器件1级单位进行递减达到121。上述次数中的“+7”是形成微调延迟电路30的插补电路(参照图1、图2)中的相位调整用的相位比较次数。即，插补电路(参照图1、图2)的插补最不好时需要7步长。
DLL用相位检测器50检测相位，并改变计数器40的数值后，受该延迟时间的影响，时钟经延迟电路10输出所需要的时间(也称该时间为“响应”)接近10ns。时钟周期3.3ns的DDR-II-SDRAM的响应需要3周期，若设其裕度为2周期，则使用移位寄存器的构成(比较例)的锁定时间是71次×5＝355周期，不符合规格值200周期的要求。而如果采用本发明，该时间则是30次×5＝150周期，就符合规格值的要求。
另外，本实施例中的DLL，计数器40输出的抽头切换信号是格雷码，所以在抽头切换时，不会产生干扰，能够实现稳定工作，提高了可靠性。
下面说明本发明的第4实施例。图4表示的是应用于DDR-SDRAM的DLL构成图。参照图4，其构成包括：输入缓冲器80，输入输入信号；延迟电路10，使输入缓冲器80的输出延迟，从多个抽头输出延迟时间各不相同的信号；多路复用器20o，选择并输出延迟电路10的奇数号抽头信号odd；多路复用器20e，选择并输出延迟电路10的偶数号抽头的信号even；和微调延迟电路30，将来自多路复用器20o、20e的输出(odd、even)作为第1、第2信号输入，微调延迟时间；还包括：多路复用器70，根据微调延迟电路30的输出信号(沿)，选择读出数据(没有图示的存储单元阵列中的读出数据)；和输出缓冲器90，输入多路复用器70的输出，作为DQj输出；还包括：虚拟的多路复用器71，输入微调延迟电路30的输出信号，按多路复用器70生成的延迟时间进行延迟；和虚拟缓冲器91、81，延迟时间和输出缓冲器90、输入缓冲器80相等；还包括：相位检测器50，以输入缓冲器80的输出时钟和虚拟缓冲器81的输出信号为输入，检测相位的滞后、超前；计数器40，根据相位检测器50的输出进行增、递减；和多路复用器20o、20e根据计数器40的输出，分别选择延迟电路10的奇数号抽头和偶数号抽头。微调延迟电路30由上述插补电路构成，设定内分比的信号SEL0、SEL1、SEL2提供计数器40的计数值的低位3位，切换电流值，供给恒流源的偏置，调整接点OUT的泻放速度，微调输出信号的相位。
在该实施例中，和前述第3实施例相同，由计数器40供给多路复用器20o、20e的控制信号是计数器40的高位位(低位3位出外)。而且，多路复用器20o、20e中，选择延迟电路10的抽头的控制信号编码是格雷码(Grey code)。计数器作为格雷码计数器而构成。本实施例中的DLL，是以计数器40输出的抽头切换信号作为格雷码，所以抽头切换时不产生干扰。本实施例中，自然也可以采用具有图3的延迟步长控制电路60的构成。
图6表示的是图3、图4所示DLL构成中的粗调延迟电路(CDL；Corace delay Line)，和选择并输出粗调延迟电路输出的奇相位信号和偶相位信号的多路复用器(MUX)及微调延迟电路(FDL；Fine DelayLine)的连接构成图的一例。图3、图4所示的延迟电路10对应粗调延迟电路(CDL)101～104，微调延迟电路30对应FDL(Fine DelayLine)110，参照图1、图2所说明的插补电路。
参照图6，CDL101输出第0号奇相位COUTO0、第0号偶相位COUTE0信号；CDL102输入CDL101的输出，输出第1号奇相位COUTO1、第1号偶相位COUTE1信号；CDL103输入CDL102的输出，输出第2号奇相位COUTO2、第2号偶相位COUTE2信号；CDL104输入CDL103的输出，输出第3号奇相位COUTO3、第3号偶相位COUTE3信号；第0至第3奇相位COUTO0～3被输入到多路复用器105，从计数器输出的选择信号选择其中一个；第0至第3偶相位COUTE0～3被输入到多路复用器106，从计数器输出的选择信号选择其中一个；多路复用器105、多路复用器106的输出分别被输入到下一级的多路复用器107、多路复用器108，多路复用器107、多路复用器108的输出被输入到插补电路110。
图7表示的是图6的粗调延迟电路(CDLj)的一级构成图。在以输入信号CDLj为输入的反相器211的后级中，串联连接着7组由2级为一组的反相器对，最末尾连接反相器226，并连接输出端子，输出CDLj+1，构成8级延迟级。
以输入信号CDLj为输入的反相器211的后级连接三态反相器(钟脉冲反相器)311，；构成延迟级的反相器对的偶数号组(214和215、218和219、222和223)的输出经过三态反相器313、315、317和三态反相器311的输出接点相连接，与缓冲器227的输入相连接，缓冲器227的输出连接奇数相位输出端子COUTOj；构成延迟级第1组的反相器对212、213的输出连接三态反相器312；构成延迟级的反相器对的奇数号组(216和217、220和221、224和225)的输出经过三态反相器314、316、318与三态反相器312的输出相连接；与缓冲器228的输入相连接，缓冲器228的输出连接偶数相位输出端子COUTEj。
从控制三态反相器的输出使能的控制信号SELO4N5N～SELE4N5T中，选择三态反相器311、313、315、317中的一个，三态反相器312、314、316、318中的一个
图8表示的是图6的多路复用器(MUX)的构成及其连接关系图。参照图8，多路复用器105a在2位选择信号SELO6、SELO7中，选择第0号到第3号的奇相位信号COUTO0、COUTO1、COUTO2、COUTO3中的一个。
多路复用器105b在2位选择信号SELO6、SELO7中，选择第7号到第4号的奇相位信号COUTO7、COUTO6、COUTO5、COUTO4中的一个。
多路复用器105c在2位选择信号SELO6、SELO7中，选择第8号到第11号的奇相位信号COUTO8、COUTO9、COUTO10、COUTO11中的一个。
多路复用器105d在2位选择信号SELO6、SELO7中，选择第15号到第12号的奇相位信号COUTO15、COUTO14、COUTO13、COUTO12中的一个。
多路复用器1O7在2位选择信号SELO8、SELO9中，选择4个多路复用器105a、105b、105c、105d的输出中的一个。
因为选择信号SELO6、SELO7的编码是格雷码，所以多路复用器105b和多路复用器105d的输入信号顺序(排列)是逆序。
图11表示的是图2所示的插补电路的特性(线性)分析结果图。图11中，黑点、白点、黑方框、白方框表示以晶体管的规格为参数，表示#0～#7(由图2的控制信号SEL0～SEL2决定的)各编码的延迟时间的变化。图11中的虚直线是理想值。从图11也可以看出，根据该实施例的插补电路，输出信号的延迟时间是线性的，编码#7和理想值一致。
以上是就上述实施例对本发明所做的说明，本发明并不只限定于上述实施例的构成，只要是本领域普通技术人员，自然应该理解按权利要求书论述的发明范围包括可能会形成的各种变形、修正。
发明效果
如上所述，根据本发明涉及的插补电路，由于包括：第1开关，插入在与输出输出信号的输出端子相连接的接点和第1电源之间；控制装置，当第1信号和第2信号均为第1逻辑值时，前述第1开关器件呈导通状态；第1串联电路，第1恒流源与前述第1信号为第2逻辑值时呈导通状态的第2开关器件呈串联连接方式；第2串联电路，第2恒流源与前述第2信号为第2逻辑值时呈导通状态的第3开关器件呈串联连接方式；还包括：波形合成单元，其前述第1串联电路和前述第2串联电路互并联连接在与前述输出端子相连接的接点和第2电源之间；偏置控制单元，将分别流向前述波形合成单元的前述第1电流源和前述第2电流源的电流值设定为与前述内分比相适应的数值。所以能够降低消耗电流，实现高精度插补。
另外，根据本发明涉及的DLL，由于抽头切换信号采用格雷码，所以延迟电路的输出抽头切换时不产生干扰。因此，能够实现可靠、稳定工作。
另外，根据本发明涉及的DLL，由于采用根据计数器的输出切换延迟电路(延迟线)的抽头的构成，所以和移位寄存器构成方式比，能够将初始值设定为最小周期，缩减了锁定所需周期。

Claims (22)

1.一种插补电路，输入第1信号和第2信号，用预先设定的内分比对前述第1信号和前述第2信号的相位差进行分配，然后生成并输出与分配后的值相对应的相位输出信号，其特征在于，该插补电路包括：
第1开关器件，插入在与输出前述输出信号的输出端子相连接的接点和第1电源之间；
控制装置，当前述第1信号和前述第2信号均为第1逻辑值时，使前述第1开关器件呈导通状态；
第1串联电路，第1电流源与当前述第1信号为第2逻辑值时呈导通状态的第2开关器件呈串联方式连接，和
第2串联电路，第2电流源与当前述第2信号为第2逻辑值时呈导通状态的第3开关器件呈串联方式连接，
该插补电路还包括：
波形合成单元，其前述第1串联电路和前述第2串联电路被相互并联连接在与前述输出端子相连接的接点和第2电源之间；和
偏置控制单元，将分别流向前述波形合成单元的前述第1电流源和前述第2电流源的电流值设定为与前述内分比相对应的值。
2.一种插补电路，输入第1信号和第2信号，利用所输入的控制信号设定的内分比对前述第1信号和前述第2信号的相位差进行分配，然后生成并输出与分配后的数值相对应的相位的输出信号，其特征在于，该插补电路包括：
第1开关器件，插入在与输出前述输出信号的输出端子相连接的接点和第1电源之间；
控制装置，当前述第1信号和前述第2信号均为第1逻辑值时，使前述第1开关器件呈导通状态；
第1串联电路，第1电流源与当前述第1信号为第2逻辑值时呈导通状态的第2开关器件呈串联连接方式；
第2串联电路，第2电流源与当前述第2信号为第2逻辑值时呈导通状态的第3开关器件呈串联连接方式；
该插补电路还包括：
波形合成单元，其前述第1串联电路和前述第2串联电路被相互并联连接在与前述输出端子相连接的接点和第2电源之间；和
偏置控制单元，它又包括：根据前述控制信号生成其电流值的比与前述内分比相对应的第1电流和第2电流的装置，和使前述第1电流和前述第2电流的电流值相对应的电流分别流向前述波形合成单元的前述第1电流源和前述第2电流源的控制装置。
3.一种插补电路，输入第1信号和第2信号，利用所输入的控制信号设定的内分比对前述第1信号和前述第2信号的相位差进行分配，然后生成并输出与分配后的数值相对应的相位的输出信号，其特征在于，该插补电路包括：
第1开关器件，插入在与输出前述输出信号的输出端子相连接的接点的充电路径中；和
充电装置，当前述第1信号和前述第2信号均为第1逻辑值时，前述第1开关器件导通，使与前述输出端子相连接的接点充电，
该插补电路还包括：波形合成单元和偏置控制单元，
所述波形合成单元具有第1放电路径和第2放电路径，和前述第1信号及前述第2信号分别对应设置，并和连接前述输出端子的接点相连接，
第1电流源和根据前述第1信号被控制导通及截止的第2开关器件串联插入在前述第1放电路径上，
第2电流源和根据前述第2信号被控制导通及截止的第3开关器件串联插入在前述第2放电路径上，
当前述第1信号和前述第2信号至少有一个为第2逻辑值时，前述第2开关器件和前述第3开关器件至少有一个导通，使和前述输出端子相连接的接点放电，
所述偏置控制单元为控制前述波形合成单元的前述第1电流源和前述第2电流源的偏置的偏置控制单元，包括：插入在两组电流路径中的开关根据前述控制信号导通及截止，并生成电流值比与前述内分比相对应的第1电流和第2电流的装置；使与前述第1电流和前述第2电流的电流值相对应的电流分别流向前述波形合成单元的前述第1电流源和前述第2电流源的控制装置。
4.一种插补电路，输入第1信号和第2信号，利用所输入的控制信号设定的内分比对前述第1信号和前述第2信号的相位差进行分配，然后生成并输出其相位与分配后的数值相对应的输出信号，其特征在于，该插补电路包括：
逻辑电路，输入前述第1信号和前述第2信号，输出前述第1信号和前述第2信号的规定逻辑运算结果；
第1开关器件，插入在与输出前述输出信号的输出端子相连接的接点和第1电源之间，前述逻辑电路的输出信号输入到控制端子，并进行导通及截止控制；
第1串联电路，第1电流源与前述第1信号输入到其控制端子并进行导通及截止控制的第2开关器件呈串联方式连接；
第2串联电路，第2电流源与前述第2信号输入到其控制端子并进行导通及截止控制的第3开关器件呈串联方式连接；
该插补电路还包括波形合成单元和偏置控制单元，
所述波形合成单元，由前述第1串联电路和前述第2串联电路以并联方式连接在与前述输出端子相连接的接点和第2电源之间构成；
所述偏置控制单元，为控制前述波形合成单元的前述第1电流源和前述第2电流源的偏置的偏置控制单元，包括：插入在两组电流路径中的开关导通及截止，生成电流值比和前述内分比相对应的第1电流和第2电流的装置；使与前述第1电流和前述第2电流的电流值相对应的电流分别流向前述波形合成单元的前述第1电流源和前述第2电流源的控制装置。
5.如权利要求4所述的插补电路，其特征在在于，包括：
第1预充电电路，使与前述第1电流源和前述第2开关器件相连接的接点进行预放电或预充电；和
第2预充电电路，使与前述第2电流源和前述第3开关器件相连接的接点进行预放电或预充电。
6.如权利要求5所述的插补电路，其特征在于，
前述第1预充电电路，由前述第1电源，和插入在前述第1电流源和前述第2开关器件的连接接点间、把前述逻辑电路的输出输入到其控制端子进行导通及截止控制的第4开关器件组成；
前述第2预充电电路，由前述第1电源，和插入在前述第2电流源和前述第3开关器件的连接接点间、把前述逻辑电路的输出输入到其控制端子进行导通及截止控制的第5开关器件组成。
7.如权利要求2至4的任一项所述的插补电路，其特征在于，包括：
前述偏置控制单元具有多组由恒流源，和由把前述控制信号输入到其控制端子进行导通及截止控制的开关器件，及把前述控制信号的反转信号输入到其控制端子进行导通及截止控制的另一开关器件一端共同与前述恒流源连接的、组成的开关器件对组成的电路；
控制装置，前述多组电路的开关器件对中，流向前述控制信号输入到其控制端子的一组开关器件上的电流合计作为前述第1电流值，使和前述第1电流值相等的电流值流向前述波形合成单元的前述第1电流源；流向前述控制信号的反转信号输入到其控制端子的另一组开关器件上的电流合计作为前述第2电流值，使和前述第2电流值相等的电流值流向前述波形合成单元的前述第2电流源。
8.如权利要求7所述的插补电路，其特征在于，前述偏置控制单元中，前述多组电路的前述恒流源的电流值是前述多组的每个电路的加权值。
9.如权利要求7所述的插补电路，其特征在于，
前述多组电路的开关器件对中，流向前述控制信号输入到其控制端子的前述一组开关器件上的电流合计，流入连接二极管的第1晶体管，前述第1晶体管的控制端子连接在构成前述波形合成单元的前述第1电流源的晶体管的控制端子上；
流向前述控制信号的反转信号输入到其控制端子的另一组开关器件群上的电流合计，流入连接二极管的第2晶体管，前述第2晶体管的控制端子连接在构成前述波形合成单元的前述第2电流源的晶体管的控制端子上。
10.如权利要求7所述的插补电路，其特征在于，
前述偏置控制单元在输入断电控制信号，当前述断电控制信号被激活并处于等待状态时，前述偏置控制单元的前述恒流源的电流路径截止。
11.如权利要求10所述的插补电路，其特征在于，具有前述断电控制信号被激活并处于等待状态时，向前述波形合成单元的前述第1恒流源和前述第2恒流源提供规定的偏置的装置。
12.一种插补电路，从第1输入端子和第2输入端子输入第1信号和第2信号，根据从控制信号输入端子输入的控制信号所设定的内分比，对前述第1信号和前述第2信号的相位差进行分配，然后生成和分配后的值相对应的相位输出信号，并从输出端子输出出去，其特征在于，该插补电路包括：
逻辑电路，输入前述第1信号和前述第2信号，输出前述第1信号及前述第2信号的规定逻辑运算结果；
第1晶体管，插入在与前述输出端子相连接的接点和第1电源之间，前述逻辑电路的输出信号输入到控制端子进行导通及截止控制；
第1串联电路，由第1电流源晶体管与前述第1信号被输入到其控制端子进行导通及截止控制的第2晶体管以串联方式连接构成；
第2串联电路，由第2电流源晶体管与前述第2信号被输入到其控制端子进行导通及截止控制的第3晶体管以串联方式连接构成；
该插补电路还包括波形合成单元和偏置控制单元，
所述波形合成单元，由前述第1串联电路和前述第2串联电路以并联方式连接在前述接点和前述第2电源间构成；
所述偏置控制单元，根据规定了前述内分比的比率的控制信号，使与前述内分比相对应的电流值分别流向前述波形合成单元的前述第1电流源和前述第2电流源；
前述偏置控制单元具有多组由与前述第1电源相连接的恒流源晶体管，和连接在前述恒流源晶体管和与前述第1恒流源晶体管控制端子相接的第1接点间、把规定前述内分比的控制信号输入到其控制端子进行导通及截止控制的第1开关晶体管，以及连接在前述恒流源晶体管和与前述第2恒流源晶体管控制端子相连接的第2接点间、把规定内分比的前述控制信号的反转信号输入到其控制端子进行导通及截止控制的第2开关晶体管组成的电路；
前述多组电路的前述第1开关晶体管群和前述第1接点的连接点与二极管连接的第4晶体管相连接，二极管连接的前述第4晶体管的控制端子和前述第1恒流源晶体管的控制端子共同连接着；
前述多组电路的前述第2开关晶体管群和前述第2接点的连接点与二极管连接的第5晶体管相连接，二极管连接的前述第5晶体管的控制端子和前述第2恒流源晶体管的控制端子共同连接着。
13.如权利要求12所述的插补电路，其特征在于：
前述偏置控制单元具有这样的装置：在输入断电控制信号，前述断电控制信号被激活并处于等待状态时，前述多组的各个电路与前述第1电源相连接的恒流源晶体管截止；
二极管连接的前述第4、第5晶体管和第2电源间的电流路径也呈截止状态；
向前述波形合成单元的前述第1电流源晶体管和前述第2电流源晶体管提供规定的偏置。
14.一种延迟锁环电路，该延迟锁环电路包括：
延迟电路，以输入的基准信号为输入使产生延迟，从多个抽头输出延迟时间各不相同的信号；
第1多路复用器和第2多路复用器，选择前述延迟电路的一个奇数号抽头和前述延迟电路的一个偶数号抽头，从所选择的各个抽头分别输出奇相位信号和偶相位信号；
微调延迟电路，将从前述第1多路复用器和前述第2多路复用器分别输出的奇相位信号和偶相位信号作为第1信号及第2信号输入，输出延迟时间已微调的信号；
相位检测器，以前述微调延迟电路的输出信号和前述基准信号为输入，检测这些信号的相位差；和
计数器，根据前述相位检测器的输出改变计数值，
前述第1多路复用器及第2多路复用器根据前述计数器的输出，分别选择前述延迟电路的偶数号抽头和前述延迟电路的奇数号抽头，其特征在于：
前述微调延迟电路由权利要求1至12的任一项插补电路构成。
15.一种延迟锁环电路，其特征在于，该延迟锁环电路包括：
输入缓冲器，用于输入输入信号；
延迟电路，输入前述输入缓冲器的输出并使产生延迟，从多个抽头输出延迟时间各不相同的信号；
第1多路复用器及第2多路复用器，选择前述延迟电路的一个奇数号抽头和前述延迟电路的一个偶数号抽头，从所选择的各个抽头分别输出奇相位信号和偶相位信号；
微调延迟电路，将从前述第1多路复用器和前述第2多路复用器分别输出的奇相位信号和偶相位信号作为第1信号及第2信号输入，输出延迟时间已微调的信号；
第3多路复用器，以前述微调延迟电路的输出为切换信号，选择输出所输入的数据；
输出缓冲器，输入前述第3多路复用器的输出，并作为输出数据输出；
第4多路复用器，输入前述微调延迟电路的输出，延迟时间和前述第3多路复用器的延迟时间等效；
第1虚拟缓冲器，输入前述第4多路复用器的输出，延迟时间和前述输出缓冲器的延迟时间等效；
第2虚拟缓冲器，输入前述第1缓冲器的输出，延迟时间和前述输入缓冲器的延迟时间等效；
相位检测器，以前述第2缓冲器的输出信号和前述输入缓冲器的输出信号为输入，检测这些信号的相位差；和
计数器，根据前述相位检测器的输出改变计数值，
前述第1多路复用器及前述第2多路复用器，根据前述计数器的输出，分别选择前述延迟电路的偶数号抽头和前述延迟电路的奇数号抽头，前述微调电路由权利要求1至12的任一项插补电路构成。
16.如权利要求14或15所述的延迟锁环电路，其特征在于，具备可改变前述计数器的递增、递减的步长的装置。
17.如权利要求14或15所述的延迟锁环电路，其特征在于，
前述插补电路将前述计数器输出的规定位的计数值作为控制内分比的控制信号输入，根据前述控制信号输出和前述第1信号及前述第2信号的相位差被内分后的相位相对应的信号。
18.如权利要求14或15所述的延迟锁环电路，其特征在于，
在前述第1多路复用器及前述第2多路复用器中，用于前述延迟电路抽头切换的控制信号编码由格雷码构成。
19.如权利要求14或15所述的延迟锁环电路，其特征在于，前述计数器输出的计数值是格雷码。
20.如权利要求14或15所述的延迟锁环电路，其特征在于，
前述延迟电路，由多级粗调用延迟电路组成；包括
第1级多个多路复用器，选择前述奇数号、偶数号抽头的前述第1及第2多路复用器分别输入多个前述粗调用延迟电路的输出信号，根据选择信号选择其中的1个；和
第2级多路复用器，选择前述第1级多个前述多路复用器的一个输出，
前述第2级多路复用器输出的奇相位、偶相位信号被输入到构成微调用延迟电路的前述插补电路上。
21.一种半导体集成电路装置，具有如权利要求1至13的任一项所述的插补电路。
22.一种半导体集成电路装置，具有如权利要求14至20的任一项所述的延迟锁环电路。
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