KR100561203B1

KR100561203B1 - 보간회로와 ｄｌｌ회로 및 반도체집적회로

Info

Publication number: KR100561203B1
Application number: KR1020020056537A
Authority: KR
Inventors: 다카이야스히로
Original assignee: 엘피다 메모리 가부시키가이샤
Priority date: 2001-09-19
Filing date: 2002-09-17
Publication date: 2006-03-15
Also published as: US6674314B2; DE10242886B4; DE10242886A1; CN1405650A; JP2003091331A; JP4871462B2; CN100541383C; US20030052718A1; KR20030025191A; TW583834B

Abstract

회로규모, 동작전류의 감축을 도모하여, 높은 정밀도의 보간을 가능하게 하는 보간회로와 DLL을 제공한다. 입력되는 제1 및 제2신호들(FINO, FINE)의 위상차를 설정된 내분비로 내분한 값에 대응하는 지연시간의 출력신호를 출력하는 보간회로에 있어서, 제1 및 제2신호들을 입력받아 소정의 논리연산결과를 출력하는 논리회로(OR1)와, 출력단자(OUT)에 접속된 노드(N1)와 전원(VDD) 사이에 삽입되며 논리회로(OR1)의 출력신호로 온 및 오프가 제어되는 스위치소자(MP1)를 구비하며, 전류원(MN2)과 제1신호에 의해 온 및 오프가 제어되는 스위치소자(MN4)로 된 직렬회로와, 전류원(MN3)과 제2신호에 의해 온 및 오프가 제어되는 스위치소자(MN5)로 된 직렬회로가, 노드(OUT)와 전원(VSS) 사이에 병렬로 접속된 파형합성부(1)와, 내분비를 규정하는 제어신호(SEL0∼SEL2)에 기초하여, 전류경로의 스위치가 온, 오프되어, 전류값의 합계인 제1 및 제2전류값들(I1, I2)이, 전류원들(MN2, MN3)에 각각 흐르도록 제어하는 바이어스제어부(2)를 구비한다.

클록동기, 위상잠금루프, 파형합성, 바이어스제어, 그레이코드

Description

보간회로와 ＤＬＬ회로 및 반도체집적회로{Interpolation circuit, delay locked loop circuit and semiconductor integrated circuit}

도 1은 본 발명의 제1실시예의 구성을 보여주는 도면,

도 2는 본 발명의 제2실시예의 구성을 보여주는 도면,

도 3은 본 발명의 제3실시예의 구성을 보여주는 도면,

도 4는 본 발명의 제4실시예의 구성을 보여주는 도면,

도 5는 본 발명의 실시예의 DLL회로의 동작을 설명하기 위한 도면,

도 6은 본 발명의 일 실시예의 거친조정지연회로(CDL), 멀티플렉서(MUX) 및 미세조정지연회로(FDL)의 접속구성을 보여주는 도면,

도 7은 본 발명의 일 실시예의 거친조정지연회로(CDL)의 구성을 보여주는 도면,

도 8은 본 발명의 일 실시예의 멀티플렉서(MUX)의 구성을 보여주는 도면,

도 9의 (a)는 그레이코드를 설명하기 위한 도면이고, (b)는 그레이코드생성회로의 일 예를 보여주는 도면,

도 10의 (a)는 바이너리코드에서의 해저드의 발생을 설명하기 위한 도면이고, (b)는 바이너리코드에 의해 탭절환신호를 생성하는 회로의 구성을 보여주는 도면,

도 11은 본 발명의 일 실시예의 보간회로의 특성을 설명하기 위한 도면,

도 12는 종래의 보간회로의 구성(일본특개2001-56723호공보)을 보여주는 도면,

도 13은 시프트레지스터를 이용한 구성의 잠금(lock)동작을 설명하기 위한 도면,

도 14는 종래의 보간회로의 다른 구성(일본특개2001-56723호공보)을 보여주는 도면,

도 15는 시프트레지스터를 이용한 클록지연회로의 구성을 보여주는 도면.

본 발명은, 입력클록에 동기된 클록신호를 출력하는 지연잠금루프(DLL)를 구비한 반도체집적회로에 관한 것으로, 특히, 위상의 조정을 행하는 보간회로, 및 당해 보간회로를 갖는 DLL, 그리고, DLL을 구비한 DDR-SDRAM 등의 반도체집적회로에 관한 것이다.

지연잠금루프(Delay locked loop; DLL)는, 기준클록을 입력받아, 지연시간이 다른 클록신호를 출력하는 복수의 탭들을 갖는 지연회로, 지연회로의 탭을 선택하여 2개의 클록신호들을 선택하는 스위치, 2개의 클록신호들의 위상차를 내분한 위상의 신호를 출력하는 보간회로, 보간회로의 출력신호와 기준클록과의 위상차를 검출하는 위상검출기, 및 위상검출기의 출력(UP/DN)에 기초하여, 업카운트, 다운카운 트하는 카운트를 구비하며, 기준클록에 동기된 출력클록을 얻는 것이다. 본 발명의 설명에 이용되는 도 3을 참조하여, DLL의 기준구성에 관하여 설명한다. 도 3의 지연회로(10)는, 신호를 입력받아, 서로 다른 지연시간의 복수의 탭들 중 선택된 탭으로부터, 입력된 신호를 지연시킨 신호를 출력하는 지연회로(「지연선」이라고도 함)이며, 멀티플렉서(20o)는, 지연회로(10)의 홀수번째의 탭들로부터 출력되는 홀수위상신호들 중의 하나를 선택하여 출력하는 스위치이고, 멀티플렉서(20e)는, 지연회로(10)의 짝수번째의 탭들로부터 출력되는 우수위상신호들 중의 하나를 선택하여 출력하는 스위치이다. 멀티플렉서들(20o, 20e)로부터 출력되는 기수위상신호(odd)와 우수위상신호(even)를 입력으로 하는 미세조정지연회로(30)는 보간회로로 구성된다. 위상검출기(50)는 미세조정지연회로(30; 보간회로)의 출력신호와 기준클록과의 위상차를 검출하며, 멀티플렉서(20o, 20e)는 카운터(40)의 출력에 기초하여, 지연회로(10)의 짝수번째의 탭들과, 지연회로의 홀수번째의 탭들을 각각 선택한다. 또 미세조정지연회로(30; 보간회로)는 카운터(40)의 출력에 기초하여, 입력신호의 위상차를 내분하는 비율을 변경한다.

DLL은, 전압제어발진기를 구비한 위상동기루프(PLL)회로에 비하여, 기준클록이 입력되지 않는 경우, 출력클록은 출력되지 않아, 동작을 정지하기 때문에, 저소비전력화에 적합하다.

도 12는, 일본공개특허 제2001-56723호 공보에 개시되어 있는 보간회로의 구성을 보여주는 도면이다. 상기 일본특개2001-56723호 공보에는, DDR(Double Data Rate)-SDRAM(synchronous DRAM)에 이용되는 DLL의 보간회로가 개시되어 있다. 도 12를 참조하면, 내부클록들(ACLK, BCLK)(또는, /ACLK, /BCLK), 카운터로부터의 카운트신호(CNT3∼CNT0)를 받아, 내부클록들(ACLK, BCLK)(또는, /ACLK, /BCLK) 간에 위상을 갖는 내부클록신호(ABCLK)(또는, /ABCLK)를 출력한다. 버퍼회로는, 보간회로로부터 출력되는 내부클록신호(ABCLK)(또는, /ABCLK)의 신호파형을 정형화하며, 내부클록신호(CLK1)(또는 /CLK)를 출력한다. 보간회로는, 내부클록신호(ACLK)를 받는 스위치회로들(74a, 74b, 74c, 74d), 내부클록신호(BCLK)를 받는 스위치회로들(76a, 76b, 76c, 76d), 4개의 인버터들(78), 저항들(R2, R3)을 구비하며, 각 스위치는, 클록동작형(clocked) 인버터와 그 클록동작형 인버터의 pMOS트랜지스터에 접속된 인버터로써 구성된다. 스위치회로들(74a, 74b, 74c, 74d)의 제어단자들에는 각각 인버터들(78)을 통하여 카운트신호(CNT0∼CNT3)가 공급된다. 각 스위치회로의 클록동작형 인버터들의 숫자는, 클록동작형 인버터들의 게이트폭들의 비율을 나타내며, 스위치회로들(74a, 74b, 74c, 74d)의 클록동작형 인버터들의 온저항들은, 순차 1/2로 되어, 카운트신호들(CNT0∼CNT3)의 가중에 따라 변화하는 가변저항이 형성된다. 저항들(R2, R3)에는, 내부클록신호(ACLK)의 전이에지(transition edge)와, 내부클록신호(BLK)의 전이에지와의 사이에 전이에지를 갖는 위상의 내부클록신호(ABCLK)가 형성된다. 버퍼회로는, VDD, VSS 사이에 직렬로 접속된 저항들(R4, R5), 저항들(R4, R5)의 분압전위와 내부클록신호(BCLK)를 받는 차동증폭회로(80a), 및 차동증폭회로(80a)의 출력을 받아 내부클록(CLK1)을 출력하는 인버터(80b)를 구비한다. 카운트신호(CNT0∼CNT3)의 가중에 따른 위상의 내부클록신호(ABCLK)가 생성된다. 별개의 보간회로로서, 상기 일본특개 제2001-56723호 공보에는, 도 14에 보인 바와 같은 구성도 개시되어 있다.

도 14를 참조하면, 정전류원(168a)과, 정전류원(168a)으로부터 공급되는 전류를 끌어들이는 게이트폭이 다른 4개의 pMOS들(168b, 168c, 168d, 168e)과, 각 트랜지스터의 소스측에 직렬로 접속된 4개의 nMOS(168f)를 2벌(set) 구비하며, 출력을 서로 접속한 2개의 차동증폭회로들(168g, 168h)을 구비한다. 카운트신호(CNT0∼CNT3)의 가중에 따라 노드들(v1, v2)의 전압이 변화하며, 차동증폭회로들(168g, 168h)의 증폭능력이 변화함으로써, 내부클록들(ACLK, BCLK)(또는, /ACLK, /BCLK)의 사이에 위상을 갖는 내부클록신호(CLK1)(또는 /CLK1)가 출력된다.

상기 일본특개 제2001-56723호 공보에서, 도 12에 보인 보간회로에 공급되는 클록들(ACLK, /ACLK, BCLK, /BCLK)은, 도 15에 보인 바와 같이, 시프트레지스터들(1060, 1064)에 의해, 스위치회로로써 선택된다. 도 15는, ACLK, BCLK를 생성하는 클록지연생성부의 구성을 보여주는 도면이며, 지연회로(1054), 지연단활성회로(1056), 제1스위치회로(1058), 제1시프트레지스터(1060), 제2스위치회로(1062), 및 제2시프트레지스터(1064)를 구비한다.

지연회로의 탭을 선택하는 스위치를 선택하는 탭제어신호를 생성하는 회로를 시프트레지스터로 구성한 경우, 나중에 상세히 설명되는 것처럼, 잠금에 필요한 사이클이 증가한다.

동작주파수가 2배인 DDR(Double Data Rate)-II-SDRAM(DDR SDRAM의 고속사양)에서는, 출력타이밍정밀도를 높일 필요가 있다. DDR-II-SDRAM에서는 200∼300㎒(400∼600㎒)로 고속이 된다.

지연회로의 탭을 선택하는 탭제어신호를 생성하는 시프트레지스터에서, 거친(거친 조정의) 초기값설정의 스텝은, 최대로도, 지연소자 1단(도 3의 지연소자 10₁ 등)이다.

잠금시간을 단축하기에는, 지연회로의 탭(지연선)의 초기값을 중앙값으로 설정할 필요가 있지만, 최소의 클록사이클로 잠그려고 한다면 끝이 없다. 즉, 지연선을 전파하는 신호의 시간이 불필요하게 길게 되고, 그것에 비례하여, 출력타이밍이 변화하거나, 소비전력이 증대한다.

예를 들면 시프트레지스터로 지연회로의 탭을 선택하는 제어를 행하는 구성에서는, 지연소자의 대수(도 15의 D01, D02 등)를 128단으로 하며, 시프트레지스터의 초기값을 중점으로 하며, 잠금점이 첫단 또는 최종단(128단)으로 될 때, 잠금점에 대응하는 탭의 선택으로, 64회의 위상비교를 요하며, 게다가, 보간회로에서의 위상조정용의 사이클을 필요로 한다.

클록사이클수와, 최소동작주파수의 규정을 만족하기 위해서는, 지연소자들의 단수는 늘어나야 하지만, 한 대 정도의 전파시간, 즉, 보간되는 2신호의 간격(보간회로에 입력되는 2개의 신호의 위상차)은 짧게 될 수 없다.

게다가, 도 12에 보인 보간회로에서, 전류구동능력이 다른 인버터의 출력을, 쇼트하여, 제어하기 때문에, 선형동작하는 범위가 좁아지므로, 설정분해능을 높게 하여도, 정밀도는 향상하지 않는다.

한편, 도 14에 보인 회로에서는, 내부클록신호(ACLK. /ACLK)의 역상신호를 차동증폭회로에 공급하고 있고, 역상신호가 서로 동일 타이밍으로 차동증폭회로에 입력될 필요가 있다. 내부클록신호(/ACLK)를, ACLK를 인버터로 반전하여 생성한 경우, 인버터의 전파지연시간에 의해, 보간이 정확히 행해지지 않는다.

그리고, 지연회로를 구성하는 지연소자들로서, 서로 역상의 신호들을 지연시키기 위한 한 쌍의 지연회로들이 필요하여, 면적, 동작전류도 2배로 되어, 오차요인도 된다.

또, 지연회로의 지연소자를, 차동증폭회로로 구성한 경우, 스탠바이전류가 증대한다.

따라서, 본 발명이 해결하고자 하는 과제는, 회로규모, 동작전류의 감축을 도모하며, 높은 정밀도의 보간을 실현하는 보간회로와 DLL 및 반도체집적회로를 제공하는 것이다.

상기 과제를 해결하는 수단을 제공하는 본 발명에 따른 보간회로는, 그 하나의 측면에 있어서, 제1신호와 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 위상차를 기설정된 내분비(內分比)로 분할한 값에 대응하는 위상의 출력신호를 생성하여 출력하는 보간회로로서, 상기 출력신호가 출력되는 출력단자에 접속된 노드와 제1전원 사이에 삽입된 제1스위치소자; 상기 제1신호와 상기 제2신호가 모두 제1논리값인 때에 상기 제1스위치소자를 온상태로 하는 수단; 제1전류원과, 상기 제1신호가 제2논리값인 때에 온상태로 되는 제2스위치소자가 직렬형태로 접속되는 제1직렬회로; 제2전류원과, 상기 제2신호가 제2논리값인 때에 온상태로 되는 제3스 위치소자가 직렬형태로 접속되는 제2직렬회로를 포함하며, 상기 제1직렬회로와 상기 제2직렬회로는, 상기 출력단자에 접속된 노드와 제2전원 사이에, 상호 병렬형태로 접속된 파형합성부와, 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르는 전류값을 상기 내분비에 대응된 값으로 설정하는 바이어스제어부를 구비한다.

본 발명에 따른 보간회로에서, 상기 바이어스제어부는, 정전류원과, 상기 정전류원에 일단이 공통 접속되고 상기 제어신호가 제어단자에 입력되어 온 및 오프되는 스위치소자와, 상기 제어신호의 반전신호가 제어단자에 입력되어 온 및 오프되는 스위치소자로 이루어진 스위치소자쌍으로 구성된 회로를 복수 벌(set) 구비하며, 상기 복수 벌의 회로들의 스위치소자쌍들 중에서, 상기 제어신호가 제어단자에 입력되는 스위치소자군에 흐르는 전류들의 합계는, 상기 제1전류값이 되고, 상기 제1전류값과 등가의 전류값은 상기 제1전류원에 흐르도록, 그리고 상기 제어신호의 반전신호가 제어단자에 입력되는 스위치소자군에 흐르는 전류들의 합계가 상기 제2전류값이 되고, 상기 제2전류값과 등가의 전류값은 상기 제2전류원에 흐르도록 제어하는 수단을 구비한 구성이다.

본 발명의 다른 측면에서, 보간회로는, 제1입력단자와 제2입력단자로부터 제1신호와 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 위상차를, 제어신호입력단자로부터 입력되는 제어신호에 의해 설정되는 내분비로 분할한 값에 대응하는 위상의 출력신호를 생성하여 출력단자로부터 출력하는 보간회로로서, 상기 제1신호와 상기 제2신호를 입력받아 상기 제1 및 제2신호들의 소정의 논리연산결과 를 출력하는 논리회로; 상기 출력단자에 접속된 노드와 제1전원 사이에 삽입되고, 상기 논리회로의 출력신호가 제어단자에 입력되어 온 및 오프가 제어되는 제1트랜지스터; 제1전류원트랜지스터와, 상기 제1신호가 제어단자에 입력되어 온 및 오프가 제어되는 제2트랜지스터가, 직렬형태로 접속되어 있는 제1직렬회로; 및 제2전류원트랜지스터와, 상기 제2신호가 제어단자에 입력되어 온 및 오프가 제어되는 제3트랜지스터가, 직렬형태로 접속되어 있는 제2직렬회로를 포함하며, 상기 제1직렬회로와 상기 제2직렬회로는, 상기 노드와 상기 제2전원 사이에, 병렬형태로 접속된 파형합성부와, 상기 내분비의 비율을 규정하는 제어신호에 기초하여, 상기 내분비에 대응된 전류값이 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르도록 제어하는 바이어스제어부를 구비하며, 상기 바이어스제어부는, 상기 제1전원에 접속된 정전류원트랜지스터; 상기 정전류원트랜지스터와, 상기 제1정전류원트랜지스터의 제어단자에 접속된 제1노드 사이에 접속되고, 상기 내분비를 규정하는 제어신호가 제어단자에 입력되어 온 및 오프되는 제1스위치트랜지스터; 및 상기 정전류원트랜지스터와, 상기 제2정전류원트랜지스터의 제어단자에 접속된 제2노드 사이에 접속되고, 내분비를 규정하는 상기 제어신호의 반전신호가 제어단자에 입력되어 온 및 오프되는 제2스위치트랜지스터로 이루어진 회로를 복수 벌 구비하고, 상기 복수 벌의 회로들의 상기 제1스위치트랜지스터군과 상기 제1노드의 접속점은, 다이오드접속된 제4트랜지스터에 접속되며, 다이오드접속된 상기 제4트랜지스터의 제어단자는, 상기 제1정전류원트랜지스터의 제어단자에 공통 접속되고, 상기 복수 벌의 회로들의 상기 제2스위치트랜지스터군과 상기 제2노드의 접속점은, 다이오드 접속된 제5트랜지스터에 접속되고, 다이오드접속된 제5트랜지스터의 제어단자는, 상기 제2정전류원트랜지스터의 제어단자에 공통 접속된다.

본 발명의 또 다른 측면에서, DLL회로는, 입력되는 기준신호를 입력받아 지연시켜, 복수의 탭들로부터 각각 다른 지연시간의 신호들을 출력하는 지연회로; 상기 지연회로의 짝수번째의 탭들과, 상기 지연회로의 홀수번째의 탭들로부터의 신호들을 선택하여 출력하는 제1멀티플랙서 및 제2멀티플렉서; 상기 제1멀티플렉서 및 제2멀티플렉서로부터의 출력들을 제1신호 및 제2신호로 하여 입력받아, 지연시간을 미세조정한 신호를 출력하는 미세조정지연회로; 상기 미세조정지연회로의 출력신호와 상기 기준신호를 입력받아 위상차를 검출하는 위상검출기; 및 상기 위상검출기의 출력에 기초하여 카운트값을 가변시키는 카운터를 구비하며, 상기 제1멀티플렉서 및 상기 제2멀티플렉서는, 상기 카운터의 출력에 기초하여, 상기 지연회로의 짝수번째 탭과, 상기 지연회로의 홀수번째 탭을 각각 선택하는 구성으로 되며, 상기 미세조정지연회로는, 전술한 본 발명에 따른 보간회로이다.

본 발명의 다른 측면에서, DLL회로는, 입력신호를 입력받는 입력버퍼; 상기 입력버퍼의 출력을 입력받아 지연시켜, 복수의 탭들로부터 각기 다른 지연시간들의 신호들을 출력하는 지연회로; 상기 지연회로의 짝수번째의 탭과, 상기 지연회로의 홀수번째 탭으로부터의 신호들을 선택하여 출력하는 제1멀티플렉서 및 제2멀티플렉서; 상기 제1멀티플렉서와 상기 제2멀티플렉서로부터의 출력들을 제1신호 및 제2신호로 하여 입력받아, 지연시간을 미세조정하여 출력하는 미세조정지연회로; 입력되는 데이터를, 상기 미세조정지연회로의 출력을 절환신호로 하여, 선택출력하는 제3 멀티플렉서; 상기 제3멀티플렉서의 출력을 입력받아 출력데이터로 하여 출력하는 출력버퍼; 상기 미세조정지연회로의 출력을 입력받아, 상기 제3멀티플렉서의 지연시간과 등가의 지연시간의 제4멀티플렉서; 상기 제4멀티플렉서의 출력을 입력받아, 상기 출력버퍼의 지연시간과 등가의 더미(dummy)의 제1버퍼; 상기 제1버퍼의 출력을 입력받는, 상기 입력버퍼의 지연시간과 등가의 더미의 제2버퍼; 상기 제2버퍼회로의 출력신호와 상기 입력버퍼의 출력신호와 상기 입력신호를 입력받아 위상차를 검출하는 위상검출기; 및 상기 위상검출기의 출력에 기초하여 카운트값을 가변시키는 카운터를 포함하며, 상기 제1멀티플렉서 및 상기 제2멀티플렉서는, 상기 카운터의 출력에 기초하여, 상기 지연회로의 짝수번째의 탭과, 상기 지연회로의 홀수번째의 탭을 각각 선택하는 구성이고, 상기 미세조정지연회로는, 전술한 본 발명에 관한 보간회로로 된다.

이하 본 발명의 바람직한 실시형태들에 관하여 첨부 도면들을 참조하여 설명한다. 본 발명은 그 바람직한 일 실시형태에서, 도 1을 참조하면, 입력되는 제1 및 제2신호들의 위상차를, 설정된 내분비로 내분한 값으로 규정되는 위상의 출력신호를 출력하는 보간회로에 있어서, 출력단자(OUT)에 접속된 노드(N1)의 충전경로에 삽입되어 있는 제1스위치소자(MP1)와, 제1신호(FINO)와 제2신호(FINE)가 모두 제1논리값일 때 제1스위치소자(MP1)를 온하여 노드(N1)를 충전하는 수단과, 제1신호(FINO) 및 제2신호(FINE)의 각각에 대응하게 마련되며 노드(N1)에 접속되는 제1방전경로 및 제2방전경로를 구비하며, 제1방전경로에는, 제1전류원(MN2)과, 제1신호(FINO)에 기초하여 온 및 오프가 제어되는 제2스위치소자(MN4)가 직렬형태로 삽입되며, 제2방전경로에는, 제2전류원(MN3)과, 제2신호(FINE)에 기초하여 온 및 오프가 제어되는 제3스위치소자(MN5)가 직렬형태로 삽입되며, 제1신호(FINO)와 제2신호(FINE)의 적어도 하나가 제2논리값일 때, 제2스위치소자(MN4) 및 제3스위치소자(MN5)의 적어도 하나가 온되어, 출력단자에 접속된 노드(N1)를 방전하는 파형합성부(1)를 구비한다. 보다 상세하게는, 파형합성부(1)는, 제1 및 제2신호들(FINO, FINE)을 입력받아 이 신호들의 논리합연산결과를 출력하는 논리회로(OR1), 출력단자(OUT)에 접속되는 노드(N1)와 제1전원(VDD) 사이에 삽입되며 논리회로(OR1)의 출력신호가 제어단자에 입력되어 온 및 오프가 제어되는 제1스위치소자(MP1)와, 제1정전류원(MN2)과 제1신호(FINO)가 제어단자에 입력되어 온 및 오프가 제어되는 제2스위치소자(MN4)로 이루어진 제1직렬회로와, 제2정전류원(MN3)과 제2신호(FINE)가 제어단자에 입력되어 온 및 오프가 제어되는 제3스위치소자(MN5)로 이루어진 제2직렬회로를 구비하며, 제1직렬회로 및 제2직렬회로가, 노드(N1)와 제2전원(VSS) 사이에 병렬형태로 접속되는 구성이다.

파형합성부(1)의 제1정전류원(MN2)과 제2정전류원(MN3)의 바이어스를 제어하는 바이어스제어부(2)는, 내분비를 규정하는 제어신호들(SEL0, SEL1, SEL2)에 기초하여, 해당 제어신호와 그 반전신호에 의해, 2벌의 전류경로들의 스위치들(MP21, MP23 및 MP25와, MP22, MP24 및 MP26)을 온, 오프하여, 전류값들의 비가 내분비에 대응된 제1전류(I1)와 제2전류(I2)를 생성하며, 제1전류(I1) 및 제2전류(I2)의 각각의 전류값들에 대응된 전류들이 제1정전류원(MN2) 및 제2정전류원(MN3)에 각각 흐르도록 제어한다.

본 발명의 실시형태에서, 보간회로는, 또, 제1정전류원(MN2)과 제2스위치소자(MN4)의 접속점노드를 예비방전 또는 예비충전하는 제1프리차지회로(PR1)를 구비하며, 제2정전류원(MN3)과 제3스위치소자(MN5)의 접속점노드를 예비방전 또는 예비충전하는 제2프리차지회로(PR2)를 구비한다. 제1프리차지회로(PR1)는, 제1전원(VDD)과, 제1정전류원(MN2) 및 제2스위치소자(MN4)의 접속점노드 사이에 삽입되며, 논리회로(OR1)의 출력이 제어단자에 입력되어 온 및 오프가 제어되는 제4스위치소자(MP2)로 이루어진다. 제2프리차지회로(PR2)는, 제1전원(VDD)과, 제2정전류원(MN3) 및 제3스위치소자(MN5)의 접속점노드 사이에 삽입되며, 논리회로(OR1)의 출력이 제어단자에 입력되어 온 및 오프가 제어되는 제5스위치소자(MP3)로 이루어진다.

본 발명의 실시형태에서, 바이어스제어부(2)는, 바람직하게는, 정전류원(Ij, 단, j=1, 2, 3)과, 정전류원(Ij)에 일단이 공통으로 접속되며, 내분비를 규정하는 제어신호(SELj-1, 단, j=1, 2, 3)가 제어단자에 입력되어 온 및 오프되는 스위치소자들(MP21+2(j-1), 단, j=1, 2, 3)과, 상기 제어신호들의 반전신호들이 제어단자들에 각각 입력되어, 온 및 오프되는 스위치소자들(MP22+2(j-1), 단, j=1, 2, 3)로 이루어진 스위치쌍으로 구성된 회로를 복수 벌 구비한다. 제어신호(SEL0, SEL1, SEL2)가 제어단자에 입력되는 스위치소자군(MP21, MP23, MP25)에 흐르는 전류들의 합계의 전류와 등가인 전류(제1전류값 I1)가 제1정전류원(MN2)에 흐르도록 하고, 제어신호(SEL0, SEL1, SEL2)를 인버터(INV1, INV2, INV3)로 반전한 반전신호가 제어단자에 입력되는 스위치소자군(MP22, MP24, MP26)에 흐르는 전류들의 합계와 등 가인 전류(제2전류값 I2)가, 제2정전류원(MN3)에 흐르도록 제어하는 구성이다.

보다 상세하게는, 제어신호(SEL0, SEL1, SEL2)가 제어단자에 입력되는 상기 제1스위치소자군(MP21, MP23, MP25)에 흐르는 전류들의 합계인 제1전류값(I1)은, 다이오드접속된 제1트랜지스터(MN11)에 흘러 들어가고, 제1트랜지스터(MN11)의 제어단자는, 제1전류원을 구성하는 트랜지스터(MN2)의 제어단자에 접속되며, 제어신호(SEL0, SEL1, SEL2)를 인버터(INV1, INV2, INV3)로 반전한 반전신호가 제어단자에 입력되는 제2스위치소자군(MP22, MP24, MP26)에 흐르는 전류들의 합계인 제2전류값(I2)은, 다이오드접속된 제2트랜지스터(MN12)에 흘러 들어가고, 제2트랜지스터(MN12)의 제어단자는, 상기 제2전류원을 구성하는 트랜지스터(MN3)의 제어단자에 접속된다.

바이어스제어부의 정전류원(I1, I2, I3)의 전류값은, 1 : 2 : 4 등으로 가중된다. 예를 들면, 제어신호(SEL0, SEL1, SEL2)의 값에 의해 제1 및 제2전류값들의 비는, 0 :7, 1 : 6, 2 : 5, 3 : 4, 4 : 3, 5 : 2, 6 : 1, 7 : 0으로 설정된다.

본 발명에 따른 지연잠금루프(DLL)회로는, 그것의 바람직한 실시형태에서, 도 3을 참조하면, 입력신호를 입력받아 지연시켜, 복수의 탭들로부터 각기 다른 지연시간의 신호들을 출력하는 지연회로(10)와, 지연회로(10)의 홀수번째의 탭들과, 지연회로(10)의 짝수번째의 탭들로부터의 신호들을 선택하여 출력하는 멀티플렉서들(20o, 20e)과, 멀티플렉서들(20o, 20e)로부터의 출력들을 제1 및 제2신호들로 하여 입력받아 지연시간을 미세조정하는 미세조정지연회로(30)를 구비하며, 미세조정지연회로(30)의 출력신호와 상기 입력신호를 입력받아 위상의 지연, 앞섬을 검출하는 위상검출기(50)와, 위상검출기(50)의 출력에 기초하여, 업, 다운 카운트하는 카운터(40)를 구비하며, 멀티플렉서는, 카운터(40)의 출력에 기초하여, 상기 지연회로의 짝수번째의 탭들과, 상기 지연회로의 홀수번째의 탭들을 각각 선택하는 DLL회로의 미세조정지연회로(30)를, 상기 보간회로로 구성한 것이다. 카운터(40)로부터의 출력에 기초하여, 지연회로(10)로부터 홀수위상, 짝수위상의 신호들을 선택하는 멀티플렉서들(20o, 20e)에서, 탭을 선택하는 탭절환신호는, 그레이코드로 되어, 동시에 하나의 비트만이 전이되므로, 해저드(hazard)의 발생이 회피된다. 미세조정지연회로(30)에 입력되는 2개의 신호들의 위상차를 내분하는 제어신호도, 카운터(40)로부터 공급된다. 카운터(40)의 카운트업, 카운트다운의 스텝을 가변하는 수단(60)도 구비한다.

본 발명에 따른 DLL회로는, 그 바람직한 실시형태에서, 도 4를 참조하면, 입력신호를 입력받는 입력버퍼(80)와, 입력버퍼(80)의 출력을 입력받아 지연시켜, 복수의 탭들로부터 각기 다른 지연시간들에 신호들을 출력하는 지연회로(10)와, 지연회로(10)의 홀수번째의 탭들 중의 하나와, 지연회로(10)의 짝수번째의 탭들 중의 하나를 선택하여, 홀수위상의 신호와 짝수위상의 신호를 각각 출력하는 제1 및 제2멀티플렉서들(20o, 20e)과, 제1 및 제2멀티플렉서들(20o, 20e)로부터 각각 출력되는 홀수위상의 신호와 짝수위상의 신호를 제1신호 및 제2신호로 하여 입력받아, 지연시간을 미세조정한 신호를 출력하는 미세조정지연회로(30)와, 입력되는 데이터를 미세조정지연회로(30)의 출력을 절환신호로 하여 선택출력하는 제3멀티플렉서(70)와, 제3멀티플렉서(70)의 출력을 입력받아 출력데이터로 하여 출력하는 출력버퍼(90)와, 미세조정지연회로(30)의 출력을 입력받으며 제3멀티플렉서(70)의 지연시간과 등가의 지연시간의 제4멀티플렉서(71)와, 제4멀티플렉서(71)의 출력을 입력받아, 출력버퍼(90)의 지연시간과 등가의 제1더미버퍼(91)와, 상기 입력버퍼(80)의 지연시간과 등가의 제2더미버퍼(81)와, 제2더미버퍼(81)의 출력신호와 입력버퍼(80)의 출력신호를 입력받고, 그 신호들의 위상차를 검출하는 위상검출기(50)와, 위상검출기(50)의 출력에 기초하여 카운트값을 가변시키는 카운터(40)를 구비한다. 제1 및 제2멀티플렉서들(20o, 20e)은, 카운터(40)의 출력에 기초하여, 지연회로(10)의 짝수번째의 탭들과, 지연회로(10)의 홀수번째의 탭들을 각각 선택하며, 미세조정지연회로(30)는, 전술한 본 발명에 따른 보간회로로 구성된다.

본 발명에 따른 DLL회로는, 그 바람직한 실시형태에서, 카운터(40)로부터 제1 및 제2멀티플렉서들(20o, 20e)에 입력되는, 상기 지연회로(10)의 탭들을 절환하기 위한 제어신호의 코드가, 그레이코드로 이루어진다. 카운터(40)는 카운트값으로서 그레이코드(gray code)를 출력하는 구성으로 된다.

본 발명에 따른 DLL회로는 그 바람직한 실시형태에서, 지연회로(10)가, 도 6을 참조하면, 거친 조정용의 지연회로로 되며, 상기 홀수번째, 짝수번째의 탭들을 선택하는 제1 및 제2멀티플렉서들(20o, 20e)이, 각각, 연속하는 복수의 탭들의 소정의 개수의 신호들 중의 하나를 선택하며, 1단째의 복수의 멀티플렉서들(105, 106)과, 1단째의 복수의 상기 멀티플렉서들의 출력들 중의 하나를 선택하는 2단째의 멀티플렉서들(107, 108)을 구비하며, 2단째의 멀티플렉서들로부터 출력되는 홀수위상, 짝수위상의 신호들이 미세조정용의 보간회로에 입력된다.

전술한 본 발명에 따른 보간회로 및 이 보간회로를 구비한 DLL회로는, 직선성이 우수하며, 높은 보간정밀도를 실현함과 더불어, 저소비전력화를 실현하고 있어, DDR-SDRAM 등의 반도체기억장치 외에, 클럭동기형의 반도체집적회로장치에 실시해도 바람직하다.

전술한 본 발명의 실시형태에 관하여 더욱 상세히 설명하기 위해, 본 발명의 실시예들에 관하여 도면들을 참조하여 이하에서 설명한다. 도 1은 본 발명의 제1실시예의 보간회로의 구성을 보여주는 도면이다.

도 1을 참조하면, 본 발명의 일 실시예를 이루는 보간회로는, 파형합성부(1)와, 바이어스제어부(2)를 구비한다. 파형합성부(1)는, 입력되는 제1 및 제2신호들의 위상차를, 설정된 내분비로 내분한 값으로 규정되는 위상의 출력신호를 출력하는 보간회로에서, 제1 및 제2신호들(FINO, FINE)을 입력받아 이 신호들의 논리합(OR)연산결과를 출력하는 논리합회로(OR1)와, 출력단자(OUT)에 접속되는 노드(N1)와 전원(VDD) 사이에 삽입되며 논립합회로(OR1)의 출력신호가 게이트단자에 입력되어 온 및 오프가 제어되는 P채널MOS트랜지스터(MP1)를 구비한다. 게다가, 파형합성부(1)는, 제1정전류원을 이루는 N채널MOS트랜지스터(MN2)와, 제1신호(FINO)가 게이트단자에 입력되어 온 및 오프가 제어되는 N채널MOS트랜지스터(MN4)가 직렬형태로 접속된 제1직렬회로와, 제2정전류원을 이루는 N채널MOS트랜지스터(MN3)와, 제2신호(FINE)가 게이트단자에 입력되어 온 및 오프가 제어되는 N채널MOS트랜지스터(MN5)가 직렬형태로 접속된 제2직렬회로를 구비하며, 제1 및 제2직렬회로들은 노드(N1)와 전원(VSS)사이에 병렬로 접속된다.

바이어스제어부(2)는, 내분비를 규정하는 제어신호들(SEL0∼SEL2)에 기초하여, 내분비에 대응한 전압값이, 파형합성부(1)의 제1 및 제2정전류원트랜지스터(MN2, MN3)에 각각 흐르도록 제어한다.

N채널MOS트랜지스터(MN2)와 N채널MOS트랜지스터(MN4)의 접속점노드를 예비방전 또는 예비충전하는 제1프리차지회로(PR1)와, N채널MOS트랜지스터(MN3)와 N채널MOS트랜지스터(MN5)의 접속점노드를 예비방전 또는 예비충전하는 제2프리차지회로(PR2)를 구비한다.

바이어스제어부(2)는, 전원(VDD)에 일단이 접속되는 정전류원들(Ij, 단, j=1, 2, 3)과, 정전류원(Ij)의 타단에 소스단자가 공통으로 접속되며 내분비를 규정하는 제어신호(SELj-1, 단, j=1, 2, 3)가 게이트단자에 입력되어 온 및 오프가 제어되는 P채널MOS트랜지스터(MP21+2(j-1)와, 제어신호(SELj-1, 단, j=1, 2, 3)를 인버터(INVj)로 반전한 신호가 각각 게이트단자에 입력되어, 온 및 오프되는 P채널MOS트랜지스터(MP22+2(j-1), 단, j=1, 2, 3)로 이루어진 트랜지스터쌍으로 구성된 회로를 복수 벌 구비한다.

제어신호(SEL0, SEL1, SEL2)가 게이트단자에 입력되는 P채널MOS트랜지스터들(MP21, MP23, MP25)의 드레인단자들은 공통접속되고 N채널MOS트랜지스터(MN11)의 드레인단자에 접속되며, N채널MOS트랜지스터(MN11)의 게이트단자는 그 드레인단자에 접속됨과 동시에(트랜지스터 MN11은 다이오드접속됨), N채널MOS트랜지스터(MN2)의 게이트단자에 접속되며, N채널MOS트랜지스터(MN11)의 소스단자는 전원(VSS)과 접속된다. N채널MOS트랜지스터(MN11)는, P채널MOS트랜지스터군(MP21, MP23, MP25)에 흐르는 전류들의 합계의 전류와 동일한 전류가 제1정전류원트랜지스터(MN2)에 흐르도록 제어한다.

제어신호들(SEL0, SEL1, SEL2)을 각각 인버터들(NV1, NV2, NV3)로 반전한 신호들이 게이트단자들에 입력되는 P채널MOS트랜지스터군(MP22, MP24, MP26)의 드레인단자들은, 공통접속되고 N채널MOS트랜지스터(MN12)의 드레인단자에 접속되며, N채널MOS트랜지스터(MN12)의 게이트단자는 그 드레인단자에 접속됨과 동시에(트랜지스터 MN12는 다이오드접속됨), N채널MOS트랜지스터(MN3)의 게이트단자에 접속되며, N채널MOS트랜지스터(MN12)의 소스단자는 전원(VSS)과 접속된다. N채널MOS트랜지스터(MN12)는 P채널MOS트랜지스터군(MP22, MP24, MP26)에 흐르는 전류들의 합계와 동일한 전류가 제2정전류원트랜지스터(MN3)에 흐르도록 제어한다.

다음으로, 도 1에 보인 본 발명의 일 실시예의 보간회로의 동작원리에 관하여 설명한다. 파형합성부(1)에 입력되는 2개의 입력신호들(FINO, FINE)이 로우(low)레벨일 때, 논리합회로(OR1)의 출력은 로우레벨로 되고, P채널MOS트랜지스터(MP1)는 도통(온)되어, 노드(N1)를 전원전위(VDD)로 충전한다. 노드(N1)의 용량(C)으로 되면, 노드(N1)에 축적되는 전하(Q)는,

Q = C×VDD

로 된다. 이 때, 노드(N1)의 전위는 하이레벨로 된다. 또 제1 및 제2프리차지회로들(PR1, PR2)에 의해, N채널MOS트랜지스터들(MN2 및 MN4)의 접속점노드, N채널MOS트랜지스터들(MN3 및 MN5)의 접속점노드도 프리차지된다.

이 상태로부터 노드(N1)의 전위가 변화하여 논리문턱값전압(VT) 이하가 되어 로우레벨로 되기까지의 전압변위를 V(= VDD - VT)라 하면, 노드(N1)가 하이레벨에서부터 로우레벨로 되기까지에 방전하려는 전하량은, C×V로 된다.

홀수위상의 신호(FINO)와 짝수위상의 신호(FINE)의 상승에지들 간의 위상차를 T라 한다.

신호(FINO)가 로우레벨에서 하이레벨로 상승하면, 논리합회로(OR1)의 출력이 하이레벨로 되어, P채널MOS트랜지스터(MP1)가 비도통되고 트랜지스터(MN4)는 도통하여, 정전류원트랜지스터(MN2)의 전류(I1')로 노드(N1)의 전하를 시간 T 동안 방전한다. 이 동안에, 방전된 전하는,

I1'×T이고,

노드(N1)의 잔류전하(Q')는,

Q' = C×VDD - I1'×T

이다.

뒤이어, 신호(FINE)가 로우레벨에서 하이레벨로 상승하면, 논리합회로(OR1)의 출력은 하이레벨로 유지되며 트랜지스터(MN5)가 도통하여, 정전류원트랜지스터(MN2)의 전류(I1')와 정전류원트랜지스터(MN3)의 전류(I2')의 합으로, 노드(N1)의 전하(Q')를 충전한다.

노드(N1)의 전위(V)가, 논리문턱값전압(VT)이하로 되면, 로우레벨로 되어, 출력단자(OUT)는 등가적으로 신호들(FINO 및 FINE)의 부정논리합(NOR)을 출력한다.

따라서, 입력신호(FINO)의 상승부터 출력단자(OUT)의 출력신호의 하강 사이의 위상차(PH)를 시간으로 나타내면,

PH = T + (C×V - I1'×T)/(I1' + I2')

= C×V/(I1' + I2') + T×{1-I1'/(I1'+I2')}

= C×V/(I1' + I2') + T×I1'/(I1'+I2')

이 된다.

여기서, C×V/(I1' + I2')는, 입력신호들(FINO, FINE)이 동시에 상승한 때의 입력신호와 출력신호의 위상차를 나타내며, I1'+I2'는 일정 값이므로, 위 식의 C×V/(I1' + I2')는 정수항이다.

T×I2'/(I1'+I2')는, I1' : I2' = (1-x) : x이면, 신호들(FINO, FINE)의 위상차(T)를 (1-x):x로 내분한 값(xT)이 된다.

전류들(I1' 및 I2')의 비는, 바이어스제어부(2)에 입력되는 제어신호들(SEL0, SEL1, SEL2)의 값들에 의해 결정된다.

전류원들(I1, I2, I3)의 전류값들은, 예를 들면 1 : 2 : 4로 가중되어 있다. P채널MOS트랜지스터들(MP21, MP22)의 전류구동능력, P채널MOS트랜지스터들(MP23, MP24)의 전류구동능력, P채널MOS트랜지스터들(MP25, MP26)의 전류구동능력의 비는 1 : 2 : 4로 설정된다.

예를 들어 (SEL0, SEL1, SEL2) = (L, L, L)일 때, P채널MOS트랜지스터들(MP21, MP23, MP25)이 온되고 P채널MOS트랜지스터들(MP22, MP24, MP26)은 오프되어, 트랜지스터(MN11)에 흐르는 전류(I1)는,

I1 = (1+2+4)I0 = 7IO,

트랜지스터(MN12)에 흐르는 전류(I2)는,

I2 = 0

로 된다.

(SEL0, SEL1, SEL2) = (H, L, L)일 때, P채널MOS트랜지스터들(MP22, MP23, MP25)이 온되고 P채널MOS트랜지스터들(MP21, MP24, MP26)은 오프되어,

I1 = (2+4)I0 = 6IO, I2 = IO

로 된다.

(SEL0, SEL1, SEL2) = (H, H, L)일 때, P채널MOS트랜지스터들(MP22, MP24, MP25)이 온되고 P채널MOS트랜지스터들(MP21, MP23, MP26)은 오프되어,

I1 = 4I0, I2 = (1+2)IO = 3IO

로 된다.

다른 조합도 마찬가지로 되며, 전류 7I0를 3비트 제어신호(SEL0, SEL1, SEL2)에 따라, 0 : 7, 1 : 6, 2 : 5, 3 : 4, 4 : 3, 5 : 2, 6 : 1, 7 : 0의 비에 대응하는 전류값들(I1, I2)이, 다이오드접속된 N채널MOS트랜지스터들(MN11, MN12)에 흐르고, 다이오드접속된 N채널MOS트랜지스터들(MN11, MN12)의 게이트들은, N채널MOS트랜지스터들(MN2, MN3)의 게이트들에 각각 접속되어, 전류값들(I1, I2)에 대응하는 전류들(I1', I2')이 N채널MOS트랜지스터들(MN2, MN3)에 흐른다.

이것에 의해, 파형합성부(1)에 입력되는 위상이 다른 신호들(FINO 및 FINE)의 위상차를, 3비트 제어신호(SEL0, SEL1, SEL2)에 대응한 비율로, 내분한 값으로 규정되는 위상을 갖는 출력신호가, 출력단자(OUT)로부터 출력된다. 또, 출력단자(OUT)에, 파형정형용의 인버터, 혹은, 전압추종기 또는 인버터 2단의 순방 향 버퍼를 마련해도 좋은 것은 물론이다.

다음으로, 본 발명의 제2실시예에 관하여 설명한다. 도 2는 본 발명의 제2실시예의 구성을 보여주는 도면이고, 파워다운제어를 행하여, 저소비전력화를 도모한 보간회로의 구성을 보여주는 도면이다. 이 실시예는, 도 1에 보인 구성에 스탠바이제어기능을 부가하여, 파워다운제어신호(PWDN)가 하이레벨일 때 바이어스제어부(2)의 동작을 정지시키고(소비전류는 흐르지 않음), 파워다운제어신호(PWDN)가 로우레벨일 때, 바이어스제어부(2)가 활성화되는 구성이다.

도 2를 참조하면, 파형합성부(1)는, 제1 및 제2신호들(FINO, FINE)을 각각 입력받아 반전출력하는 인버터들(INV5, INV6)과, 인버터들(INV5, INV6)의 출력신호들을 각각 입력받아 반전출력하는 인버터들(INV7, INV8)과, 인버터들(INV5, INV6)의 출력신호들을 입력받아 그 신호들의 부정논리곱연산결과를 출력하는 부정논리곱회로(NAND1)와, 출력단자(OUT)에 접속되는 노드(N1)와 전원(VDD) 사이에 삽입되어 NAND1의 출력신호가 게이트단자에 입력되어 온 및 오프가 제어되는 P채널MOS트랜지스터(MP1)를 구비한다.

게다가 노드(N1)에 드레인단자가 접속되고 제1정전류원이 되는 N채널MOS트랜지스터(MN2)와, N채널MOS트랜지스터(MN2)의 소스단자에 드레인단자가 접속되며 전원(VSS)에 소스단자가 접속되고 인버터(INV7)의 출력신호가 게이트단자에 입력되어 온 및 오프가 제어되는 N채널MOS트랜지스터(MN4)와, 노드(N1)에 드레인단자가 접속되고 제2정전류원이 되는 N채널MOS트랜지스터(MN3)와, N채널MOS트랜지스터(MN3)의 소스단자에 드레인단자가 접속되며 전원(VSS)에 소스단자가 접속되고 인버터(INV8) 의 출력신호가 게이트단자에 입력되어 온 및 오프가 제어되는 N채널MOS트랜지스터(MN5)를 구비한다.

게다가, 소스단자가 전원(VDD)에 접속되며 게이트단자가 NAND1의 출력단자에 접속되고 드레인단자가 N채널MOS트랜지스터(MN2)의 소스단자와 N채널MOS트랜지스터(MN4)의 드레인자의 접속점노드에 접속되어 있는 P채널MOS트랜지스터(MP2)와, 소스단자가 전원(VDD)에 접속되며 게이트단자가 NAND1의 출력단에 접속되고 드레인단자가 N채널MOS트랜지스터(MN3)의 소스단자와 N채널MOS트랜지스터(MN5)의 드레인단자의 접속점노드에 접속되는 P채널MOS트랜지스터(MP3)는, 각각 제1프리차지회로와 제2프리차지회로를 구성한다.

바이어스제어부(2)는, 전원(VDD)에 소스단자가 접속되며 파워다운제어신호(PWDN)가 게이트단자에 접속되어 있는 P채널MOS트랜지스터들(MP11, MP12, MP13)을 구비한다.

P채널MOS트랜지스터(MP11)의 드레인단자에 소스단자가 공통으로 접속되며 내분비를 규정하는 제어신호(SEL0)가 게이트단자에 입력되어 온 및 오프가 제어되는 P채널MOS트랜지스터(MP21)와, 제어신호(SEL0)를 인버터(INV1)로 반전한 신호가 게이트단자에 입력되어 온 및 오프되는 P채널MOS트랜지스터(MP22)와, P채널MOS트랜지스터(MP12)의 드레인단자에 소스단자가 공통으로 접속되며 내분비를 규정하는 제어신호(SEL1)가 게이트단자에 입력되어 온 및 오프되는 P채널MOS트랜지스터(MP23)와, 제어신호(SEL1)를 인버터(INV2)로 반전한 신호가 게이트단자에 입력되어 온 및 오프되는 P채널MOS트랜지스터(MP24)와, P채널MOS트랜지스터(MP13)의 드레인단자에 소 스단자가 공통으로 접속되며 내분비를 규정하는 제어신호(SEL2)가 게이트단자에 입력되어 온 및 오프되는 P채널MOS트랜지스터(MP25)와, 제어신호(SEL2)를 인버터(INV3)로 반전한 신호가 게이트단자에 입력되어 온 및 오프되는 P채널MOS트랜지스터(MP26)를 구비한다.

P채널MOS트랜지스터군(MP21, MP23, MP25)의 드레인단자들은 공통 접속되어, N채널MOS트랜지스터(MN11)의 드레인단자에 접속되며, N채널MOS트랜지스터(MN11)의 게이트단자는 그 드레인단자에 접속됨과 동시에, N채널MOS트랜지스터(MN2)의 게이트단자에 접속된다. 도 2에서는, N채널MOS트랜지스터(MN11)의 드레인단자와 N채널MOS트랜지스터(MN2)의 게이트단자의 접속점노드를 바이어스노드「BIASO」로 나타낸다.

N채널MOS트랜지스터(MN11)의 소스단자는, 파워다운제어신호(PDWN)를 인버터(INV4)로 반전한 신호가 게이트단자에 입력되는 N채널MOS트랜지스터(MN13)의 드레인단자에 접속되고, N채널MOS트랜지스터(MN13)의 소스단자는 전원(VSS)과 접속된다. 파워다운제어신호(PDWN)가 로우레벨인 때, N채널MOS트랜지스터(MN13)는 온되어, N채널MOS트랜지스터(MN11)는, P채널MOS트랜지스터군(MP21, MP23, MP25)에 각각 흐르는 전류들의 합계의 전류(I1)에 비례하거나 동일한 전류가 제1정전류원트랜지스터(MN2)에 흐르도록 제어한다.

P채널MOS트랜지스터군(MP22, MP24, MP26)의 드레인단자들은 공통접속되어, N채널MOS트랜지스터(MN12)의 드레인단자에 접속되며, N채널MOS트랜지스터(MN12)의 게이트단자는 그 드레인단자에 접속되며, N채널MOS트랜지스터(MN3)의 게이트단자에 접속된다. 도 2에서는, N채널MOS트랜지스터(MN12)의 드레인단자와 N채널MOS트랜지스터(MN3)의 게이트단자의 접속점노드를 바이어스노드「BIASE」로 나타낸다. N채널MOS트랜지스터(MN12)의 소스단자는, 파워다운제어신호(PDWN)를 인버터(INV4)로 반전한 신호가 게이트단자에 입력되는 N채널MOS트랜지스터(MN14)의 드레인단자에 접속되고, N채널MOS트랜지스터(MN14)의 소스단자는 전원(VSS)과 접속된다. 파워다운제어신호(PDWN)가 로우레벨인 때, N채널MOS트랜지스터(MN14)는 온되어, N채널MOS트랜지스터(MN12)는, P채널MOS트랜지스터군(MP22, MP24, MP26)에 각각 흐르는 전류들의 합계의 전류(I2)와 비례하거나 동일한 전류가, 제2정전류원트랜지스터(MN3)에 흐르도록 제어한다.

게다가, N채널MOS트랜지스터(MN2)의 게이트단자에 드레인단자가 접속되며 전원(VDD)에 소스단자가 접속되고 게이트단자가 인버터(INV4)의 출력단에 접속되어 있는 P채널MOS트랜지스터(MP27)와, N채널MOS트랜지스터(MN3)의 게이트에 드레인단자가 접속되며 전원(VSS)에 소스단자가 접속되고 게이트단자에 파워다운제어신호(PDWN)가 접속되어 있는 N채널MOS트랜지스터(MN15)를 구비한다.

파워다운제어신호(PDWN)가 로우레벨인 때(바이어스제어부(2)는 동작상태), P채널MOS트랜지스터(MP27)와 N채널MOS트랜지스터(MN15)는 모두 오프상태로 된다.

파워다운제어신호(PDWN)가 하이레벨인 때(바이어스제어부(2)는 정지상태), P채널MOS트랜지스터(MP27)와 N채널MOS트랜지스터(MN15)는 온 상태로 되며, N채널MOS트랜지스터들(MN2, MN3)의 게이트바이어스전압들을 각각 공급한다.

P채널MOS트랜지스터들(MP11, MP12, MP13)은, 파워다운제어신호(PDWN)가 로우 레벨인 때 정전류원으로서 작용하여, 각각의 게이트폭(W)/게이트길이(L)가 2/0.8, 4/0.8, 8/0.8(단위는 ㎛)일 경우에, 드레인전류(W/L에 비례)는, 2 : 4 : 8이 된다. P채널MOS트랜지스터들(MP21, MP22)과, P채널MOS트랜지스터들(MP23, MP24)과, P채널MOS트랜지스터들(MP25, MP26)의 전류구동능력들의 비는 5 : 10 : 20이 되어 1 : 2 : 4로 된다.

파워다운제어신호(PDWN)가 하이레벨인 때, P채널MOS트랜지스터들(MP11, MP12, MP13)은 오프상태, N채널MOS트랜지스터들(MN13, MN14)도 오프상태로 되어, 전류경로가 차단되며, 바이어스제어부(2)는 정지되어 스탠바이상태로 된다. 이 때, P채널MOS트랜지스터(MP27)와, N채널MOS트랜지스터(MN15)는 온 상태로 되며, N채널MOS트랜지스터들(MN2, MN3)의 게이트바이어스전압들을 각각 공급한다.

파워다운제어신호(PDWN)가 로우레벨인 때, P채널MOS트랜지스터들(MP11, MP12, MP13)은 온 상태, N채널MOS트랜지스터들(MN13, MN14)도 온 상태로 되어, P채널MOS트랜지스터(MP27)와 N채널MOS트랜지스터(MN15)는 모두 오프상태로 된다.

한편, 파워다운제어신호(PDWN)가 로우레벨인 때, 바이어스제어부(2)는 도 1을 참조하여 설명한 대로 동작을 행하며, 파형합성부(1)에 입력되는 서로 위상이 다른 신호들(FINO 및 FINE)의 위상차를, 3비트제어신호(SEL0, SEL1, SEL2)의 값에 따른 비율로 내분한 값으로 규정되는 위상을 갖는 출력신호가 출력단자(OUT)로부터 출력된다. 또, 출력단자(OUT)에 파형형성용의 인버터 혹은 순방향 버퍼를 마련하여도 좋은 것은 물론이다.

또, 도 2에서, P채널MOS트랜지스터(MP11∼MP13)의 수, 제어신호(SEL0∼SEL2) 의 개수는, 어니까지나 설명을 간단히 하기 위해, 3개(3본)의 구성을 보인 것이고, 본 발명은, 이러한 구성만으로 한정되는 것이 아님은 물론이다.

또한, 파형합성부(1)에서, 노드(N1)와 전원(VSS) 사이에 삽입되는 직렬회로로 되는 N채널MOS트랜지스터들(MN2, MN4)과, 직렬회로로 되는 N채널MOS트랜지스터들(MN3, MN5)은, 그 접속 순번을 역으로 하여도 좋다. 즉, 노드(N1)측에서부터 N채널MOS트랜지스터들(MN4, MN2)의 직렬접속구성, N채널MOS트랜지스터들(MN5, MN3)의 직렬접속구성으로 하여도 좋은 것은 물론이다.

다음으로, 본 발명의 제3실시예로서, 도 1 및 도 2를 참조하여 설명된 본 발명에 따른 보간회로를, 미세조정지연회로(Fine Delay Line; FDL)에 이용한 DLL의 구성에 관하여 설명한다. 도 3은 본 발명의 제3실시예의 구성을 보여주는 도면이다. 도 3을 참조하면, 이 DLL은, 복수의 지연소자들(10₁∼10_2n)을 종속형태로 접속하여 구성되며, 입력신호를 입력받아 지연시켜 각 탭으로부터 각각 다른 지연시간의 신호를 출력하는 지연회로(10; Coarce Delay Line; CDL)와, 지연회로(10)의 홀수번째의 탭들의 신호(odd)를 선택하여 출력하는 멀티플렉서(20o)와, 지연회로(10)의 짝수번째의 탭들로부터의 신호(even)를 선택하여 출력하는 멀티플렉서(20e)와, 멀티플렉서들(20o, 20e)로부터의 출력들(odd, even)을 제1 및 제2신호들로서 입력받아, 지연시간을 미세조정하는 미세조정지연회로(30)를 구비하며, 미세조정지연회로(30)의 출력신호와 상기 입력신호를 입력받아 위상의 지연, 앞섬을 검출하는 위상검출기(50)와, 위상검출기(50)의 출력에 기초하여 다운, 업카운트하는 카운터(40)를 구비하고, 멀티플렉서들(20o, 20e)은, 카운터(40)의 출력에 기초하여, 지연회로(10)의 홀수번째의 탭들과 짝수번째의 탭들을 각각 선택한다. 미세조정지연회로(30)는, 도 1 및 도 2를 참조하여 설명한 상기 실시예에 따른 보간회로로 구성되며, 내분비를 설정하는 신호(SEL0, SEL1, SEL2)로는 카운터(40)의 카운트값의 하위 3비트가 공급되어, 전류값을 절환하여 정전류원의 바이어스를 공급하며, 노드(OUT)를 뽑아내는 속도의 조정이 행해지며, 출력신호의 위상의 미세조정이 행해진다.

카운터(40)로부터 멀티플렉서들(20o, 20e)에 공급되는 제어신호는 카운터(40)의 상위비트측(하위3비트는 제외)이 된다.

멀티플렉서들(20o, 20e)에서, 지연회로(10)의 탭을 선택하는 제어신호의 코드로는, 도 9(a)에 보인 바와 같이, 그레이코드가 공급된다. 카운터(40)는 그레이코드를 출력하는 카운터로서 구성된다.

그레이코드는 예를 들면 000..., 100..., 110..., 010..., 011..., 111..., 101..., 001..., 와 같은 상태로, 동시에 1비트밖에 바뀌지 않기 때문에, 즉 동시에 1비트만 바뀌기 때문에, 해저드는 일어나지 않는다.

도 9(b)는 2진코드로부터(2진카운터의 출력) 그레이코드를 생성하는 회로의 일 예를 보여주며, 인접하는 비트신호의 배타적논리합(EXOR)회로를 구비하며, 배타적논리합(EXOR)회로의 출력을 입력으로 하는 D형플립플롭을 구비한다.

이것에 대하여, 바이너리코드(2진코드)의 경우, 000..., 100..., 010..., 110..., 001..., 101..., 011..., 111로 변화하여, 도 10에 보인바와 같이, 동시에 2비트가 변화하므로, 도 10(b)에 보인 바와 같은 회로의 출력(ANNN)에 글리치(glitch)(해저드)가 생긴다. 신호(ANNN)는, B0, B1, B2가 모두 로우레벨인 때 하이레벨을 출력하는 논리회로의 출력신호이고, D형플립플롭에 입력되는 클록(CK)의 상승에지에서, B0가 하이레벨로부터 로우레벨로 전이하고, B1이 로우레벨에서 하이레벨로 천이하는 경우의 지연에 의해 글리치가 생긴다.

다시 도 3을 참조하여, 지연스탭제어회로(60)는, 카운터(40)의 카운트스탭을 가변으로 설정하기 위한 제어회로이다. 위상검출기(50)의 위상의 앞섬, 지연을 나타내는 신호를 입력받아, 카운트업 및 다운하는 카운터(40)에서는, 지연스탭제어회로(60)로 설정한 스탭만큼, 카운트값을 업, 또는 다운한다. 지연스탭제어회로(60)로 행한 카운트스탭의 제어로서, 예컨대 지연회로(10)의 지연소자들의 단수가 128단인 경우, 초기설정에서는, 카운트스탭을 예컨대 지연회로(10)의 지연소자들의 8단 정도를 단위로 하여, 순차, 지연소자 1단만큼 정밀도를 높인다. 미세조정지연회로(30)로 되는 보간회로의 내분비의 비율은, 1스탭단위로 하여, 잠금제어를 행한다. 즉, 도 3의 미세조정지연회로(30)가 되는 보간회로(도 1 및 2 참조)에서는, 멀티플렉서들(20o, 20e)로 선택된 지연회로(10)의 짝수번째, 홀수번째의 탭들의 지연출력을 입력받아, 카운터(40)의 카운트값의 제1 내지 제3비트(값 0∼7; 도 1 및 도 2의 SEL0∼SEL2)에 기초하여, 1스탭단위에서의 위상의 보간이 행해지며, 예컨대 값 0에서부터 순서대로 (최대 7까지), 기준클록과, 미세조정지연회로(30)로부터 출력되는 클록(이 클록을 「내부클록」이라고도 함)과의 위상비교가 행해진다.

이러한 구성의 본 실시예에서는, 도 15 등에 보인 시프트레지스터구성의 경 우(비교예)와 견주어, 잠금까지의 시간을 단축한다. 이를 이하에서 설명한다. 또한, 지연회로(10)의 지연소자들의 단수를 128단으로 한다.

지연회로(10)의 탭을 선택하는 신호를 시프트레지스터로 구성한 비교예에서, 그 초기값을 가운데 점으로 설정한 경우, 잠금시간은 단축되지만, DLL의 사이클지연이 증대하는 경우가 있다. 이 때문에, 클록이 지연회로를 전파하는 중에 노이즈 등에 의한 지연시간의 변동(전파시간에 비례함)이 문제가 된다. 도 13은 비교예의 잠금동작과 사이클지연을 설명하기 위한 도면이다.

도 13에 보인 바와 같이, 사이클지연은 1사이클로 동기설정할 수 있지만, 예를 들면 위상검출기(도 3의 50)에서, 내부CLK(도 3의 미세조정지연회로(30)의 출력)으로 입력CLK(도 3의 기준클록에 대응)의 로우레벨을 래치하면, 내부CLK(잠금 후)의 사이클지연이 2사이클이 되는 경우가 있다.

한편, 도 5에 보인바와 같이, 이 실시예의 카운터(40)의 초기값을 0으로 하면, 잠금시간은 길게되지만, 사이클지연은 반드시 최소(1사이클)로 된다. 이 때문에, 지연회로(10) 전파 중의 노이즈 등에 의한 지연시간의 변동(전파시간에 비례함)은, 최소로 억제할 수 있다. 도 13은, 이 실시예에서의 잠금동작과 사이클지연을 설명하기 위한 도면이다. 도 5에서, 입력CLK은, 도 3의 기준클록, 내부CLK은 도 3의 미세조정지연회로(30)의 출력에 대응한다.

그리고, 비교예와 같이, 탭의 선택신호를 출력하는 회로를, 카운터(40) 대신, 시프트레지스터로 구성하고(도 15 참조), 그 초기값을 가운데 점의 64로 한 경우, 잠금점이 0 또는 128일 때, 최악(worst case)으로,

64 + 7 = 71회,

위상검출기(50)에서의 위상비교가 행해져, 잠금된다. 이 「64+7」중에서 「+7」은, 미세조정지연회로(30)가 되는 보간회로(도 1, 2 참조)에서의 위상을 맞추는데 필요한 위상비교의 회수이다. 즉, 보간회로(도 1, 2 참조)의 보간에 최악으로는 7스탭을 요하는 것이 있다.

또, 탭의 선택신호를 출력하는 회로를 시프트레지스터로 구성한 비교예에서, 최소의 사이클지연으로 동기하기 때문에, 시프트레지스터의 초기값을 0으로 한 경우, 잠금점이 128인 때, 최악으로는,

128 + 7 = 135회,

위상검출기(50)로 위상비교가 행해져, 로크된다.

이것에 대하여, 전술한 실시예에서는, 카운터(40)의 초기값을 0으로 두고, 잠금점이 예컨대 121인 경우, 최악으로는,

128/8 + 7/1 + 7 = 16 + 7 + 7 = 30회

위상검출기(50)로 위상비교가 행해져, 로크된다. 이 회수에 있어서, 「128/8」의「8」은, 지연소자 8대 단위의 탭절환동작이 되고, 이 탭의 절환의 지연소자의 대수의 단위는, 지연스탭제어회로(60; 도 3 참조)로부터 카운터(40)에 설정된다. 위상검출기(50)로부터의 출력을 받아, 카운터(40)는, 8스탭, 카운터업(다운)한다. 또 상기 회로수에 있어서, 「7/1」의 「1」은, 지연회로(10)의 지연소자 1대단위의 탭절환동작에 대응한다. 즉, 지연소자 8단 단위로, 8회 카운트업하여 128단에까지 도달하며, 그 후, 지연소자 1단 단위로 카운터다운하여, 121에 도달한다. 그리고, 상기 회수의 「+7」은, 미세조정지연회로(30)가 되는 보간회로(도 1, 2 참조)에서의 위상을 맞추는데 필요한 위상비교의 회수이다. 즉, 보간회로(도 1, 2 참조)의 보간에, 최악으로는 7스탭을 요하는 것이 된다.

DLL에서는, 위상검출기(50)로 위상검출하여 카운터(40)의 값을 바꾸므로, 그 지연시간에 의한 클록이 지연회로(10)를 출력하기까지의 시간(그 시간을 「응답시간」이라고도 함)은 10㎱ 근처가 필요하다. 클록사이클 3.3㎱의 DDR-SDRAM에서는, 응답시간이 3사이클이 되며, 그 마진을 2사이클로 하면, 잠금시간은 시프트레지스터를 이용한 구성(비교예)에서는, 71회×5 = 355사이클이 되며, 사양값 200사이클을 만족하지 않는다. 이것에 대하여, 본 발명에 의하면, 30회×5 = 150사이클이 되어, 사양을 만족한다.

게다가, 본 실시예의 DLL에서는, 카운터(40)로부터 출력되는 탭절환신호를 그레이코드로 함으로써 탭절환 시에 해저드는 생기지 않아 안정동작을 실현하여, 신뢰성을 향상시킨다.

다음으로, 본 발명의 제4실시예에 관하여 설명한다. 도 4는 DDR-SDRAM에 이용되는 DLL의 구성을 보여주는 도면이다. 도 4를 참조하면, 입력신호를 입력받는 입력버퍼(80)와, 입력버퍼(80)의 출력을 지연시켜, 복수의 탭들로부터 각각 다른 지연시간의 신호들을 출력하는 지연회로(10)와, 지연회로(10)의 홀수번째의 탭들의 신호(odd)를 선택하여 출력하는 멀티플렉서(20o)와, 지연회로(10)의 짝수번째의 탭들의 신호(even)를 선택하여 출력하는 멀티플렉서(20e)와, 멀티플렉서들(20o, 20e)로부터의 출력들(odd, even)을 제1 및 제2신호들로서 입력받아 지연시간을 미세조 정하는 미세조정지연회로(30)를 구비하며, 미세조정지연회로(30)의 출력신호(에지)에 기초하여 독출데이터(미도시의 메모리셀어레이로부터의 독출데이터)를 선택하는 멀티플렉서(70)와, 멀티플렉서(70)의 출력을 입력받아 DQj로서 출력하는 출력버퍼(90)를 구비하며, 미세조정지연회로(30)의 출력신호를 입력받아 멀티플렉서(70)의 지연시간만큼 지연시키는 더미의 멀티플렉서(71)와, 출력버퍼(90) 및 입력버퍼(80)와 동일한 지연시간의 더미버퍼들(91 및 81)을 구비하며, 입력버퍼(80)의 출력클록과 더미버퍼(81)의 출력신호를 입력으로 하여 위상의 지연, 앞섬을 검출하는 위상검출기(50)와, 위상검출기(50)의 출력에 기초하여 업, 다운카운트하는 카운터(40)를 구비하며, 멀티플렉서들(20o, 20e)은, 카운터(40)의 출력에 기초하여 지연회로(10)의 홀수번째의 탭들과 짝수번째의 탭들을 각각 선택한다. 미세조정지연회로(30)가 상기 보간회로로 구성되며, 내분비를 설정하는 신호(SEL0, SEL1, SEL2)로는 카운터(40)의 카운트값의 하위 3비트가 공급되며, 전류값을 절환하여 정전류원의 바이어스를 공급하여, 노드(OUT)를 뽑아내는 속도의 조정이 행해지며, 출력신호의 위상의 미세조정이 행해진다.

이 실시예에서도, 상기 제3실시예와 마찬가지로, 카운터(40)로부터 멀티플렉서들(20o, 20e)에 공급되는 제어신호는, 카운터(40)의 상위비트(하위 3비트를 제외)로 된다. 또한, 멀티플렉서들(20o, 20e)에 있어서, 지연회로(10)의 탭을 선택하는 제어신호의 코드로는, 그레이코드가 공급된다. 카운터는, 그레이코드카운터로서 구성된다. 본 실시예의 DLL에서는 카운터(40)로부터 출력된 탭절환신호를 그레이코드로 함으로써, 탭절환 시에 해저드는 생기지 않는다. 본 실시예에서, 도 3의 지연스탭제어회로(60)를 구비한 구성으로 하여도 좋은 것은 물론이다.

도 6은 도 3, 도 4에 보인 DLL의 구성에서, 거친조정지연회로(Coarce Delay Line; CDL)와, 거친조정지연회로의 출력으로부터 홀수위상신호와 짝수위상신호를 선택출력하는 멀티플렉서(MUX)와, 미세조정지연회로(Fine Delay Line; FDL)의 접속구성의 일 예를 보여주는 도면이다. 도 3, 도 4에 보인 지연회로(10)는 거친조정지연회로(CDL; 101∼104)에 대응하게 하며, 미세조정지연회로(30)는 미세조정지연회로(FDL; 110)에 대응하게 하여, 도 1, 도 2를 참조하여 설명한 보간회로이다.

도 6을 참조하면, CDL(101)은 제0번째 홀수위상(COUTO0) 및 제0번째 짝수위상(COUTE0)의 신호들을 출력하며, CDL(102)은 CDL(101)의 출력을 입력받아 제1번째 홀수위상(COUTO1) 및 제1번째 짝수위상(COUTE1)의 신호들을 출력하며, CDL(103)은 CDL(102)의 출력을 입력받아 제2번째 홀수위상(COUTO2) 및 제2번째 짝수위상(COUTE2)의 신호들 출력하며, CDL(104)은 CDL(103)의 출력을 입력받아 제3번째 홀수위상(COUTO3) 및 제3번째 짝수위상(COUTE3)의 신호들 출력하며, 제0 내지 제3홀수위상들(COUTO0∼COUTO3)은 멀티플렉서(105)에 입력되어 카운터의 출력인 선택신호에 의해 그것들 중의 하나가 선택되며, 제0 내지 제3짝수위상들(COUTE0∼COUTE3)은 멀티플렉서(106)에 입력되어 카운터의 출력인 선택신호에 의해 그것들 중의 하나가 선택되며, 멀티플렉서들(105, 106)의 출력들은 각각 다음 단의 멀티플렉서들(107, 108)에 입력되어 멀티플렉서들(107, 108)의 출력들이 보간회로(110)에 입력된다.

도 7은 도 6의 거친조정지연회로(CDLj)의 일 단의 구성을 보여주는 도면이 다. 입력신호(CDLj)를 입력으로 하는 인버터(211)의 후단에, 2단 1벌의 인버터쌍이 7벌 직렬접속되며, 최후 말미에 인버터(226)가 접속되며 출력단자에 접속되고 CDLj+1이 출력되어, 8단의 지연단을 구성한다.

입력신호(CDLj)를 입력으로 하는 인버터(211)의 후단에는, 드라이스테이트인버터(클록동작형 인버터; 311)가 접속되며, 드라이스테이트인버터(311)의 출력노드에는, 지연단을 구성하는 인버터쌍의 짝수번째의 벌(214와 215, 218과 219, 222와 223)의 출력들이 드라이스테이트인버터(313, 315, 317)를 통하여 버퍼(227)의 입력에 접속되며, 버퍼(227)의 출력이 홀수위상출력단자(COUTOj)에 접속되고, 지연단의 제1벌을 구성을 인버터쌍(212, 213)의 출력이 드라이스테이트인버터(312)에 접속되며, 드라이스테이트인버터(312)의 출력에는, 지연단을 구성하는 인버터쌍의 홀수번째의 벌(216과 217, 220과 221, 224와 225)의 출력들이, 드라이스테이트인버터(314, 316, 318)를 통해 버퍼(228)의 입력에 접속되며, 버퍼(228)의 출력이 짝수위상출력단자(COUTEj)에 접속된다.

드라이스테이트인버터의 출력인에이블을 제어하는 제어신호들(SELO4N5N∼SELE4N5T) 가운데, 드라이스테이트인버터들(311, 313, 315, 317)중의 하나, 드라이스테이트인버터들(312, 314, 316, 318)중의 하나가 선택된다.

도 8은 도 6의 멀티플렉서(MUX)의 구성 및 그 접속관계를 보여주는 도면이다. 도 8을 참조하면, 멀티플렉서(105a)에서는, 2비트의 선택신호(SELO6, SELO7)로써, 0번째 내지 3번째의 홀수위상신호들(COUTO0, COUTO1, COUTO2, COUTO3) 중의 하 나가 선택된다.

멀티플렉서(105b)에서는, 2비트의 선택신호(SELO6, SELO7)로써, 7번째 내지 4번째의 홀수위상신호들(COUTO7, COUTO6, COUTO5, COUTO4) 중의 하나가 선택된다.

멀티플렉서(105c)에서는, 2비트의 선택신호(SELO6, SELO7)로써, 8번째 내지 11번째의 홀수위상신호(COUTO8, COUTO9, COUTO10, COUTO11) 중의 하나가 선택된다.

멀티플렉서(105d)에서는, 2비트의 선택신호(SELO6, SELO7)로써, 15번째 내지 12번째의 홀수위상신호(COUTO15, COUTO14, COUTO13, COUTO12) 중의 하나가 선택된다.

멀티플렉서(107)에서는, 2비트의 선택신호(SELO8, SELO9)로써, 4개의 멀티플렉서들(105a, 105b, 105c, 105d)의 출력들 중의 하나가 선택된다.

또, 선택신호(SELO6, SELO7)의 코드는, 그레이코드이므로, 멀티플렉서(105b)와 멀티플렉서(105d)의 입력신호들의 순번(배열)은 역순으로 된다.

도 11은 도 2에 보인 보간회로의 특성(직선성)을 해석한 결과를 보여주는 도면이다. 도 11에서, 검은 원, 흰 원, 검은 사각형, 흰 사각형은, 트랜지스터의 사이즈를 매개변수로 하여, #0∼#7(도 2의 제어신호(SEL0∼SEL2)로 결정됨)의 각 코드에서의 시간지연의 변화를 보여준다. 도 11에서, 파선으로 나타낸 직선이 이상적이다. 도 11로부터도, 이 실시예의 보간회로에 의하면, 출력신호의 시간지연이 선형이고, 코드 #7에서 이상값과 일치한다.

이상, 본 발명을, 상기 실시예에 따라 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것은 아니고, 특허청구범위의 청구항의 발명의 범위로, 당업 자이면 이룰 수 있는 각종 변형, 수정을 포함하는 것임은 물론이다.

이상 설명한바와 같이, 본 발명에 따른 보간회로에 의하면, 출력신호가 출력되는 출력단자에 접속한 노드와 제1전원 사이에 삽입되어 있는 제1스위치와, 제1신호와 제2신호가 모두 제1논리값인 때에 상기 제1스위치를 온상태로 하는 수단과, 제1전류원과 상기 제1신호가 제2논리값인 때에 온상태로 되는 제2스위치가 직렬형태로 접속된 제1직렬회로와, 제2전류원과 상기 제2신호가 제2논리값인 때에 온상태로 되는 제3스위치가 직렬형태로 접속된 제2직렬회로를 구비하며, 상기 제1직렬회로와 상기 제2직렬회로가, 상기 출력단자에 접속된 노드와 제2전류원 사이에, 서로 병렬형태로 접속된 파형합성부와, 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르는 전류값들을 상기 내분비에 대응한 값으로 설정하는 바이어스제어부를 구비하는 것에 의해, 소비전류의 저감을 도모하여 고정밀도의 보간을 실현하는 것이 가능하다.

또한, 본 발명에 따른 DLL에 의하면, 탭절환신호로서 그레이코드를 이용하는 것에 의해, 지연회로의 출력탭절환 시의 해저드는 생기지 않는다. 이 때문에, 신뢰성, 안정동작을 실현하는 것이 가능하다.

게다가, 본 발명에 따른 DLL에 의하면, 카운터의 출력에 의해, 지연회로(지연선)의 탭을 절환하는 구성으로 함으로써, 시프트레지스터구성의 경우에 비하여, 초기값설정을 최소의 사이클로 설정하는 것이 가능하여, 잠금에 요하는 사이클을 단축시킨다.

Claims

제1신호와 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 위상차를 기설정된 내분비로 분할한 값에 대응하는 위상의 출력신호를 생성하여 출력하는 보간회로에 있어서,

상기 출력신호가 출력되는 출력단자에 접속된 노드와 제1전원 사이에 삽입된 제1스위치소자;

상기 제1신호와 상기 제2신호가 모두 제1논리값인 때에 상기 제1스위치소자를 온상태로 하는 수단;

제1전류원과, 상기 제1신호가 제2논리값인 때에 온상태로 되는 제2스위치소자가, 직렬형태로 접속되는 제1직렬회로; 및

제2전류원과, 상기 제2신호가 제2논리값인 때에 온상태로 되는 제3스위치소자가, 직렬형태로 접속되는 제2직렬회로를 포함하며,

상기 제1직렬회로와 상기 제2직렬회로가, 상기 출력단자에 접속된 노드와 제2전원간에, 상호 병렬형태로 접속된 파형합성부; 및

상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르는 전류값을, 상기 내분비에 대응된 값으로 설정하는 바이어스제어부를 구비하는 보간회로.
제1신호와 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 위상차를, 입력되는 제어신호에 의해 설정된 내분비로 분할한 값에 대응하는 위상의 출력신호를 생성하여 출력하는 보간회로에 있어서,

상기 출력신호가 출력되는 출력단자에 접속된 노드와 제1전원간에 삽입된 제1스위치소자;

상기 제1신호와 상기 제2신호가 모두 제1논리값인 때에 상기 제1스위치소자를 온상태로 하는 수단;

제1전류원과, 상기 제1신호가 제2논리값인 때에 온상태로 되는 제2스위치소자가, 직렬형태로 접속되는 제1직렬회로; 및

제2전류원과, 상기 제2신호가 제2논리값인 때에 온상태로 되는 제3스위치소자가, 직렬형태로 접속되는 제2직렬회로를 포함하며,

상기 제1직렬회로와 상기 제2직렬회로가, 상기 출력단자에 접속된 노드와 제2전원간에, 상호 병렬형태로 접속된 파형합성부; 및

상기 제어신호에 기초하여, 전류값들의 비가 상기 내분비에 대응된 제1전류와 제2전류를 발생하는 수단과, 상기 제1전류와 상기 제2전류의 전류값들에 대응하는 전류들이, 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르도록 제어하는 수단을 구비한 바이어스제어부를 구비한 보간회로.
제1신호와 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 위상차를, 입력되는 제어신호에 의해 설정된 내분비로 분할한 값에 대응하는 위상의 출력신호를 생성하여 출력하는 보간회로에 있어서,

상기 출력신호가 출력되는 출력단자에 접속된 노드의 충전경로에 삽입된 제1스위치소자; 및

상기 제1신호와 상기 제2신호가 모두 제1논리값일 때, 상기 제1스위치소자를 온하여, 상기 출력단자에 접속된 노드를 충전하는 수단을 포함하며,

상기 제1신호와 상기 제2신호의 각각에 대응하여 마련되고, 상기 출력단자에 접속된 노드에 접속되는 제1방전경로와 제2방전경로를 구비하며,

상기 제1방전경로에는, 제1전류원과, 상기 제1신호에 기초하여 온 및 오프가 제어되는 제2스위치소자가, 직렬형태로 삽입되며,

상기 제2방전경로에는, 제2전류원과, 상기 제2신호에 기초하여 온 및 오프가 제어되는 제3스위치소자가, 직렬형태로 삽입되며,

상기 제1신호와 상기 제2신호의 적어도 하나가 제2논리값일 때, 상기 제2스위치소자 및 상기 제3스위치소자 중의 적어도 하나는 온되어, 상기 출력단자에 접속된 노드를 방전하는 파형합성부; 및

상기 파형합성부의 상기 제1전류원과 상기 제2전류원의 바이어스를 제어하는 바이어스제어부로서, 상기 제어신호에 기초하여, 2개의 전류경로에 삽입된 스위치가 온 및 오프되어, 전류값들의 비가 상기 내분비에 대응된 제1전류와 제2전류를 생성하는 수단과, 상기 제1전류와 상기 제2전류의 전류값에 대응하는 전류가, 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르도록 제어하는 수단을 구비한 바이어스제어부를 포함하는 보간회로.
제1신호와 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 위상차를, 입력되는 제어신호에 의해 설정된 내분비로 분할한 값에 대응하는 위상의 출력신호를 생성하여 출력하는 보간회로에 있어서,

상기 제1신호와 상기 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 소정의 논리연산결과를 출력하는 논리회로;

상기 출력신호가 출력되는 출력단자에 접속된 노드와, 제1전원과의 사이에 삽입되어, 상기 논리회로의 출력신호가 제어단자에 입력되어 온 및 오프가 제어되는 제1스위치소자;

제1전류원과, 상기 제1신호가 제어단자에 입력되어 온 및 오프가 제어되는 제2스위치소자가, 직렬형태로 접속된 제1직렬회로; 및

제2전류원과, 상기 제2신호가 제어단자에 입력되어 온 및 오프가 제어되는 제3스위치소자가, 직렬형태로 접속된 제2직렬회로를 포함하며,

상기 제1직렬회로와 상기 제2직렬회로가, 상기 출력단자에 접속된 노드와 제2전원 사이에, 병렬형태로 접속된 파형합성부; 및

상기 파형합성부에 상기 제1전류원과 상기 제2전류원의 바이어스를 제어하는 바이어스제어부로서, 상기 제어신호에 기초하여, 2개의 전류경로에 삽입된 스위치가 온 및 오프되어, 전류값들의 비가 상기 내분비에 대응된 제1전류와 제2전류를 생성하는 수단과, 상기 제1전류와 상기 제2전류의 전류값들에 대응하는 전류들이, 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르도록 제어하는 수단을 구비한 바이어스제어부를 포함하는 보간회로.
제4항에 있어서, 상기 제1전류원과 상기 제2스위치소자의 접속점노드를, 예비방전 또는 예비충전하는 제1프리차지회로와,

상기 제2전류원과 상기 제3스위치소자의 접속점노드를, 예비방전 또는 예비충전하는 제2프리차지회로를 구비하는 보간회로.
제5항에 있어서, 상기 제1프리차지회로는, 상기 제1전원과, 상기 제1전류원 및 상기 제2스위치소자의 접속점노드 사이에 삽입되고 상기 논리회로의 출력이 제어단자에 입력되어 온 및 오프가 제어되는 제4스위치소자로 이루어지고,

상기 제2프리차지회로는, 상기 제1전원과, 상기 제2전류원 및 상기 제3스위치소자의 접속점노드 사이에 삽입되고 상기 논리회로의 출력이 제어단자에 입력되어 온 및 오프가 제어되는 제5스위치소자로 이루어지는 보간회로.
제2항 내지 제4항 중 어느 한 항에 있어서, 상기 바이어스제어부는, 정전류원과, 상기 정전류원에 일단이 공통 접속되고 상기 제어신호가 제어단자에 입력되어 온 및 오프되는 하나의 스위치소자와, 상기 제어신호의 반전신호가 제어단자에 입력되어 온 및 오프되는 다른 스위치소자로 이루어진 스위치소자쌍으로 구성된 회로를 복수 벌(set) 구비하며,

상기 복수 벌의 회로들의 스위치소자쌍들 중에서, 상기 제어신호가 제어단자에 입력되는 1군의 스위치소자들에 흐르는 전류들의 합계는, 상기 제1전류값이 되고, 상기 제1전류값과 등가의 전류값은 상기 파형합성부의 상기 제1전류원에 흐르 도록, 그리고

상기 제어신호의 반전신호가 제어단자에 입력되는 다른 군의 스위치소자들에 흐르는 전류들의 합계가 상기 제2전류값이 되고, 상기 제2전류값과 등가의 전류값은 상기 파형합성부의 상기 제2전류원에 흐르도록 제어하는 수단을 구비한 보간회로.
제7항에 있어서, 상기 바이어스제어부에서, 상기 복수 벌의 회로들의 상기 정전류원의 전류값이 상기 복수 벌의 회로들마다, 가중된 값이 되게 하는 보간회로.
제7항에 있어서, 상기 복수 벌의 회로들의 스위치소자쌍들 중에서, 상기 제어신호가 제어단자에 입력되는 상기 1군의 스위치소자들에 흐르는 전류들의 합계가, 다이오드접속된 제1트랜지스터에 흘러 들어가고, 상기 제1트랜지스터의 제어단자는, 상기 파형합성부의 상기 제1전류원을 구성하는 트랜지스터의 제어단자에 접속되고,

상기 제어신호의 반전신호가 제어단자에 입력되는 상기 다른 군의 스위치소자들에 흐르는 전류들의 합계가, 다이오드접속된 제2트랜지스터에 흘러들고, 상기 제2트랜지스터의 제어단자는, 파형합성부의 상기 제2전류원을 구성하는 트랜지스터의 제어단자에 접속되는 보간회로.
제7항에 있어서, 상기 바이어스회로는, 파워다운제어신호를 입력받아 상기 파워다운제어신호가 활성화되어 대기상태일 때, 상기 바이어스제어부의 상기 정전류원의 전류경로가 오프되는 구성인 보간회로.
제10항에 있어서, 상기 파워다운제어신호가 활성화되어, 대기상태일 때, 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에, 소정의 바이어스를 공급하는 수단을 구비한 보간회로.
제1입력단자와 제2입력단자로부터 제1신호와 제2신호를 입력받아, 상기 제1신호와 상기 제2신호의 위상차를, 제어신호입력단자로부터 입력되는 제어신호에 의해 설정되는 내분비로 분할한 값에 대응하는 위상의 출력신호를 생성하여 출력단자로부터 출력하는 보간회로에 있어서,

상기 제1신호와 상기 제2신호를 입력받아 상기 제1 및 제2신호들의 소정의 논리연산결과를 출력하는 논리회로;

상기 출력단자에 접속된 노드와 제1전원 사이에 삽입되고, 상기 논리회로의 출력신호가 제어단자에 입력되어 온 및 오프가 제어되는 제1트랜지스터;

제1전류원트랜지스터와, 상기 제1신호가 제어단자에 입력되어 온 및 오프가 제어되는 제2트랜지스터가, 직렬형태로 접속되어 있는 제1직렬회로; 및

제2전류원트랜지스터와, 상기 제2신호가 제어단자에 입력되어 온 및 오프가 제어되는 제3트랜지스터가, 직렬형태로 접속되어 있는 제2직렬회로를 포함하며,

상기 제1직렬회로와 상기 제2직렬회로가, 상기 노드와 제2전원 사이에, 병렬형태로 접속된 파형합성부; 및

상기 내분비의 비율을 규정하는 제어신호에 기초하여, 상기 내분비에 대응된 전류값이 상기 파형합성부의 상기 제1전류원과 상기 제2전류원에 각각 흐르도록 제어하는 바이어스제어부를 구비하며,

상기 바이어스제어부는, 상기 제1전원에 접속된 정전류원트랜지스터; 상기 정전류원트랜지스터와, 상기 제1정전류원트랜지스터의 제어단자에 접속된 제1노드 사이에 접속되고, 상기 내분비를 규정하는 제어신호가 제어단자에 입력되어 온 및 오프되는 제1스위치트랜지스터; 및 상기 정전류원트랜지스터와, 상기 제2정전류원트랜지스터의 제어단자에 접속된 제2노드 사이에 접속되고, 내분비를 규정하는 상기 제어신호의 반전신호가 제어단자에 입력되어 온 및 오프되는 제2스위치트랜지스터로 이루어진 회로를 복수 벌 구비하고,

상기 복수 벌의 회로들의 상기 제1스위치트랜지스터군과 상기 제1노드의 접속점은, 다이오드접속된 제4트랜지스터에 접속되고, 다이오드접속된 상기 제4트랜지스터의 제어단자는, 상기 제1정전류원트랜지스터의 제어단자에 공통 접속되고,

상기 복수 벌의 회로들의 상기 제2스위치트랜지스터군과 상기 제2노드의 접속점은, 다이오드접속된 제5트랜지스터에 접속되고, 다이오드접속된 제5트랜지스터의 제어단자는, 상기 제2정전류원트랜지스터의 제어단자에 공통 접속된 보간회로.
제12항에 있어서, 상기 바이어스제어부는, 파워다운제어신호를 입력받아, 상 기 파워다운제어신호가 활성화되는 대기상태일 때, 상기 복수 벌의 회로들의 각각은, 상기 제1전원에 접속된 정전류원트랜지스터가 오프 되고,

다이오드접속된 상기 제4, 제5트랜지스터들과, 제2전원 사이의 전류경로도 오프상태로 되고,

상기 파형합성부의 상기 제1전류원트랜지스터와 상기 제2전류원트랜지스터에 소정의 바이어스를 공급하는 수단을 구비한 보간회로.
입력되는 기준신호를 입력받아 지연시켜, 복수의 탭들로부터 각기 다른 지연시간의 신호들을 출력하는 지연회로;

상기 지연회로의 홀수번째 탭들 중의 하나와, 상기 지연회로의 짝수번째 탭들 중의 하나를 선택하여, 선택된 각각의 탭으로부터, 홀수위상의 신호와 짝수위상의 신호를 각각 출력하는 제1멀티플렉서 및 제2멀티플렉서;

상기 제1멀티플렉서와 상기 제2멀티플렉서로부터 각각 출력되는 홀수위상의 신호 및 짝수위상의 신호를, 제1신호 및 제2신호로 하여 입력받아, 지연시간을 미세조정한 신호를 출력하는 미세조정지연회로;

상기 미세조정지연회로의 출력신호와 상기 기준신호를 입력받아 이 신호들의 위상차를 검출하는 위상검출기; 및

상기 위상검출기의 출력에 기초하여 카운트값을 가변시키는 카운터를 구비하며,

상기 제1멀티플렉서 및 상기 제2멀티플렉서는, 상기 카운터의 출력에 기초하여, 상기 지연회로의 짝수번째 탭과, 상기 지연회로의 홀수번째 탭을 각각 선택하는 지연잠금루프회로에 있어서,

상기 미세조정지연회로는, 제1항 내지 제6항 및 제12항 중 어느 한 항의 보간회로로 된 지연잠금루프회로.
입력신호를 입력받는 입력버퍼;

상기 입력버퍼의 출력을 입력받아 지연시켜, 복수의 탭들로부터 각기 다른 지연시간들의 신호들을 출력하는 지연회로;

상기 지연회로의 홀수번째 탭들 중 하나와, 상기 지연회로의 짝수번째 탭들 중 하나를 선택하고, 선택된 각각의 탭으로부터, 홀수위상의 신호와 짝수위상의 신호를 각각 출력하는 제1멀티플렉서 및 제2멀티플렉서;

상기 제1멀티플렉서와 상기 제2멀티플렉서로부터 각각 출력되는 홀수위상의 신호 및 짝수위상의 신호를, 제1신호 및 제2신호로 하여 입력받아, 지연시간을 미세조정한 신호를 출력하는 미세조정지연회로;

입력되는 데이터를, 상기 미세조정지연회로의 출력을 절환신호로 하여, 선택출력하는 제3멀티플렉서;

상기 제3멀티플렉서의 출력을 입력받아 출력데이터로 하여 출력하는 출력버퍼;

상기 미세조정지연회로의 출력을 입력받는, 상기 제3멀티플렉서의 지연시간과 등가의 지연시간의 제4멀티플렉서;

상기 제4멀티플렉서의 출력을 입력받는, 상기 출력버퍼의 지연시간과 등가의 더미(dummy)의 제1버퍼;

상기 제1버퍼의 출력을 입력받는, 상기 입력버퍼의 지연시간과 등가의 더미의 제2버퍼;

상기 제2버퍼의 출력신호와 상기 입력버퍼의 출력신호를 입력받아, 이 신호들의 위상차를 검출하는 위상검출기; 및

상기 위상검출기의 출력에 기초하여 카운트값을 가변시키는 카운터를 포함하며,

상기 제1멀티플렉서 및 상기 제2멀티플렉서는, 상기 카운터의 출력에 기초하여, 상기 지연회로의 짝수번째의 탭과, 상기 지연회로의 홀수번째의 탭을 각각 선택하며,

상기 미세조정지연회로는, 제1항 내지 제6항 및 제12항 중 어느 한 항의 보간회로로 구성되는 지연잠금루프회로.
제14항에 있어서, 상기 카운터의 카운트업, 카운트다운의 스탭을 가변시키는 수단을 구비한 지연잠금루프회로.
제14항에 있어서, 상기 보간회로는, 상기 카운터로부터 출력되는 소정 비트의 카운트값을, 내분비를 제어하는 제어신호로 하여 입력받아, 상기 제어신호에 기초하여, 상기 제1신호와 상기 제2신호의 위상차를 내분한 위상에 대응된 신호를 출력하는 지연잠금루프회로.
제14항에 있어서, 상기 제1멀티플렉서 및 상기 제2멀티플렉서에서, 상기 지연회로의 탭을 절환하기 위한 제어신호의 코드가, 그레이코드(gray code)로 이루어진 지연잠금루프회로.
제14항에 있어서, 상기 카운터는 카운터값으로서 그레이코드를 출력하는 지연잠금루프회로.
제14항에 있어서, 상기 지연회로는, 복수단의 거친(coarse)조정용 지연회로들로 이루어지고,

상기 홀수번째, 짝수번째의 탭들을 선택하는 상기 제1 및 제2멀티플렉서들은, 각각, 복수개의 상기 거친조정용 지연회로의 출력신호를 입력받아 이것들 중에서 하나를 선택신호에 기초하여 선택하는 1단째의 복수의 멀티플렉서와,

상기 1단째의 복수의 상기 멀티플렉서들의 출력들 중의 하나를 선택하는 2단째의 멀티플렉서를 구비하며,

상기 2단째의 멀티플렉서로부터 출력되는 홀수위상, 짝수위상의 신호들은, 미세조정용의 지연회로를 이루는 상기 보간회로에 입력되는 지연잠금루프회로.
제1항 내지 제6항 및 제12항 중 어느 한 항의 보간회로를 구비한 반도체집적회로장치.
제14항의 지연잠금루프회로를 구비한 반도체집적회로장치.