KR100366742B1 - 외부 클럭 신호와 내부 클럭 신호를 동기화시키는아날로그 동기 회로 - Google Patents

외부 클럭 신호와 내부 클럭 신호를 동기화시키는아날로그 동기 회로 Download PDF

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Abstract

제1 캐패시터는, 전진 펄스의 지연 시간에 상당하는 시간만큼 정전류원 회로에 의해 충전된다. 제2 캐패시터는 정전류원 회로에 의해 충전된다. 비교기는, 제1 캐패시터의 전압과 제2 캐패시터의 전압을 비교하여, 이들이 일치한 경우, 타이밍 신호를 출력한다. 이 때문에, 제2 캐패시터가 후퇴 펄스의 지연 시간에 상당하는 시간만큼 충전된 타이밍을 얻을 수 있다.

Description

외부 클럭 신호와 내부 클럭 신호를 동기화시키는 아날로그 동기 회로{ANALOG SYNCHRONIZATION CIRCUIT FOR SYNCHRONIZING EXTERNAL AND INTERNAL CLOCK SIGNALS}
본 발명은, 예를 들면 싱크로너스 DRAM 등의 반도체 기억 장치에 적용되는 아날로그 동기 회로에 관한 것이다.
이 종류의 반도체 기억 장치에 있어서, 칩의 내부에서 발생되는 내부 클럭 신호는, 칩의 외부로부터 공급되는 외부 클럭 신호에 동기화시킬 필요가 있다. 칩에서, 외부 클럭 신호를 입력 버퍼로 받아, 이 입력 버퍼로부터 출력되는 외부 클럭 신호를 칩 내부에서 분배하는 경우, 입력 버퍼나 배선에 의한 지연 때문에, 칩 내부와 외부에서 클럭 신호의 위상이 달라진다. 이것을 피하기 위해, 외부 클럭 신호와 내부 클럭 신호를 동기화시키는 동기 회로가 여러 가지 개발되고 있다.
이러한 동기 회로로서는, 예를 들면 T. Saeki, et al."A2.5ns C1ock Access 250㎒ 256Mb SDRAM with a Synchronous Mirror Delay", ISSCC Digest of Technical Papers, pp. 374-375, Feb., 1996에서 이용되고 있는 SMD(Synchronous Mirror Delay)나, U. S. Patent No. 5,867,432에 기재되어 있는 STBD(Synchronous Traced Backward Delay) 등을 포함하는 미러 타입 DLL(DLL ; Delay Locked Loop)이 있다. 미러 타입 DLL은 동기 속도가 빠르고, 외부 클럭 신호의 3 클럭 신호째로부터 외부 클럭 신호에 동기화한 내부 클럭 신호를 발생시킬 수 있다.
도 27은, 종래의 미러 타입 DLL의 일례를 나타내고 있다. 이 미러 타입 DLL은 입력 버퍼(I.B.), 출력 버퍼(O.B.)와, 딜레이 모니터(DM), 및 지연선(DL)으로 구성되어 있다. 상기 딜레이 모니터(DM)는 입력 버퍼(I.B.) 및 출력 버퍼(O.B.)의 복제 회로에 의해 구성되고, 이들 지연 시간을 모니터한다. 상기 지연선(DL)은, 전진 펄스용 지연선(forward delay line; DL1)과 후퇴 펄스용 지연선(backward delay line; DL2)에 의해 구성되어 있다. 이 지연선(DL)에 있어서, 후퇴 펄스용 지연선은, 전진 펄스용 지연선으로 공급된 전진 펄스 신호의 지연 시간과 동일한 시간만큼 후퇴 펄스를 지연시키는 미러 동작에 따라 동기 동작을 행하고 있다. 이 때문에, 양 지연선에서의 지연 시간을 어떻게 정확히 동일하게 할 수 있는지가 동기 정밀도를 결정하는 큰 요인으로 되어 있다.
그런데, 상기 종래의 지연선(DL)은, 인버터 회로 등의 복수의 논리 게이트가 직렬 접속되어 구성된다. 지연선의 지연 시간은, 전진 펄스가 전진 펄스용 지연선(DL1)을 구성하는 논리 게이트를 몇 단 만큼 진행했는가 하는 정보에 기초하여, 후퇴 펄스가 후퇴 펄스용 지연선(DL2)을 구성하는 논리 게이트를 몇 단째 통과할지 결정된다. 이와 같이, 지연 시간은 논리 게이트의 단수(段數)라는 양자화된 값이 된다.
이 때문에, 도 28에 도시된 바와 같이, 전진 펄스용 지연선에서의 지연량과, 후퇴 펄스용 지연선에서의 지연량이 동일해지지 않고, 양자화 오차를 발생하게 된다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 부분은, 양자화 오차의 발생을 방지하고, 전진 펄스와 후퇴 펄스의 지연량을 동일하게 하는 것이 가능한 아날로그 동기 회로를 제공하려는 것이다.
본 발명의 목적은, 다음의 장치에 의해 달성된다.
제1 캐패시터; 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고, 상기 제1 클럭 신호로부터 지연된 제2 클럭 신호에 따라 상기 충전을 정지시키는 제1 전류원 회로; 제2 캐패시터; 상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하는 제2 전류원 회로; 상기 제1, 제2 캐패시터의 전압을 비교하여, 이들이 일치된 경우 타이밍 신호를 발생시키는 비교기를 포함하는 아날로그 동기 회로.
본 발명의 목적은, 다음의 장치에 의해 달성된다.
제1 캐패시터; 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고, 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전을 정지시키는 제1 전류원 회로; 제2 캐패시터; 상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하고, 상기 제1 전류원 회로의 n 배의 전류량을 포함하고 있는 제2 전류원 회로; 상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 경우 타이밍 신호를 발생시키는 비교기를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
본 발명의 목적은, 다음의 장치에 의해 달성된다.
제1 캐패시터; 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고, 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전을 정지시키는 제1 전류원 회로; 상기 제1 캐패시터의 1/n의 용량을 포함하는 제2 캐패시터; 상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하는 제2 전류원 회로; 상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 비교기는 상기 제1, 제2 캐패시터의 충전 전압이 일치한 경우 타이밍 신호를 발생시키는 비교기를 포함하는 아날로그 동기 회로.
본 발명의 목적은, 다음의 장치에 의해 달성된다.
제1 캐패시터; 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하되, 상기 제1 클럭 신호로부터 1/n씩 분할하여 상기 제1 캐패시터를 충전하고, 상기제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전을 정지시키는 제1 전류원 회로; 제2 캐패시터; 상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하되, 상기 제2 전류원 회로는 상기 제1 전류원 회로의 n 배의 전류량을 포함하고 있는 제2 전류원 회로; 상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 경우 타이밍 신호를 발생시키는 비교기를 포함하는 아날로그 동기 회로.
본 발명에 따르면, 지연 시간을 전하량이라는 아날로그량으로 검출할 수 있다. 이 때문에, 논리 게이트를 지연선에 이용한 종래의 미러 타입 DLL에서 문제였던 양자화 오차의 발생을 방지할 수 있다. 따라서, 전진 펄스와 후퇴 펄스의 지연량을 동일하게 하는 것이 가능한 아날로그 동기 회로를 제공할 수 있다.
또한, 캐패시터를 정전류원에서 충전하기 때문에, 전원 전압의 변동의 영향을 받지 않고, 동작 마진을 향상시킬 수 있다.
또한, 논리 게이트를 클럭 신호가 전파할 때에 노이즈를 발생했었지만, 정전류원 회로를 이용함으로써 교류 성분을 대폭 저감시킬 수 있다. 이 때문에, 노이즈의 발생을 현저히 억제할 수 있다.
또한, 외부 클럭 신호를 아날로그적으로 평균화함으로써, 외부 클럭 신호의 지터를 억제할 수 있다. 또한, 외부 클럭 신호를 아날로그적으로 평균화함으로써, 평균화에 따르는 양자화 오차의 발생을 방지할 수 있는 이점을 갖고 있다.
또한, 비교기는, 초기에 입력단과 출력단이 단락되고, 비교 대상으로서의 2개의 전압이 캐패시터를 통해 공급되는 인버터 회로를 이용하여 구성함으로써, 고감도의 비교기를 구성할 수 있다.
도 1은 본 발명의 제1 실시예를 나타내는 회로 구성도.
도 2는 도 1에 도시된 회로의 동작을 나타내는 파형도.
도 3은 도 1에 도시된 회로의 동작을 나타내는 것으로, 각 부의 전압 파형도.
도 4a는 도 1에 도시된 신호를 생성하는 회로의 일례를 나타내는 회로도.
도 4b는 도 4a의 일부를 추출하여 도시하는 회로도.
도 5는 정전류원 회로의 원리를 설명하기 위해 도시한 도면.
도 6은 정전류원 회로의 원리를 설명하기 위해 도시한 도면.
도 7의 (a)는 정전류원 회로와 캐패시터 유닛을 도시한 회로도이고, 도 7의 (b)는 도 7의 (a)에 도시한 캐패시터 유닛을 심벌로 도시한 도면.
도 8은 도 1에 도시된 정전압(Vc)의 생성 회로를 나타내는 회로도.
도 9a는 도 1에 도시된 비교기의 일례를 나타내는 회로도.
도 9b는 도 9a에 도시된 비교기를 심벌로 나타낸 도면.
도 10은 도 1에 도시된 본 발명에 따른 아날로그 동기 회로의 일부를 구체적으로 나타낸 구성도.
도 11은 도 1에 도시된 본 발명에 따른 아날로그 동기 회로의 일부를 구체적으로 나타낸 구성도.
도 12는 도 10에 도시된 딜레이 모니터의 일례를 나타내는 구성도.
도 13은 미러 타입 DLL의 문제점을 설명하기 위해 나타내는 파형도.
도 14는 본 발명의 제2 실시예의 원리를 설명하기 위해 도시한 파형도.
도 15는 본 발명의 제2 실시예를 나타내는 회로 구성도.
도 16은 도 15의 동작을 설명하기 위해 도시한 것으로, 각 부의 전압 파형도.
도 17은 도 15의 동작을 설명하기 위해 도시한 파형도.
도 18은 도 15의 일부를 상세히 도시하는 회로 구성도.
도 19는 도 15의 일부를 상세히 도시하는 회로 구성도.
도 20a는 도 18에 도시된 신호를 생성하기 위한 회로도.
도 20b는 도 20a의 일부를 추출하여 도시하는 회로도.
도 21은 본 발명의 제3 실시예를 나타내는 것으로, 차지 밸런스 딜레이를 도시하는 회로도.
도 22는 본 발명의 제4 실시예의 원리를 설명하기 위해 도시한 파형도.
도 23은 본 발명의 제4 실시예를 나타내는 회로 구성도.
도 24는 도 23의 일부의 회로를 구체적으로 도시한 회로도.
도 25는 도 23의 일부의 회로를 구체적으로 도시한 회로도.
도 26은 본 발명의 제5 실시예를 나타내는 회로 구성도.
도 27은 종래의 미러 타입 DLL의 일례를 나타내는 구성도.
도 28은 종래의 문제점을 설명하기 위해 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 입력 버퍼
12 : 딜레이 모니터(DM)
13 : 출력 버퍼(O.B.)
14, 15 : 차지 밸런스 딜레이(CBD)
14a : 비교기(CMP)
14b : 지연 회로(DL)
C1, C2 : 캐패시터
S1, S2 : 정전류원 회로
N1, N2 : N 채널 MOS 트랜지스터
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 설명한다.
(제1 실시예)
도 1은, 본 발명에 따른 아날로그 동기 회로의 제1 실시예를 나타내고 있다. 이 회로는, 기본적으로는 미러 타입 DLL과 동일한 구성이고, 입력 버퍼(I.B. : 11)와, 딜레이 모니터(DM : 12)와, 출력 버퍼(O.B. : 13)를 포함하고 있다. 상기 입력 버퍼(I.B. : 11)에는 외부 클럭 신호(ECLK)가 공급된다. 상기 딜레이 모니터(DM : 12)에는, 상기 입력 버퍼(11)로부터 출력되는 클럭 신호(ICLK)가 공급된다. 상기 출력 버퍼(O.B. : 13)는 외부 클럭 신호(ECLK)와 동기화한 클럭 신호(CK)를 출력한다.
또한, 본 발명에 따른 아날로그 동기 회로는, 도 1에 도시된 차지 밸런스 딜레이(이하, CBD라고 약칭함 : 14, 15)를 포함하고 있다. 이들 CBD(14, 15)는, 미러 타입 DLL에서의 지연선에 상당한다. 각 CBD(14, 15)는 후술된 바와 같이, 외부 클럭 신호의 2 사이클에서 1회 동작한다. 이 때문에, 2개의 CBD(14, 15)는 교대로 동작되고, 이들 CBD(14, 15)의 출력 신호는 OR회로(16)를 통해 상기 출력 버퍼(13)로 공급된다.
도 1에 있어서, AND 회로(17, 18)는, CBD(14, 15)를 교대로 동작시키기 위해, 신호(T2, /T2)(/는 반전 신호를 나타냄)에 따라 클럭 신호(ICLK)를 분류하고 있다. 신호(T2)는 클럭 신호(ICLK)를 분주하여 생성된 신호이다. 상기 AND회로(17, 18)로부터 클럭 신호(e-CL, o-CL)가 각각 출력된다. 이들 클럭 신호(e-CL, o-CL)는 CBD(14, 15)로 각각 공급된다.
도 2는, 클럭 신호(ICLK)와 신호(T2, /T2)의 위상 관계를 나타내고 있다.
또한, CBD(14, 15)를 교대로 동작시키기 위해, CBD(14, 15)로 공급되는 클럭 신호(e-CL, o-CL)는, 클럭 신호(ICLK)로부터 AND 회로 한 스텝만큼 지연한다. 이것을 보상하기 위해, 딜레이 모니터(12)의 후단에 AND 회로(19, 20)의 직렬 회로, 및 AND 회로(21, 22)의 직렬 회로가 설치되어 있다. AND 회로(20, 22)는 더미이고, 입력단의 한쪽이 하이 레벨 예를 들면 전원 전압(Vcc)으로 고정되어 있다. AND 회로(19, 21)의 한쪽 입력단에는 신호(T2', /T2')가 공급되고 있다. 이들 신호(T2', /T2')는, 타이밍 조정용의 신호이고, 상기 신호(T2, /T2)를 적당하게 지연하여 생성된 신호이다.
상기 CBD(14, 15)는, 동일 구성이기 때문에, CBD(14)에 대해 개략적으로 설명한다. CBD(14)는, 2개의 캐패시터(C1, C2)와, 이들 캐패시터(C1, C2)를 충전하는 예를 들면 정전류원 회로(S1, S2)와, 캐패시터(C1, C2)의 전압(V1, V2)을 비교하는 비교기(CMP : 14a)와, 캐패시터(C1, C2)를 각각 방전하기 위한 N 채널 MOS 트랜지스터(N1, N2), 및 지연 회로(DL : 14b)로 구성되어 있다. 상기 캐패시터(C1)는 전진 펄스용 지연선, 캐패시터(C2)는 후퇴 펄스용 지연선에 상당한다.
상기 캐패시터(C1, C2)의 용량은 상호 동일하게, 정전류원 회로(S1, S2)의 전류량은 상호 동일하게 설정되어 있다. 정전류원 회로(S1)는 입력단(Din)으로 공급되는 펄스 신호(e-dmCL)에 따라 동작이 개시되고, 펄스 신호(e-CL)에 따라 동작이 정지된다. 또한, 정전류원 회로(S2)는 펄스 신호(e-CL)에 따라 동작이 개시되고, 비교기(14a)로부터 출력되는 펄스 신호(e-CK)를 지연 회로(14b)에 의해 지연한 신호에 따라 동작이 정지된다. 정전류원 회로(S1, S2) 및 비교기(14a)의 상세한 구성은 후술하겠다.
도 3을 참조하여, 상기 CBD(14)의 동작에 대해 설명한다. 입력단(Din)에 AND 회로(20)로부터 출력되는 펄스 신호(e-dmCL)가 공급되면, 정전류원 회로(S1)에 의해 캐패시터(C1)의 충전이 개시된다. 이 캐패시터(C1)는 정전류로 충전되기 때문에, 정전류원 회로(S1)와 캐패시터(C1)의 접속 노드의 전압(V1)은 일정한 비율로 증가한다. 다음에, AND 회로(17)로부터 펄스 신호(e-CL)가 공급되면, 캐패시터(C1)의 충전이 정지됨과 동시에 캐패시터(C2)의 충전이 개시된다. 비교기(14a)는, 정전류원 회로(S2)와 캐패시터(C2)의 접속 노드의 전압(V2)이 전압(V1)과 같아지면 펄스 신호(e-CK)를 출력단(Dout)으로 출력한다. 이 신호는 지연 회로(14b)를 통해 정전류원 회로(S2)로 공급되고, 정전류원 회로(S2)의 동작이 정지된다.
캐패시터(C1, C2)의 용량은 상호 동일하고, 정전류원 회로(S1, S2)의 공급 전류량이 동일하다. 이 때문에, 캐패시터(C1)가 전압(V1)까지 충전되는데 필요한 시간과, 캐패시터(C2)가 전압(V2)까지 충전되는 시간은 같아진다. 이에 따라, 도 3에 도시된 바와 같이, 입력단(Din)에 펄스 신호(e-dmCL)가 공급되고 나서 펄스 신호(e-CL)가 공급되기까지의 시간과 동일 시간이, 펄스 신호(e-CL)가 공급되고나서 출력단(Dout)에 펄스 신호(e-CK)가 출력되기까지의 시간으로 미러된다. 도 3에 도시된 전압(V1, V2)은 아날로그량이므로, 충전 시간의 미러에 있어서 양자화 오차는 전혀 발생하지 않는다.
또한, 상기 트랜지스터(N1)는, CBD(15)에 AND 회로(18)로부터 펄스 신호(o-CL)가 공급될 때 도통되고, 이에 따라 캐패시터(C1)가 방전된다. 또한, 트랜지스터(N2)는 지연 회로(14b)에 의해 지연된 비교기(14a)의 출력 펄스 신호(e-CK)에 의해 도통되고, 이에 따라 캐패시터(C2)가 방전된다. 한편, CBD(15)의 도시하지 않은 트랜지스터(N1)는, AND 회로(17)로부터 펄스 신호(e-CL)가 공급될 때 도통되고, 캐패시터(C1)가 방전된다.
도 4a는, 클럭 신호(ICLK)로부터 신호(T2, /T2)를 생성하는 회로의 일례를 나타내고 있다. 도 4b는, 도 4a에 도시된 지연 회로(DL)의 일례를 나타내고 있다. 도 4b의 지연 회로에서, 클럭드 인버터 회로는, 도 4a에 도시된 회로로부터 공급되는 신호(a, /a)에 의해 제어된다.
도 5, 도 6은, 정전류원 회로(S1, S2)의 원리를 나타내고 있다. 이 경우, 예를 들면 도 5에 도시된 바와 같은 N 채널 MOS 트랜지스터는, 게이트 전압(VG)을 적당하게 설정함으로써, 드레인-소스간의 전압(VDS)이 변동해도 전류량(IDS)이 변화하지 않는다. 이 때문에, 그 특성은, 도 6에 도시된 바와 같이 되고, 정전류원으로서 이용할 수 있다. N 채널 MOS 트랜지스터뿐만 아니라, P 채널 MOS 트랜지스터도 마찬가지로 게이트 전압을 적당하게 설정함으로써, 정전류원으로서 이용할 수 있다. 캐패시터를 접지 전위(Vss)로부터 충전하는 경우, 소스 전압의 변동이 적기 때문에, P 채널 MOS 트랜지스터를 정전류원으로서 이용하는 편이, N 채널 MOS 트랜지스터를 이용하는 경우보다, 정전류 특성이 우수하다.
도 7(a)는, P 채널 MOS 트랜지스터를 이용한 정전류원 회로(S1)와, 캐패시터(C1)를 포함하는 캐패시터 유닛(CAP)을 나타내고 있고, 도 1과 동일한 부분에는 동일 부호를 붙인다. 도 7(b)는 도 7(a)에 도시된 캐패시터 유닛(CAP)을 심벌로 나타낸 상태를 나타내고 있고, 도 7(a)와 동일 부분에는 동일 부호를 기재하고 있다.
도 7(a)에 도시된 정전류원 회로(S1)에 있어서, P 채널 MOS 트랜지스터의 소스에는 전원(Vcc)이 공급되고, 게이트에 전압(Vc)이 공급되고 있다. 이 P 채널 MOS 트랜지스터의 드레인은, 캐패시터 유닛(CAP)의 P 채널 MOS 트랜지스터로 이루어지는 스위치(SW1)를 통해 캐패시터(C1)에 접속되고 있다. 상기 스위치(SW1)의 게이트에는 플립플롭 회로(FF)의 한쪽 출력단이 접속되어 있다. 이 플립플롭 회로(FF)의 한쪽 입력단 ON에는, 상기 AND 회로(20)의 출력 신호(e-dmCL)가 공급되고, 다른 입력단 OFF에는, 상기 AND 회로(17)로부터 출력되는 상기 펄스 신호(e-CL)가 공급된다. 이 플립플롭 회로(FF)는 한쪽 입력단 ON의 신호에 따라 한쪽 출력단이 로우 레벨이 되고, 이에 따라 스위치(SW1)가 도통하여 캐패시터(C1)의 충전이 개시된다.
또한, 플립플롭 회로(FF)의 다른 쪽 입력단 OFF로 공급되는 펄스 신호(e-CL)에 따라, 한쪽 출력단이 하이 레벨이 되고, 이에 따라 스위치(SW1)가 비도통이 되어 캐패시터(C1)의 충전이 정지된다. 플립플롭 회로(FF)의 다른 출력단은 출력 노드(A)에 접속되어 있다. 또한, 상기 트랜지스터(N1)의 게이트는 입력 노드(R)에접속되어 있다. 상기 스위치(SW1)와 캐패시터(C1)의 접속 노드와 접지사이에는 N 채널 MOS 트랜지스터(N3)가 접속되고 있다. 이 트랜지스터(N3)의 게이트에는 인버터 회로 I1을 통해 활성화 신호(ENBL)가 공급되어 있다. 이 트랜지스터(N3)는, 비교기의 오동작을 방지하는 것으로, 활성화 신호(ENBL)가 하이 레벨일 때, 비도통이 된다.
도 8은, 상기 전압(Vc)의 생성 회로를 나타내고 있다. 이 생성 회로는 활성화 신호(ENBL)가 하이 레벨일 때, P 채널 MOS 트랜지스터(P1)가 온이 된다. 이 트랜지스터(P1)와 접지사이에 접속된 N 채널 MOS 트랜지스터(N4)는 게이트에 기준 신호(Vbgr)가 공급되고, 항상 온이 된다. 기준 신호(Vbgr)는, 예를 들면 대역 갭 기준 회로 등에 의해 생성된 온도 보상된 전압이다. 이 때문에, 활성화 신호(ENBL)가 하이 레벨이 되면, P 채널 MOS 트랜지스터(P1), N 채널 MOS 트랜지스터(N4)를 통해 로우 레벨의 전압(Vc)이 출력된다. 이 전압(Vc)을 적당하게 설정함으로써, 정전류원 회로(S1)에서, 원하는 정전류 특성을 얻을 수 있다.
또, 본 발명에 이용하고 있는 정전류원 회로는 캐패시터(C1, C2)의 충전 시간을 동일하게 하기 위해 이용되고 있지만, 충전 시간이 길고, 충전 전압이 높아지면 MOS 트랜지스터의 드레인-소스간 전압(VDS)이 작아지고, 정전류 특성을 얻을 수 없게 된다. 그러나, 다소, 정전류 특성이 변동해도, 캐패시터(C1, C2)의 충전에 동일한 구성의 전류원 회로를 이용하면 변동량도 같아진다. 이 때문에, 캐패시터(C1, C2)의 충전 시간이 같아지기 때문에 문제는 생기지 않는다.
또한, CBD로서, 캐패시터를 예를 들면 전원 전압(Vcc)으로 충전해 두고, 거기에서 정전류로 방전하는 구성의 경우, 정전류원 회로로서는 N 채널 MOS 트랜지스터가 적합하다.
도 9a는, 상기 비교기(14a)의 일례를 나타내는 회로도이고, 도 9b는 도 9a에 도시된 비교기를 심벌로 나타낸 상태를 나타내고 있다. 도 9a에서, 비교기(14a)는, 차동 증폭기(DFA)와, 이 차동 증폭기(DFA)의 차동 출력 신호의 상승과 하강을 일치시키는 제어 회로(CNT)와, 차동 증폭기(DFA)의 차동 출력 신호가 각각 공급되는 인버터 회로(INV)와, 인버터 회로(INV)의 출력 신호를 래치하는 래치 회로(LAT)로 구성되어 있다. 상기 차동 증폭기(DFA) 및 제어 회로(CNT)는, 전압(V1, V2)이 비교적 낮을 때라도 감도가 양호한 P 채널 MOS 트랜지스터로 구성되어 있다.
또한, 상술된 바와 같이, 캐패시터를 Vcc로 충전한 상태로부터 지연 시간에 따라 방전시키는 경우에는, N 채널 MOS 트랜지스터에 의해 차동 증폭기(DFA) 및 제어 회로(CNT)를 구성하면 된다.
전압(V1, V2)의 넓은 전압 범위에서 감도를 높이고 싶은 경우에는, P 채널 MOS 트랜지스터에 의해 구성된 차동 증폭기와, N 채널 MOS 트랜지스터에 의해 구성된 차동 증폭기를 적절하게 조합하여 이용해도 좋다.
도 10, 도 11은, 도 7(a), 도 7(b)에 도시된 정전류원 회로 및 캐패시터 유닛(CAP), 및 도 9a, 도 9b에 도시된 비교기를 이용하여 도 1에 도시된 아날로그 동기 회로를 구성한 것이고, 도 1과 동일 부분에는 동일 부호를 부여하고 있다.
도 12는, 도 1 및 도 10에 도시된 딜레이 모니터(12)의 구성을 나타내고 있다. 이 딜레이 모니터(12)는, 입력 버퍼(11)의 복제 회로(I.B. : 12a)와 출력 버퍼(13)의 복제 회로(O.B. : 12b)와 OR 회로(16)의 복제(12c)가 직렬로 접속되어 구성되어 있다.
상기 제1 실시예에 따르면, 미러 타입 DLL에서의 지연 회로를 정전류원 회로(S1, S2)에 의해 충전되는 캐패시터(C1, C2), 및 이들 캐패시터의 전압을 비교하는 비교기(14a)에 의해 구성하고, 전진 펄스와 후진 펄스의 지연 시간을 캐패시터에 축적된 전하량으로 치환하고 있다. 즉, 전진 펄스의 지연 시간에 상당하는 시간만큼 정전류원 회로(S1)에 의해 캐패시터(C1)를 충전하고, 캐패시터(C1)와 동일한 용량을 갖는 캐패시터(C2)를, 정전류원 회로(S1)와 동일한 전류량의 정전류원 회로(S2)에 의해 충전하고, 이들 캐패시터(C1, C2)의 전압(V1, V2)을 비교기(14a)로 비교하고, 이들 전압이 일치한 시점에서 신호를 출력하고 있다. 따라서, 펄스 신호의 지연 시간을 아날로그값으로 치환하여 제어하기 때문에, 종래와 같은 양자화 오차의 발생을 방지하는 것이 가능하다.
또한, 캐패시터(C1, C2)의 용량은 상호 동일하게, 정전류원 회로(S1, S2)의 전류량도 상호 동일하게 설정되어 있다. 따라서, 캐패시터(C1)가 전압(V1)까지 충전되는데 필요한 시간과, 캐패시터(C2)가 전압(V2)까지 충전되는 시간은 동일해지기 때문에, 캐패시터(C1)의 충전 시간을 캐패시터(C2)의 충전 시간에 정확하게 미러할 수 있다.
또한, 종래와 같이, 지연 회로를 복수의 논리 게이트에 의해 구성한 경우, 지연 회로의 동작에 따라 노이즈가 발생한다. 그러나, 이 실시예와 같이, 지연 회로를 캐패시터에 의해 구성함으로써, 노이즈의 발생을 억제할 수 있다.
또한, 정전류원 회로는, 전압에 의해 제어되는 P 채널 MOS 트랜지스터 혹은 N 채널 MOS 트랜지스터에 의해 구성할 수 있기 때문에, 회로 구성을 간단화할 수 있는 이점을 갖고 있다.
또한, 캐패시터(C1)의 용량을 정전류원 회로(S1)의 전류량으로 나눈 값이, 캐패시터(C2)의 용량을 정전류원 회로(S2)의 전류량으로 나눈 값과 같으면, 즉 캐패시터(C1)와 정전류원 회로(S1)의 전류량의 비와, 캐패시터(C2)와 정전류원 회로(S2)의 전류량의 비가 소정의 비율이 되면, 반드시 2개의 정전류원 회로의 전류량을 동일하게 하거나, 2개의 캐패시터의 용량을 같게 하거나 할 필요는 없다.
또한, 캐패시터(C1, C2)를 충전하는 회로는, 반드시 정전류원 회로에 한정되는 것은 아니고, 전류원 회로라도 좋다.
(제2 실시예)
도 13에 도시된 바와 같이, 미러 타입 DLL에서는 외부 클럭 신호(ECLK)의 지터 δ를 최악으로 3배의 3δ로 증폭된 클럭 신호(ICLK)를 발생한다는 문제가 있다. 이 문제를 해결하기 위해, 도 13에 도시된 바와 같이, 2개의 클럭 신호사이의 시간(1 사이클)을 미러하지 않고, 도 14에 도시된 바와 같이 2 사이클의 반의 시간을 미러함으로써, 지터를 평균화하여 저감시킬 수 있다. 마찬가지로 3 사이클의 1/3 시간을 미러하면, 3 사이클의 평균을 취함으로써 이루어지기 때문에, 지터를 한층 저감시키는 것이 가능해진다.
도 15는, 본 발명의 제2 실시예를 나타내는 것으로, 외부 클럭 신호(ECLK)의 3 사이클을 평균하는 미러 타입 DLL 회로이다. 도 15에 도시된 회로는, 도 1에 도시된 회로에 대해, CBD의 구성이 다르고, 그 밖의 구성은 도 1과 마찬가지이다. 따라서, 도 1과 동일 부분에는 동일 부호를 붙인다.
도 15에 도시된 CBD에 있어서, 캐패시터(C1)를 충전하기 위한 정전류원 회로(S1)는 도 1과 동일하다. 그러나, 캐패시터(C2)를 충전하기 위한 정전류원 회로(S3)의 전류량이 정전류원 회로(S1)의 3배로 설정되어 있다. 이러한 구성으로 함으로써, 캐패시터(C1)를 충전하는 시간의 1/3의 시간에 캐패시터(C2)를 충전할 수 있다. 이 때문에, 3 사이클분의 시간에 캐패시터(C1)를 충전함으로써, 캐패시터(C2)는 그 1/3의 1 사이클 지연시킨 클럭 신호를 출력할 수 있게 된다.
도 15에 도시된 회로는, 외부 클럭 신호의 4 클럭에서 1회의 처리가 행해진다. 이 때문에, 4개의 CBD(31, 32, 33, 34)를 설치하고, 이들 CBD(31, 32, 33, 34)가 순차 동작된다. CBD(31, 32, 33, 34)를 순차 동작하기 위한 회로가 설치된다. 즉, 외부 클럭 신호(ECLK)는 입력 버퍼(35)로 공급되고, 이 입력 버퍼(35)로부터 출력되는 클럭 신호(ICLK)는, 신호(T2, /T2) 및 신호(T4, /T4)가 선택적으로 공급되는 AND 회로(36, 37, 38, 39)에 의해 분류된다. 이들 AND 회로(36, 37, 38, 39)로부터 출력되는 클럭 신호(a-CL, b-CL, c-CL, d-CL)는 각각 CBD(31, 32, 33, 34)로 공급된다.
또한, 딜레이 모니터 DM(40)은, 도 12에 도시된 회로와 마찬가지이고, 입력 버퍼(35)와 출력 버퍼(50)와 OR 회로(39)의 각 복제 회로가 직렬 접속되어 구성되고 있다. 또한, 지연 시간을 3배로 하기 위해, 도 18에 도시된 바와 같이, 3개의 딜레이 모니터 DM(40)이 직렬 접속되어 구성되고 있다. 도 15에서는 이 모습을 DM×3으로 표기하고 있다. 상기 딜레이 모니터 DM(40)의 출력단에는, 타이밍 조정용의 AND 회로(41, 42)의 직렬 회로, AND 회로(43, 44)의 직렬 회로, AND 회로(45와 46)의 직렬 회로, AND 회로(47, 48)의 직렬 회로가 접속되어 있다. AND 회로(41, 43, 45, 47)에는 신호(T2', /T2') 및 신호(T4', /T4')가 선택적으로 공급되어 있다. AND 회로(42, 44, 46, 48)도, 도 18에 도시된 바와 같이, 한쪽의 입력단이 하이 레벨, 예를 들면 전원 전압(Vcc)으로 고정된 AND 회로가 3개 직렬로 접속되어 구성되고 있다. 도 15에서는 이 모습을 "×3"으로 표기하고 있다. 각 AND 회로(42, 44, 46, 48)로부터 출력되는 클럭 신호(a-dmCL, b-dmCL, c-dmCL, d-dmCL)는 각각 CBD(31, 32, 33, 34)로 공급된다. 이들 CBD(31, 32, 33, 34)의 출력 신호는 OR 회로(49)를 통해 출력 버퍼(50)로 공급된다.
또한, 도 15에서, 신호(T2)는 상술된 바와 같이, 클럭 신호(ICLK)를 2분주한 클럭 신호이다. 또한, 신호(T4)는 클럭 신호(ICLK)를 4분주한 클럭 신호이고, 신호(/T4)는 신호(T4)의 반전 신호이다. 또한, 신호(T4', /T4')는, 신호(T2', /T2')와 동일한 타이밍 조정을 위해, 신호(T4, /T4)를 적절하게 지연시킨 것이다.
도 16은, 도 15에 도시된 CBD(31)에 있어서의 캐패시터(C1, C2)의 전압(V1, V2)이 변화를 나타내고 있다. 상기 구성에 있어서, 정전류원 회로(S3)의 전류는 정전류원 회로(S1)의 3배이다. 이 때문에, 캐패시터(C2)의 전압(V2)이 캐패시터(C1)의 전압(V1)과 일치하기까지의 충전 시간을 1/3로 할 수 있다. 따라서, 3사이클분의 시간에 캐패시터(C1)를 충전함으로써, 캐패시터(C2)는 그 1/3의 1사이클 지연된 클럭 신호를 출력할 수 있게 된다.
도 17은, 외부 클럭 신호(ECLK)로부터 내부 클럭 신호(CK)가 발생되는 타이밍을 나타내고 있다.
상기 제2 실시예에 따르면, 외부 클럭 신호(ECLK)의 3사이클의 1/3 시간을 미러함으로써, 3사이클의 평균을 취하고 있다. 이 때문에, 지터를 저감시킬 수 있다.
또한, 지연 시간은 전하량이라는 아날로그량으로 결정되기 때문에, 평균화를 엄밀히 행할 수 있고, 평균화에 따르는 양자화 오차가 발생하지 않는 이점을 갖고 있다.
도 18, 도 19는, 도 15를 상세히 나타내는 회로 구성도이고, 도 15와 동일 부분에는 동일 부호를 붙인다. 또한, 도 19는, 도 11과 동일한 심벌을 이용하여, 도 15의 CBD(31-34)를 기재하고 있다. 여기서, 정전류원 회로(S3)는 3개의 동일한 사이즈의 P 채널 MOS 트랜지스터를 병렬로 접속하여 구성되고, 각 트랜지스터의 게이트에는 전압(Vc)이 공급되고 있다.
도 20a는, 클럭 신호(ICLK)로부터 상기 신호(T4, /T4)를 생성하는 회로의 일례를 나타내고 있다. 도 20b는, 도 20a에 도시된 지연 회로(DL)의 일례를 나타내고 있다. 도 20b에 도시된 지연 회로에서, 클럭드 인버터 회로는, 도 20a에 도시된 회로로부터 공급되는 신호 b, /b에 의해 제어된다.
또, 제2 실시예에서는, 3 사이클의 평균을 취했지만, 평균을 취하는 사이클수를 늘리면 지터를 더욱 저감시킬 수 있다.
(제3 실시예)
도 21은, 본 발명의 제3 실시예를 나타내고 있다. 제2 실시예에서는, 캐패시터(C2)를 충전하기 위한 정전류원 회로(S3)의 전류량을 정전류원 회로(S1)의 3배로 하였다. 이에 대해, 제3 실시예는, 캐패시터(C3)의 용량을 캐패시터(C2)의 용량의 3배로 설정하고, 정전류원 회로는 같은 전류량의 S1, S2를 이용하고 있다. 도 21에 도시된 CBD의 동작은, 도 15에 도시된 CBD의 동작과 거의 마찬가지고, 캐패시터(C2)의 충전 시간은, 캐패시터(C3)의 충전 시간의 1/3이 된다. 이러한 구성으로 해도, 제2 실시예와 동일한 효과를 얻을 수 있다.
(제4 실시예)
상기 제2 실시예에서는, 지터의 영향을 저감시키기 위해, 캐패시터(C1)의 충전 시간을 캐패시터(C2)의 충전 시간의 3배로 설정하고, 캐패시터(C1)를 도 16에 도시된 바와 같이, 소정의 전압에 한번에 충전하였다. 이에 대해, 제4 실시예에서는 도 22에 도시된 바와 같이, 3회로 분할하여 충전한다.
도 23은 제4 실시예의 구성을 나타내는 것으로, 도 15와 동일 부분에는 동일 부호를 붙인다. 도 23에 있어서, 입력 버퍼(35)로부터 출력되는 클럭 신호(ICLK)는 논리 회로(F1)(61, 62, 63, 64)로 공급된다. 이들 논리 회로(61, 62, 63, 64)에는, 신호(T2, /T2), 및 신호(T4, /T4)가 선택적으로 공급된다. 각 논리 회로(61, 62, 63, 64)는 신호(T2, /T2), 및 신호(T4, /T4)에 따라, 각 CBD(31, 32, 33, 34)를 구성하는 캐패시터(C1)와, 캐패시터(C2)의 충전을 제어하는 타이밍 신호(out1, out2)를 생성한다. 상기 타이밍 신호(out1)는 각 CBD(31, 32, 33, 34)를 구성하는 상기 정전류원 회로(S3)에 기동 신호로서 공급됨과 함께, 각 전단의CBD(31, 32, 33, 34)를 구성하는 N 채널 MOS 트랜지스터(N1)의 게이트에 방전 타이밍의 제어 신호로서 공급된다. 즉, 논리 회로(61)로부터 공급되는 타이밍 신호(out1)는 CBD(34)로 공급되고, 논리 회로(62)로부터 공급되는 타이밍 신호(out1)는 CBD(31)로 공급된다. 논리 회로(63)로부터 공급되는 타이밍 신호(out1)는 CBD(32)로 공급되고, 논리 회로(64)로부터 공급되는 타이밍 신호(out1)는 CBD(33)로 공급된다.
또한, 상기 타이밍 신호(out2)는 각 CBD(31, 32, 33, 34)를 구성하는 상기 정전류원 회로(S1)에 정지 신호로서 공급된다.
또한, 딜레이 모니터(65)는, 제3 실시예와 달리, 입력 버퍼(35), 출력 버퍼(50), 및 OR 회로(49)의 각 복제 회로 1단만으로 구성되어 있다. 이 딜레이 모니터(65)로부터 출력되는 클럭 신호(ICLK')는 논리 회로(F2)(66, 67, 68, 69)로 각각 공급된다. 이들 논리 회로(F2)(66, 67, 68, 69)에는, 신호(T2', /T2'), 및 신호(T4', /T4')가 선택적으로 공급되어 있고, 이들 신호에 따라 타이밍 신호(out3)를 출력한다. 이 타이밍 신호(out3)는, 각 CBD(31, 32, 33, 34)를 구성하는 정전류원 회로(S1)에 기동 신호로서 각각 공급된다.
도 24는, 상기 논리 회로(Fl)(61∼64)의 구성을 나타내고 있다. 신호(Ta, Tb)는 각각 상기 신호(T2, /T2), 및 신호(T4, /T4)를 나타내고 있다. 이들 논리 회로(61∼64)는, AND 회로(71, 72)에 의해 구성되고, 각 AND 회로(71, 72)로부터 상기 타이밍 신호(out1, out2)가 각각 출력된다.
도 25는, 상기 논리 회로(F2)(66∼69)의 구성을 나타내는 것으로, 신호(Ta,Tb)는 각각 상기 신호(T2', /T2'), 및 신호(T4', /T4')를 나타내고 있다. 이들 논리 회로(66∼69)는, AND 회로(73, 74), 및 OR 회로(75)에 의해 구성되고, 각 AND 회로(74)로부터 상기 타이밍 신호(out3)가 출력된다.
상기 제4 실시예에 따르면, 도 22에 도시된 바와 같이, 외부 클럭 신호(ECLK)의 1 사이클마다 정전류원 회로(S1)가 동작되고, 캐패시터(C1)가 3회로 분할하여 충전된다. 이 때문에, 딜레이 모니터(65)는 제2 실시예와 같이, 3배의 지연 시간을 가질 필요가 없다. 이 때문에, 딜레이 모니터(65)의 회로 면적 및 오차의 누적을 삭감시킬 수 있다.
(제5 실시예)
상기 각 실시예에 있어서, 캐패시터(C1, C2)의 전압(V1, V2)의 전위차는, 차동 증폭 회로로 이루어지는 비교기에 의해 검출하였다. 이에 대해, 제5 실시예에서는, 인버터 회로를 이용한 비교기에 대해 설명한다.
도 26은, 제5 실시예에 따르는 비교기의 회로도를 나타내고 있다. 이 비교기(CMP)에 있어서, N 채널 MOS 트랜지스터(81)의 전류 통로의 일단에는 캐패시터(C1)의 전압(V1)이 공급되어 있다. 이 트랜지스터(81)의 게이트에는 인버터 회로(82)를 통해, 예를 들면 클럭 신호(e-CL 또는 o-CL) 등의 활성화 신호(EN)가 공급되어 있다. 또한, N 채널 MOS 트랜지스터(83)의 전류 통로의 일단에는 캐패시터(C2)의 전압(V2)이 공급되어 있다. 이 트랜지스터(83)의 게이트에는 상기 인버터 회로(82), 및 인버터 회로(84)를 통해 상기 활성화 신호(EN)가 공급되고 있다. 상기 트랜지스터(81, 83)의 전류 통로의 타단은 캐패시터(Cc)의 일단에 접속되어 있다. 이 캐패시터(Cc)의 타단은 인버터 회로(85)의 입력단에 접속되어 있다. 이 인버터 회로(85)의 출력단과 입력단은, N 채널 MOS 트랜지스터(86)를 통해 접속되어 있다. 이 인버터 회로(85)의 출력단 및 상기 인버터 회로(82)의 출력단은 NOR 회로(87)의 입력단에 각각 접속되어 있다.
상기 구성에 있어서, 예를 들면 활성화 신호(EN)가 로우 레벨인 경우, 캐패시터(Cc)에는 트랜지스터(81)를 통해 캐패시터(C1)의 전압(V1)이 공급되고 있다. 또한, 트랜지스터(86)가 도통되어 있기 때문에, 인버터 회로(85)의 입력과 출력이 단락되어 초기화되고 있다. 따라서, 인버터 회로(85)의 특성에 있어서 출력이 가장 급격하게 변화하는 것이 가능하고, 가장 감도가 좋은 동작점으로 설정된다. 이 때, NOR 회로(87)의 출력 신호는 로우 레벨로 되어 있다.
상기 상태에서, 활성화 신호(EN)가 하이 레벨이 되면, 트랜지스터(86)가 오프가 되고, 인버터 회로(85)의 초기화가 정지된다. 또한, 트랜지스터(83)가 도통됨으로써, 캐패시터(C2)의 전압이 캐패시터(Cc)의 일단으로 공급된다. 여기서, 전압(V2)이 전압(V1)보다도 낮을 때, 캐패시터(Cc)의 타단의 전압이 커플링에 의해 로우 레벨이 되기 때문에, NOR 회로(87)의 출력 신호도 로우 레벨이다. 한편, 전압(V2)이 전압(V1)보다도 약간 높은 전압이 되면, 캐패시터(Cc)의 타단의 전압이 커플링에 의해 상승하고, 인버터 회로(85)의 출력 레벨이 반전한다. 이 때문에, NOR 회로(87)의 출력 신호가 하이 레벨이 된다.
상기 비교기(CMP)에 따르면, 활성화 신호(EN)가 로우 레벨이 되면, 전압(V1)의 레벨에 상관없이, 인버터 회로(85)는 가장 높은 동작점으로 설정된다. 이 때문에, 전압(V2)이 전압(V1)과 동일해진 시점에서 인버터 회로(85)의 출력 신호가 반드시 반전한다. 즉, 전압(V1, V2)의 직류적인 전압 성분은 캐패시터(Cc)가 제거하고, 교류적인 전압 성분만으로 NOR 회로(87)의 출력 신호가 결정된다. 이 때문에, 차동 증폭기를 이용한 비교기에 비교하여, 보다 넓은 동작 범위를 확보할 수 있다.
또, 도 26에 도시된 회로에서는, N 채널 MOS 트랜지스터(81, 83)만을 이용하여 트랜스퍼 게이트를 구성하고 있지만, 전압(V1, V2)의 변화에 대해 보다 넓은 동작 범위를 얻기 위해서는, CMOS의 트랜스퍼 게이트를 이용하면 된다.
본 발명에 따라, 지연 시간을 전하량이라는 아날로그량으로 검출할 수 있다. 이 때문에, 논리 게이트를 지연선에 이용한 종래의 미러 타입 DLL에서 문제였던 양자화 오차의 발생을 방지할 수 있다. 따라서, 전진 펄스와 후퇴 펄스의 지연량을 동일하게 하는 것이 가능한 아날로그 동기 회로를 제공할 수 있다.
또한, 캐패시터를 정전류원에서 충전하기 때문에, 전원 전압의 변동의 영향을 받지 않고, 동작 마진을 향상시킬 수 있다.
또한, 논리 게이트를 클럭 신호가 전파할 때에 노이즈를 발생했었지만, 정전류원 회로를 이용함으로써 교류 성분을 대폭 저감시킬 수 있다. 이 때문에, 노이즈의 발생을 현저히 억제할 수 있다.
또한, 외부 클럭 신호를 아날로그적으로 평균화함으로써, 외부 클럭 신호의 지터를 억제할 수 있다. 또한, 외부 클럭 신호를 아날로그적으로 평균화함으로써, 평균화에 따르는 양자화 오차의 발생을 방지할 수 있는 이점을 갖고 있다.
또한, 비교기는, 초기에 입력단과 출력단이 단락되고, 비교 대상으로서의 2개의 전압이 캐패시터를 통해 공급되는 인버터 회로를 이용하여 구성함으로써, 고감도의 비교기를 구성할 수 있다.

Claims (41)

  1. 제1 캐패시터,
    외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고, 상기 제1 클럭 신호로부터 지연된 제2 클럭 신호에 따라 상기 충전을 정지시킴으로써, 상기 제1 클럭 신호에 대한 제2 클럭 신호의 지연 시간에 상당하는 전압으로 충전하는 제1 전류원 회로,
    제2 캐패시터,
    상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하는 제2 전류원 회로,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 이들이 일치한 때에 상기 제2 클럭 신호로부터 상기 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  2. 제1항에 있어서,
    상기 제1 캐패시터의 용량과 상기 제1 전류원 회로의 전류량의 비는, 상기 제2 캐패시터의 용량과 상기 제2 전류원 회로의 전류량의 비와 동일하게 설정되어 있는 것을 특징으로 하는 아날로그 동기 회로.
  3. 제1항에 있어서,
    상기 제1 캐패시터의 용량과 상기 제1 전류원 회로의 전류량의 비와 상기제2 캐패시터의 용량과 상기 제2 전류원 회로의 전류량의 비는 일정한 비율로 다른 것을 특징으로 하는 아날로그 동기 회로.
  4. 제1항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  5. 제1항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  6. 제1 캐패시터,
    외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전을 정지시킴으로써, 상기 제1 클럭 신호에 대한 제2 클럭 신호의 지연 시간에 상당하는 전압으로 충전하는 제1 전류원 회로,
    제2 캐패시터,
    상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하되, 상기 제1 전류원 회로의 n 배의 전류량을 포함하고 있는 제2 전류원 회로,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 때에 상기 제2 클럭 신호로부터 상기 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  7. 제6항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  8. 제6항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  9. 제1 캐패시터,
    외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고, 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전을 정지시킴으로써, 상기 제1 클럭 신호에 대한 제2 클럭 신호의 지연 시간에 상당하는 전압으로 충전하는 제1 전류원 회로,
    상기 제1 캐패시터의 1/n의 용량을 포함하는 제2 캐패시터,
    상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하는 제2 전류원 회로,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 때에 상기 제2 클럭 신호로부터 상기 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  10. 제9항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로,
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  11. 제9항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  12. 외부 클럭 신호가 공급되는 입력 버퍼,
    상기 입력 버퍼로부터 출력되는 클럭 신호가 공급되고, 상기 클럭 신호의 1 사이클마다 교대로 제1 클럭 신호, 제2 클럭 신호를 출력하는 제1 논리 회로,
    상기 입력 버퍼로부터 출력되는 클럭 신호가 공급되는 딜레이 모니터,
    상기 딜레이 모니터로부터 출력되는 클럭 신호가 공급되고, 상기 클럭 신호의 1사이클마다 교대로 제3 클럭 신호, 제4 클럭 신호를 출력하는 제2 논리 회로,
    상기 제1 논리 회로로부터 출력되는 제1 클럭 신호와 상기 제2 논리 회로로부터 출력되는 제3 클럭 신호가 공급되는 제1 차지 밸런스 딜레이,
    상기 제1 논리 회로로부터 출력되는 제2 클럭 신호와 상기 제2 논리 회로로부터 출력되는 제4 클럭 신호가 공급되는 제2 차지 밸런스 딜레이,
    상기 제1, 제2 차지 밸런스 딜레이로부터 출력되는 타이밍 신호를 합성하는 합성 회로, 및
    상기 합성 회로의 출력 신호로부터 내부 클럭 신호를 출력하는 출력 버퍼를 포함하되,
    상기 제1 차지 밸런스 딜레이는,
    제1 캐패시터,
    상기 제3 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고 상기 제1 클럭 신호에 따라 상기 충전을 정지시키는 제1 정전류원 회로,
    제2 캐패시터,
    상기 제1 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하는 제2 정전류원 회로, 및
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 경우 상기 타이밍 신호를 발생시키는 제1 비교기를 포함하고,
    상기 제2 차지 밸런스 딜레이는,
    제3 캐패시터,
    상기 제4 클럭 신호에 따라 상기 제3 캐패시터를 충전 개시하고, 상기 제2 클럭 신호에 따라 상기 충전을 정지시키는 제3 정전류원 회로,
    제4 캐패시터,
    상기 제2 클럭 신호에 따라 상기 제4 캐패시터를 충전 개시하는 제4 정전류원 회로, 및
    상기 제3, 제4 캐패시터의 전압을 비교하고, 상기 제3, 제4 캐패시터의 충전 전압이 일치한 경우 상기 타이밍 신호를 발생시키는 제2 비교기를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  13. 제12항에 있어서,
    상기 제1 캐패시터의 용량과 상기 제1 전류원 회로의 전류량의 비는, 상기 제2 캐패시터의 용량과 상기 제2 전류원 회로의 전류량의 비와 동일하게 설정되는 것을 특징으로 하는 아날로그 동기 회로.
  14. 제12항에 있어서,
    상기 제3 캐패시터의 용량과 상기 제3 전류원 회로의 전류량의 비는, 상기 제4 캐패시터의 용량과 상기 제4 전류원 회로의 전류량의 비와 동일하게 설정되는 것을 특징으로 하는 아날로그 동기 회로.
  15. 제12항에 있어서,
    상기 제1 캐패시터의 용량과 상기 제1 전류원 회로의 전류량의 비와 상기 제2 캐패시터의 용량과 상기 제2 전류원 회로의 전류량의 비는 일정한 비율로 다른 것을 특징으로 하는 아날로그 동기 회로.
  16. 제12항에 있어서,
    상기 제3 캐패시터의 용량과 상기 제3 전류원 회로의 전류량의 비와 상기 제4 캐패시터의 용량과 상기 제4 전류원 회로의 전류량의 비는 일정한 비율로 다른 것을 특징으로 하는 아날로그 동기 회로.
  17. 제12항에 있어서,
    상기 제1 캐패시터에 접속되고, 상기 제2 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 제1 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  18. 제12항에 있어서,
    상기 제3 캐패시터에 접속되고, 상기 제1 클럭 신호에 따라 상기 제3 캐패시터를 방전하는 제3 방전 회로,
    상기 제4 캐패시터에 접속되고, 상기 제2 비교기의 출력 신호에 따라 상기 제4 캐패시터를 방전하는 제4 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  19. 제12항에 있어서,
    상기 제1 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 제5 캐패시터,
    상기 제5 캐패시터의 타단에 입력단이 접속된 제1 인버터 회로,
    상기 제1 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  20. 제12항에 있어서,
    상기 제2 비교기는,
    입력단에 상기 제3 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제4 트랜스퍼 게이트,
    입력단에 상기 제4 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제5 트랜스퍼 게이트,
    상기 제4, 제5 트랜스퍼 게이트의 출력단에 일단이 접속된 제6 캐패시터,
    상기 제6 캐패시터의 타단에 입력단이 접속된 제2 인버터 회로,
    상기 제2 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제6 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  21. 제1 캐패시터,
    외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 상기 제1 캐패시터의 충전을 개시하고 상기 제1 클럭 신호로부터 1/n씩 분할하여 상기 제1 캐패시터를 충전하고, 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전을 정지시킴으로써, 상기 제1 클럭 신호에 대한 제2 클럭 신호의 지연 시간에 상당하는 전압으로 충전하는 제1 전류원 회로,
    제2 캐패시터,
    상기 제2 클럭 신호에 따라 상기 제2 캐패시터의 충전을 개시하되, 상기 제1 전류원 회로의 n배의 전류량을 포함하고 있는 제2 전류원 회로,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 때에 상기 제2 클럭 신호로부터 상기 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  22. 제21항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  23. 제21항에 있어서,
    상기 외부 클럭 신호가 공급되는 입력 버퍼,
    상기 입력 버퍼의 출력 신호가 공급되는 딜레이 모니터,
    상기 딜레이 모니터의 출력 신호에 따라 상기 제1 정전류원 회로의 동작을 개시시키는 신호를 발생시키는 제1 논리 회로
    상기 외부 클럭 신호에 따라 상기 제1 정전류원 회로의 동작을 정지시키는 제1 신호를 발생함과 함께, 상기 제2 정전류원 회로의 동작을 개시시키는 제2 신호를 발생시키는 제2 논리 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  24. 제21항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  25. 외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 충전이 개시되고, 상기 제1 클럭 신호로부터 지연된 제2 클럭 신호에 따라 상기 충전이 정지됨으로써, 상기 제1 클럭 신호에 대한 제2 클럭 신호의 지연 시간에 상당하는 전압으로 충전되는 제1 캐패시터,
    상기 제2 클럭 신호에 따라 충전이 개시되는 상기 제2 캐패시터,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 이들이 일치한 때에 상기 제2 클럭 신호로부터 상기 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  26. 제25항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  27. 제25항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  28. 외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 충전이 개시되고, 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전이 정지됨으로써, 상기 n 클럭의 지연 시간에 상당하는 전압으로 충전되는 제1 캐패시터,
    상기 제1 클럭 신호의 n 배의 전류량을 포함한 상기 제2 클럭 신호에 따라 충전이 개시되는 제2 캐패시터,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 때에 상기 제2 클럭 신호로부터 상기 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  29. 제28항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  30. 제28항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  31. 외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 충전이 개시되고, 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전이 정지됨으로써, 상기 n 클럭의 지연 시간에 상당하는 전압으로 충전하는 제1 캐패시터,
    상기 제1 캐패시터의 1/n의 용량을 포함하고, 상기 제2 클럭 신호에 따라 충전이 개시되는 제2 캐패시터,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 때에 상기 n 클럭의 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  32. 제31항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로,
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  33. 제31항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  34. 외부 클럭 신호가 공급되는 입력 버퍼,
    상기 입력 버퍼로부터 출력되는 클럭 신호가 공급되고, 상기 클럭 신호의 1 사이클마다 교대로 제1 클럭 신호, 제2 클럭 신호를 출력하는 제1 논리 회로,
    상기 입력 버퍼로부터 출력되는 클럭 신호가 공급되는 딜레이 모니터,
    상기 딜레이 모니터로부터 출력되는 클럭 신호가 공급되고, 상기 클럭 신호의 1사이클마다 교대로 제3 클럭 신호, 제4 클럭 신호를 출력하는 제2 논리 회로,
    상기 제1 논리 회로로부터 출력되는 제1 클럭 신호와 상기 제2 논리 회로로부터 출력되는 제3 클럭 신호가 공급되는 제1 차지 밸런스 딜레이,
    상기 제1 논리 회로로부터 출력되는 제2 클럭 신호와 상기 제2 논리 회로로부터 출력되는 제4 클럭 신호가 공급되는 제2 차지 밸런스 딜레이,
    상기 제1, 제2 차지 밸런스 딜레이로부터 출력되는 타이밍 신호를 합성하는 합성 회로, 및
    상기 합성 회로의 출력 신호로부터 내부 클럭 신호를 출력하는 출력 버퍼를 포함하되,
    상기 제1 차지 밸런스 딜레이는,
    상기 제3 클럭 신호에 따라 충전이 개시되고 상기 제1 클럭 신호에 따라 상기 충전이 정지되는 제1 캐패시터,
    상기 제1 클럭 신호에 따라 충전이 개시되는 제2 캐패시터, 및
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 경우 상기 타이밍 신호를 발생시키는 제1 비교기를 포함하고,
    상기 제2 차지 밸런스 딜레이는,
    상기 제4 클럭 신호에 따라 충전이 개시되고, 상기 제2 클럭 신호에 따라 상기 충전이 정지되는 제3 캐패시터,
    상기 제2 클럭 신호에 따라 충전이 개시되는 제4 캐패시터, 및
    상기 제3, 제4 캐패시터의 전압을 비교하고, 상기 제3, 제4 캐패시터의 충전 전압이 일치한 경우 상기 타이밍 신호를 발생시키는 제2 비교기를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  35. 제34항에 있어서,
    상기 제1 캐패시터에 접속되고, 상기 제2 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 제1 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  36. 제34항에 있어서,
    상기 제3 캐패시터에 접속되고, 상기 제1 클럭 신호에 따라 상기 제3 캐패시터를 방전하는 제3 방전 회로,
    상기 제4 캐패시터에 접속되고, 상기 제2 비교기의 출력 신호에 따라 상기 제4 캐패시터를 방전하는 제4 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  37. 제34항에 있어서,
    상기 제1 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 제5 캐패시터,
    상기 제5 캐패시터의 타단에 입력단이 접속된 제1 인버터 회로,
    상기 제1 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  38. 제34항에 있어서,
    상기 제2 비교기는,
    입력단에 상기 제3 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제4 트랜스퍼 게이트,
    입력단에 상기 제4 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제5 트랜스퍼 게이트,
    상기 제4, 제5 트랜스퍼 게이트의 출력단에 일단이 접속된 제6 캐패시터,
    상기 제6 캐패시터의 타단에 입력단이 접속된 제2 인버터 회로,
    상기 제2 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제6 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
  39. 외부 클럭 신호로부터 생성된 제1 클럭 신호에 따라 1/n씩 분할하여 충전이 개시되고, 상기 제1 클럭 신호로부터 n 클럭 지연된 제2 클럭 신호에 따라 상기 충전이 정지됨으로써, 상기 n 클럭의 지연 시간에 상당하는 전압으로 충전되는 제1 캐패시터,
    상기 제2 클럭 신호에 따라 충전이 개시되고, 상기 제1 클럭 신호의 n배의 전류량에 의해 충전되는 제2 캐패시터,
    상기 제1, 제2 캐패시터의 전압을 비교하고, 상기 제1, 제2 캐패시터의 충전 전압이 일치한 때에 상기 제2 클럭 신호로부터 상기 지연 시간에 대응한 시간만큼 지연한 타이밍 신호를 발생시키는 비교기
    를 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  40. 제39항에 있어서,
    상기 제1 캐패시터에 접속되고, 제3 클럭 신호에 따라 상기 제1 캐패시터를 방전하는 제1 방전 회로,
    상기 제2 캐패시터에 접속되고, 상기 비교기의 출력 신호에 따라 상기 제2 캐패시터를 방전하는 제2 방전 회로
    를 더 포함하는 것을 특징으로 하는 아날로그 동기 회로.
  41. 제39항에 있어서,
    상기 비교기는,
    입력단에 상기 제1 캐패시터의 충전 전압이 공급되고, 제어 신호가 제1 상태 시에 도통되는 제1 트랜스퍼 게이트,
    입력단에 상기 제2 캐패시터의 충전 전압이 공급되고, 상기 제어 신호가 제2 상태 시에 도통되는 제2 트랜스퍼 게이트,
    상기 제1, 제2 트랜스퍼 게이트의 출력단에 일단이 접속된 캐패시터,
    상기 캐패시터의 타단에 입력단이 접속된 인버터 회로,
    상기 인버터 회로의 입력단과 출력단의 상호간에 접속되고, 상기 제어 신호가 제1 상태 시에 도통되는 제3 트랜스퍼 게이트를 포함하는
    것을 특징으로 하는 아날로그 동기 회로.
KR10-2000-0046553A 1999-08-12 2000-08-11 외부 클럭 신호와 내부 클럭 신호를 동기화시키는아날로그 동기 회로 KR100366742B1 (ko)

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