KR100870753B1 - 동기형 기억 장치 및 그 제어 방법 - Google Patents

Abstract

DDR 모드에서는 초기 레이턴시(L=3)로부터 1을 뺀 시점에서 (L-1) 카운트 신호 BRDYB가 로우 레벨로 반전한다. 이것에 의하여, 신호 S(N1)/S(N1B)에 대하여 역상이고 지연된 신호 S(N1BD)/S(N1D)가 출력되고, 양자의 하이 레벨 기간에 내부 클락(CKI)이 하이 레벨이 된다. 이것이 외부 클락(CLK)의 양 에지에 동기하여 실행되고, 2배 주파수의 출력이 개시된다. 초기 레이턴시의 카운트 기간에 있어서의 초기 레이턴시의 카운트가 완료되기 직전의 외부 클락 사이클에 있어서 내부 클락(CKI)이 2배 주파수로 변환된다. 또한, 유효 플래그(RDY)는 2배 주파수의 제2 사이클에서 하이 레벨로 천이한다.

메모리, 동기, 싱글 데이터 레이트, 더블 데이터 레이트

Description

동기형 기억 장치 및 그 제어 방법{SYNCHRONIZATION TYPE STORAGE DEVICE AND CONTROL METHOD THEREOF}

본 발명은 싱글 데이터 레이트(Single Data Rate) 모드와 더블 데이터 레이트(Double Data Rate) 모드를 변환하여 사용하는 것이 가능한 동기형 기억 장치 및 그 제어 방법에 관한 것으로, 또한 더블 데이터 레이트 모드의 동기형 기억 장치 및 그 제어 방법에 관한 것이다.

특허 문헌 1에 개시되어 있는 동기식 반도체 메모리 장치에서는 제어 펄스 발생 회로로서, 도 9에 나타내는 회로가 개시되어 있다. 내부 클락 발생 부회로(150), 분주기(152), 선택부(153) 등을 구비하여 구성되어 있다.

내부 클락 발생 부회로(150)는 외부 시스템 클락(CLK)을 받아들여서, 외부 시스템 클락(CLK)과 동일한 주파수를 가지는 DDR 모드용 내부 클락(PCLK_DDR)을 발생한다. 분주기(152)는 DDR 모드용 내부 클락(PCLK_DDR)을 받아서, 이를 분주하여 DDR 모드용 내부 클락(PCLK_DDR)의 반(半)의 주파수를 가지는 SDR 모드용 내부 클락(PCLK_SDR)을 발생한다.

선택부(153)는 모드 제어 신호/DDR에 응답하여 DDR 모드용 내부 클락(PCLK_DDR) 및 SDR 모드용 내부 클락(PCLK_SDR)의 어느 하나를 선택하여 내부 클 락으로서 출력한다.

DDR 모드로 동작할 때에, 모드 제어 신호/DDR는 로우 레벨을 가진다. 이 때에, 선택부(153)의 전송 스위치(154)는 모드 제어 신호/DDR 및 인버터(158)에 의하여 반전된 모드 제어 신호/DDR에 응답하여 턴 온(turn on)되고, 전송 스위치(156)는 턴 오프(turn off)된다. 따라서, DDR 모드용 내부 클락(PCLK_DDR)이 내부 클락 (PCLK)으로서 출력된다.

SDR 모드로 동작할 때에, 모드 제어 신호/DDR은 하이 레벨을 가진다. 이 때에, 선택부(153)의 전송 스위치(154)는 턴 오프되고, 전송 스위치(156)는 턴 온되며, SDR 모드용 내부 클락(PCLK_SDR)이 내부 클락(PCLK)으로서 출력된다.

특허 문헌 1: 특개평11-213668호 공보

특허 문헌 1에서는 내부 클락 발생 부회로(150)로부터 출력되는 내부 클락 발생 부회로(150)와, 분주기(152)로부터 출력되는 SDR 모드용 내부 클락(PCLK_SDR)이 선택부(153)에 의하여 택일 선택되어, 내부 클락(PCLK)으로서 출력되는 구성이다. 선택부(153)는 모드 제어 신호/DDR와 그 반전 신호를 출력하는 인버터(158)로부터의 신호에 따라서, 전송 스위치(154, 156)의 어느 한쪽이 턴 온되고, 다른 한쪽이 턴 오프한다.

그러나, SDR 모드와 DDR 모드 사이에서의 동작 모드의 변환은 모드 제어 신호/DDR에 있어서의 논리 레벨의 천이에 의하여 실행되는 바, 인버터(158)나 전송 스위치(154, 156) 등에 있어서 동작 지연이 존재하기 때문에, 모드 제어 신호/DDR의 천이로부터 내부 클락(PCLK)의 교체까지는 시간 지연이 발생할 우려가 있다.

또한, 특허 문헌 1에서는 내부 클락(PCLK)에 따라서, 레이턴시의 계수나 여러 가지의 플래그의 생성 등의 제어가 실시된다. 이 경우, DDR 모드에 의하여 두 배 주파수로 동작하는 내부 클락(PCLK)에 대하여도 실시하여야 하고, 고속 클락에 대응하기 위하여, 회로 구성상의 부담이 증가할 우려가 있다.

본 발명은 상기 배경 기술을 감안하여 이루어진 것으로서, SDR 모드와 DDR 모드의 2개의 동작 모드를 구비하고, 이들 동작 모드를 변환하여 동작하는 동기형 기억 장치에 대하여, 동작 모드의 변환을 간편하게 실시하는 것이 가능한 동시에, 안정적인 DDR 모드 동작을 간편하게 실시하는 것이 가능한 동기형 기억 장치 및 그 제어 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 이루어진 제1 발명의 동기형 기억 장치는 외부 클락의 어느 하나의 에지에 동기하여 액세스 동작이 실행되는 제1 동작 모드와, 외부 클락의 양 에지에 동기하여 액세스 동작이 실행되는 제2 동작 모드와의 변환이 가능한 동기형 기억 장치로서, 기동으로부터의 초기 레이턴시(L)를 계수하는 동안, 외부 클락을 카운트하고, 초기 레이턴시(L)로부터 n(n은 1 이상의 O.5씩 증가하는 수치)을 줄인 (L-n) 클락 수를 검출하는 (L-n) 검출부와, 제2 동작 모드가 설정되어 있는 경우, (L-n) 검출부로부터의 검출 신호에 따라서, 내부 클락을 외부 클락의 어느 하나의 에지에 동기하는 제1 클락으로부터 외부 클락의 양 에지에 동기하는 제2 클락으로 변환하는 내부 클락 생성부를 구비하는 것을 특징으로 한다.

제1 발명의 동기형 기억 장치에서는 (L-n) 검출부에 의하여, 외부 클락을 카운트하여 초기 레이턴시(L)를 계수할 때에, 초기 레이턴시(L)로부터 n을 줄인 (L-n) 클락 수를 검출하고, 제2 동작 모드가 설정되어 있는 경우에, 내부 클락 생성부에 의하여, (L―n) 클락 수의 검출 신호에 따라서, 내부 클락을 외부 클락의 어느 하나의 에지에 동기하는 제1 클락으로부터, 외부 클락의 양 에지에 동기하는 제2 클락으로 변환된다.

또한, 제1 발명의 동기형 기억 장치의 제어 방법은 외부 클락의 어느 한쪽의 에지에 동기하여 액세스 동작이 실행되는 제1 동작 모드와, 외부 클락의 양 에지에 동기하여 액세스 동작이 실행되는 제2 동작 모드의 변환이 가능한 동기형 기억 장치의 제어 방법으로서, 기동으로부터의 초기 레이턴시(L)를 계수할 때에, 외부 클락에 대하여, 초기 레이턴시(L)로부터 n(n은 1 이상의 0.5씩 증가하는 수치)를 줄인 (L-n) 클락 수를 검출하는 단계와, 제2 동작 모드가 설정되어 있는 경우, (L-n) 클락 수를 검출하는 단계에 따라서, 내부 클락을 외부 클락의 어느 하나의 에지에 동기하는 제1 클락으로부터 외부 클락의 양(兩) 에지에 동기하는 제2 클락으로 변환하는 단계를 가지는 것을 특징으로 한다.

제1 발명의 동기형 기억 장치의 제어 방법에서는 외부 클락을 카운트하여 초기 레이턴시(L)를 계수할 때에, 초기 레이턴시(L)로부터 n를 줄인 (L-n) 클락 수를 검출하고, 제2 동작 모드가 설정되어 있는 경우에, (L-n) 클락 수의 검출에 따라서, 내부 클락을 외부 클락의 어느 하나의 에지에 동기하는 제1 클락으로부터 외부 클락의 양 에지에 동기하는 제2 클락으로 변환한다.

이것에 의하여, 제1/제2 동작 모드의 동작 모드의 차이에 관계없이, 외부 클락의 어느 한쪽의 에지에서 계수되는 초기 레이턴시(L)의 카운트 기간에, (L-n) 클락 수가 카운트되었던 것에 따라서, 내부 클락을 제1 동작 모드에서의 내부 클락인 제1 클락으로부터 제2 동작 모드에서의 내부 클락인 제2 클락으로 변환할 수 있다. 초기 레이턴시(L)의 카운트 기간 내에 제1 동작 모드로부터 제2 동작 모드에의 내부 클락의 변환 동작을 넣을 수 있고, 내부 클락의 변환에 특별한 변환 기간을 둘 필요가 없다. 동작 모드를 변환할 때의 변환 시간을 확보할 필요가 없고, 시간 지연이 없는 동작 모드의 변환을 실현할 수 있다. 제1 동작 모드로부터 제2 동작 모드에의 동작 모드의 변환을 용이하게 실행하는 것이 가능한 동기형 기억 장치 및 그 제어 방법을 제공할 수 있다.

또한, 제2 발명의 동기형 기억 장치는 외부 클락의 양 에지에 동기하여 액세스 동작이 실행되는 동기형 기억 장치로서, 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호에 따라서, 펄스 신호를 출력하는 기본 클락 생성부와, 외부 클락의 어느 한쪽의 에지로부터의 반주기(半週期)의 타이밍을 알려주고 반주기 신호를 출력하는 반주기 알림부와, 반주기 신호와, 반주기 신호의 역상이고 지연된 신호에 따라 펄스 신호를 출력하는 제1 중간 클락 생성부를 구비하고, 기본 클락 생성부 및 제1 중간 클락 생성부로부터 출력되는 펄스 신호에 따라서 제2 클락이 생성되는 것을 특징으로 한다.

제2 발명의 동기형 기억 장치에서는 기본 클락 생성부에 의하여, 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 이 신호의 역상이고 지연된 신호에 따라, 펄스 신호가 출력되고, 제1 동작 모드에 있어서의 제1 클락이 생성된다. 또한, 제1 중간 클락 생성부에 의하여, 반주기 신호와 반주기 신호의 역상이고 지연된 신호에 따라, 펄스 신호가 출력되고, 기본 클락 생성부로부터의 펄스 신호와 함께, 제2 동작 모드에 있어서의 제2 클락이 생성된다. 이 때에, 반주기 신호는 반주기 알림부에 의하여 알려지고, 외부 클락의 어느 한쪽의 에지로부터의 반주기의 타이밍을 나타내는 신호이다.

또한, 제2 발명의 동기형 기억 장치의 제어 방법은 외부 클락의 양 에지에 동기하여 액세스 동작이 실행되는 동기형 기억 장치의 제어 방법으로서, 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 그 역상이고 지연된 신호에 따라서, 펄스 신호를 생성하여 내부 클락으로 하는 단계와, 외부 클락의 어느 한쪽의 에지로부터의 반주기의 타이밍을 알리는 단계와, 반주기의 타이밍을 알리는 단계에 의하여 얻어지는 신호와, 그 역상이고 지연된 신호에 따라서, 펄스 신호를 생성하여 내부 클락에 가하는 단계를 가지는 것을 특징으로 한다.

제2 발명의 동기형 기억 장치의 제어 방법에서는 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 이 신호의 역상이고 지연된 신호에 따라, 펄스 신호가 출력되고, 제1 동작 모드에 있어서의 제1 클락이 생성된다. 또한, 반주기 신호와 반주기 신호의 역상이고 지연된 신호에 따라서, 펄스 신호가 출력되어 제1 클락 생성부로부터의 펄스 신호와 함께 제2 동작 모드에 있어서의 제2 클락이 생성된다. 이 때에, 반주기 신호는 반주기 알림부에 의하여 알려지고, 외부 클락의 어느 한쪽의 에지로부터의 반주기의 타이밍을 나타내는 신호이다.

이것에 의하여, 외부 클락의 주기는 정확하기는 하지만, 양 에지 간의 시간 간격이 균등이 아닌 경우에도 반주기 신호에 의하여 외부 클락의 어느 한쪽의 에지로부터의 반주기의 타이밍이 정확하게 알려지므로, 외부 클락의 어느 한쪽의 에지에 기초하여, 제1 클락의 2배 주파수를 가지는 제2 클락을 양호한 정밀도로 생성할 수 있다. 제2 동작 모드로 동작하는 경우에, 외부 클락의 1 주기의 사이에 실행되는 2회의 동작을 균등한 시간 간격으로 할당할 수 있고, 각 동작에 있어서의 셋업 시간이나 홀드 시간을 최대한으로 확보할 수 있다.

발명의 효과

본 발명의 동기형 기억 장치 및 그 제어 방법에 의하면, 제1 동작 모드와 제2 동작 모드의 2개의 동작 모드를 구비하고, 이들의 동작 모드를 변환하여 동작하는 동기형 기억 장치에 대하여, 동작 모드의 변환 시에 실행되는 내부 클락의 변환을 초기 레이턴시(L)의 카운트 동작 기간 내에 넣을 수 있고, 내부 클락의 변환 시간을 별도로 확보할 필요가 없다. 또한, 제2 동작 모드에 있어서의 제2 클락을 양호한 정밀도로 생성할 수 있다. 안정적인 동작 및 동작 모드의 변환을 간편하게 실현하는 것이 가능해진다.

도 1은 제1 및 제2 실시 형태에 공통된 본 발명의 동기형 기억 장치의 회로 블럭도이다.

도 2는 제1 및 제2 실시 형태에 공통된 유효 플래그(RDY) 출력부를 나타내는 회로이다.

도 3은 제1 실시 형태의 내부 클락 생성부를 나타내는 회로도이다.

도 4는 도 3의 내부 클락 생성부에 있어서, SDR 모드 시의 동작을 나타내는 파형도이다.

도 5는 도 3의 내부 클락 생성부에 있어서, DDR 모드 시의 동작을 나타내는 파형도이다.

도 6은 제2 실시 형태의 내부 클락 생성부를 나타내는 회로도이다.

도 7은 도 3의 내부 클락 생성부에 있어서, 동작 모드마다의 설정을 나타내는 도면이다.

도 8은 도 3의 내부 클락 생성부에 있어서, 반주기 신호(NPS)에 기초한 제2 클락의 생성의 모습을 나타내는 파형도이다.

도 9는 특허 문헌 1에 개시되어 있는 회로도이다.

** 도면의 주요 부분에 대한 부호의 설명 **

1, 5 플립플롭 회로

3 셀렉터

5 플립플롭 회로

7 지연부

9 반주기 알림부

11 지연부

C 콘트롤러

CKIO 내부 클락 생성부

DQC 데이터 입출력 제어부

M 동기형 기억 장치

M1와 M2, M3와 M4, M5와 M6 트랜지스터 열

RO 유효 플래그(RDY) 출력부

BRDYB (L-1) 카운트 신호

C(L-2) 카운트 신호

CKI 내부 클락

CLK 외부 클락

NC 출력 노드

PS 페이즈 시프트 신호

RDY 유효 플래그

S/D 동작 모드 신호

S(NPS) 반주기 신호

이하, 본 발명의 동기형 기억 장치 및 그 제어 방법에 대하여 구체화한 제1 및 제2 실시 형태를 도 1 내지 도 8에 기초하여 도면을 참조하면서 상세하게 설명한다.

플래쉬 메모리 등의 비휘발성 기억 장치나, DRAM, SRAM 등의 휘발성 기억 장치에 있어서는 도 1에 개시되는 외부 클락(CLK)에 동기하여 데이터의 읽어내기 동작이 실행되는, 이른바 동기형 기억 장치(M)인 동작 사양을 가지는 기억 장치가 있다. 동기형 기억 장치(M)에서는 정상(定常) 상태에 있어서 클락 사이클마다, 순차적으로 다른 주소로부터 데이터를 읽어낸다. 이 때에, 일반적으로 외부 클락(CLK)은 고속이고, 고속 클락 사이클에 대하여 사이클마다의 데이터 읽어내기 동작을 가능하게 하려면 읽어내기 동작의 개시 시에 복수의 메모리 셀로부터의 데이터의 증폭 등, 읽어내기 데이터의 내부적인 전처리를 완료시킬 필요가 있다.

이 전처리를 실시하기 위한 시간으로서 기동 후의 초기 레이턴시(L)가 설정되어 있다. 초기 레이턴시(L)는 외부 어드레스의 받기를 실행하는 기동 지령(/AVD등) 후의 외부 클락(CLK)의 클락 수로 설정되는 것이 일반적이다. 초기 레이턴시(L)로서 설정되는 클락 수의 외부 클락(CLK)이 경과된 시점에서 읽어내기 데이터의 내부적인 전처리가 완료되고, 초기 레이턴시(L)를 경과하면 데이터(DQ)의 출력이 가능해진다. 데이터 입출력 제어부(DQC)에 의하여 제어된다. 데이터(DQ)의 내부적인 전처리가 완료된 것을 외부에 알리는 데이터 유효 플래그를 출력할 수 있으면, 외부 클락(CLK)의 클락 수의 카운트와 함께, 또는 클락 수의 카운트를 대신하여, 출력되는 데이터(DQ)가 유효한 데이터인 것을 메모리 콘트롤러 등의 시스템(C)측이 확인할 수 있다. 특히, 동기형 기억 장치(M)로부터 출력되는 데이터(DQ)를 받는 시스템(C)이 외부 클락(CLK)의 클락 수를 카운트하고 있지 않는 경우에 필요한 플래그이다.

이 때에, 데이터 유효 플래그란, 예를 들면 플래쉬 메모리 등의 비휘발성 기억 장치에 있어서는 도 1에 개시되는 RDY 단자(RDY)로부터 출력되는 신호이다. 이 데이터 유효 플래그(RDY)를 출력하는 것이 유효 플래그(RDY) 출력부이다. 시스템(C) 측은, RDY 단자(RDY)에 있어서의 신호의 논리 레벨을 감시하고, 데이터 단자(DQ)로부터 출력되는 데이터(DQ)가 유효한 데이터인지 아닌지를 판단할 수 있다. 데이터 유효 플래그는 초기화 레이턴시(L)의 카운트 기간에 있어서 L-1회째의 클락 후에 그리고 L번째의 클락의 전에 출력된다.

또한, 외부 클락(CLK)은 내부 클락 생성부에 입력되고, 내부 클락(CKI/CKIB)이 생성된다. 내부 클락(CKI/CKIB)이 유효 플래그(RDY) 출력부(RO) 및 데이터 입출력 제어부(DQC)에 공급된다.

도 2에 나타내는 회로도는 유효 플래그(RDY) 출력부의 회로예이다. 후술하는 제1 및 제2 실시 형태의 어느 쪽에도 적용되는 회로예이다.

플립플롭 회로(1)는 외부 클락(CLK)의 클락 수를 카운트하는 미도시한 카운터 회로에 의하여, 초기 레이턴시(L)로부터 2를 뺀 (L-2) 클락 수를 카운트한 것을 보고하여 하이 레벨이 되는 (L-2) 카운트 신호(C)가 입력 단자(D)에 입력된다. 클락 단자(CK)에는 외부 클락(CLK)이 입력된다. 따라서, 출력 단자(Q 및 QB)로부터는 1 클락 사이클 지연하여 (L-2) 카운트 신호(C)와의 동상 신호 및 역상 신호가 출력된다. 이들 신호는 (L-1) 카운트수를 카운트하는 신호이다. 역상 신호는 (L-1) 클락 수를 카운트한 것을 보고하여 로우 레벨이 되는 (L-1) 카운트 신호(BRDYB)로서 출력된다. 플립플롭 회로(1)가 (L-1) 검출부를 구성하고 있다.

(L-1) 클락 수를 카운트한 것을 보고하여 하이 레벨이 되는 동상 신호는 셀렉터(3)의 한쪽의 입력 단자(B)에 입력된다. 셀렉터(3)의 다른 한쪽의 입력 단자(A)에는 (L-2) 카운트 신호(C)가 입력된다. 셀렉트 신호는 동작 모드 신호(S/D)이다. 제1 동작 모드의 일례인 SDR 모드에 있어서는 하이 레벨이 되고, 입력 단 자(A)를 선택한다. 제2 동작 모드의 일례인 DDR 모드에 있어서는 로우 레벨이 되고, 입력 단자(B)를 선택한다.

셀렉터(3)로부터의 출력 신호는 플립플롭 회로(5)의 입력 단자(D)에 입력된다. 플립플롭 회로(5)의 클락 단자(CK)에는 내부 클락(CKI)이 입력된다. 이 때에, 내부 클락(CKI)은 후술한 바와 같이, 동기형 기억 장치의 내부에서 동기 신호로서 기능하는 클락이다. SDR 모드에 있어서는 외부 클락(CLK)과 동일한 주파수를 가지는 클락 신호를 출력한다. DDR 모드에 있어서는 외부 클락(CLK)의 2배의 주파수를 가지는 클락 신호를 출력한다. 전자가 제1 클락이고, 후자가 제2 클락이다. 플립플롭 회로(5)의 출력 단자(Q)로부터는 유효 플래그(RDY)가 출력된다.

(L-n) 검출부를 구성하는 플립플롭 회로(1)를 포함하여, 셀렉터(3) 및 플립플롭 회로(5)에 의하여, 유효 플래그(RDY) 출력부가 구성되어 있다. 유효 플래그(RDY)를 SDR 모드/DDR 모드에 관계없이, 초기화 레이턴시(L)의 카운트 기간에 있어서 L-1회째의 클락 수가 카운트되는 외부 클락(CLK)의 에지 후이고, L번째의 CLK 에지의 전의 기간에 출력한다.

즉, SDR 모드에 있어서는 셀렉터(3)에 의하여, (L-2) 클락 수를 카운트한 것을 보고하여 하이 레벨이 되는 (L-2) 카운트 신호(C)가 플립플롭 회로(5)의 입력 단자(D)에 입력된다. 그 후의 내부 클락(CKI)에 의하여 유효 플래그(RDY)로서 출력된다. SDR 모드에서는 내부 클락(CKI)은 외부 클락(CLK)과 동일한 주파수의 클락이기 때문에, 유효 플래그(RDY)가 (L-1) 카운트수의 후이고, 초기 레이턴시(L)의 카운트 완료 전에 출력된다.

DDR 모드에 있어서는 셀렉터(3)에 의하여 (L-1) 클락 수를 카운트한 것을 보고하여 하이 레벨이 되는 신호가 플립플롭 회로(5)의 입력 단자(D)에 입력된다. 그 후의 내부 클락(CKI)에 의하여 유효 플래그(RDY)로서 출력된다. DDR 모드에서는 내부 클락(CKI)은 외부 클락(CLK)의 2배 주파수의 클락이다. (L-1) 클락 수를 카운트한 것을 보고하는 (L-1) 카운트 신호(BRDYB)에 따라서 내부 클락(CKI)을 2배 주파수로 동작시키면, (L-1) 카운트수의 후에 변환되는 내부 클락(CKI)의 제2 사이클, 즉 최종의 외부 클락(CLK)의 후반 사이클에서, 유효 플래그(RDY)가 출력된다. 이 타이밍은 초기 레이턴시(L)의 카운트 완료 전이다. 구체적인 동작 파형은 도 4, 도 5에 있어서 후술한다.

또한, 도 2에 개시한 유효 플래그(RDY) 출력부는 하나의 실시예를 나타내는데에 그치는 것으로서, 회로 구성은 도 2의 구성에 한정되지 않는다. 예를 들면, 플립플롭 회로(1)의 출력 단자(Q)를 플립플롭 회로(5)의 입력 단자(D)에 접속하고, 셀렉터(3)의 입력 단자(A 및 B)에 플립플롭 회로(1)의 출력 단자(Q) 및 플립플롭 회로(5)의 출력 단자(Q)를 접속하고, 셀렉터(3)의 출력 단자로부터 유효 플래그(RDY)를 출력하는 구성으로도, 동일한 작용·효과를 나타낼 수 있다.

또한, 후술하는 바와 같이, 유효 플래그(RDY)의 규정에 따라, 초기 레이턴시(L)로부터 빼는 값을 n의 변수(단, n은 1 이상)로 하여도 좋다. 즉, (L-n)로 하여도 좋다.

다음으로, 도 3에 의하여 제1 실시 형태의 내부 클락 생성부를 나타낸다. 출력 노드(NC)와 저위(低位) 기준 전위인 접지 전위와의 사이에 직렬 접속된 2쌍의 트랜지스터 열(M1와 M2, M3와 M4)은 고위(高位) 전원 전압(VCC)(후술하는 VINT1)을 출력 노드(NC)에 공급하는 전원 공급부인 PMOS 트랜지스터(MP)와 함께, 제1, 제2 클락 생성부를 구성하고 있다. PM0S 트랜지스터(MP)의 게이트 단자는, 예를 들면 접지 전위에 접속되어, 상시 도통 상태에 있고, 출력 노드(NC)에 대하여 전하의 공급이 실행된다. 제1 클락 생성부와 제2 클락 생성부의 사이에서 출력 노드(NC)는 공통적으로 접속되어 있고, 공용의 PMOS 트랜지스터(MP)가 접속되어 있다. 출력 노드(NC)는 인버터 게이트(I2)를 거쳐 내부 클락(CKI)이 출력되고, 또한 인버터 게이트(I3)에서 반전되어 반전 내부 클락(CKIB)이 출력된다.

외부 클락(CLK)은 외부 클락의 휴지 지령 신호(PDCLK)와 함께 노아 게이트(R1)에 입력된다. 휴지 지령 신호(PDCLK)가 하이 레벨이 되어 휴지 지령이 발령되고 있는 경우에는 외부 클락(CLK)은 마스크되어 내부에 전파되지 않는다. 휴지 지령 신호(PDCLK)가 로우 레벨의 경우, 외부 클락(CLK)은 노아 게이트(R1)를 거쳐 반전되어 내부에 전파된다. 외부 클락(CLK)의 반전 신호(S)(N1)는 노드(N1)에 전파 되고, 인버터 게이트(I1) 및 지연부(7)의 입력 단자, 그리고 NMOS 트랜지스터(M3)의 게이트 단자에 입력된다. 또한, 인버터 게이트(I1)의 출력 단자로부터는 외부 클락(CLK)의 동상 신호(S)(N1B)가 출력되고, NMOS 트랜지스터(M1)의 게이트 단자에 입력된다.

지연부(7)에 입력된 반전 신호(S)(N1)는 소정의 지연 시간이 부여된 후에 노아 게이트(R2)에 입력된다. 노아 게이트(R2)에는 이 밖에 동작 모드 신호(S/D) 및 (L-1) 카운트 신호 (BRDYB)가 입력된다. 동작 모드 신호(S/D)가 DDR 모드를 나타내 는 로우 레벨이고, 초기 레이턴시(L)의 카운트 기간에 있어서 (L-1) 클락 수를 카운트한 것에 의하여 (L-1) 카운트 신호(BRDYB)가 로우 레벨로 천이된 후에 노아 게이트(R2)는 논리 반전 게이트가 된다. 반전 신호(S)(N1)의 역상이고 지연된 신호(S)(N1BD)가 노드(N1BD)에 출력된다. 노드(N1BD)는 NMOS 트랜지스터(M4)의 게이트 단자에 접속되어 있다. 또한, 신호(S)(N1BD)는 인버터 게이트(I4)에서 반전되어 신호(S)(N1D)로서 노드(N1D)에 출력된다. 신호(S)(N1D)는 동상 신호(S)(N1B)의 역상이고 지연된 신호이다. 노드(N1D)는 NMOS 트랜지스터(M2)의 게이트 단자에 접속되어 있다.

도 3에 예시한 제1 클락 생성부는 출력 노드(NC)가 PMOS 트랜지스터(MP)에 의하여 하이 레벨로 충전되어 있는 바, 트랜지스터 열을 구성하는 직렬 접속의 NMOS 트랜지스터(M1와 M2, M3와 M4)가 모두 도통 상태에 있는 기간에 출력 노드(NC)를 로우 레벨로 끌어내리고, 하이 레벨의 내부 클락(CKI)을 출력한다. 그 기간의 종료 후에 내부 클락(CKI)은 로우 레벨로 천이한다.

NMOS 트랜지스터(M1 와 M2)의 게이트 단자에는 외부 클락(CLK)의 한쪽의 에지에 동기하는 신호(S)(N1B)와, 신호(S)(N1B)의 역상이고 지연된 신호(S)(N1D)가 입력된다. 따라서, 신호(S)(N1B)의 하이 레벨 천이로부터 신호(S)(N1D)의 로우 레벨 천이에 이르는 기간에 트랜지스터(M1와 M2)는 모두 도통 상태가 된다. 또한, NMOS 트랜지스터(M3 와 M4)의 게이트 단자에는 외부 클락(CLK)의 다른 한쪽의 에지에 동기하는 신호(S)(N1)와, 신호(S)(N1)의 역상이고 지연된 신호(S)(N1BD)가 입력된다. 따라서, 신호(S)(N1)의 하이 레벨 천이로부터 신호(S)(N1BD)의 로우 레벨 천 이에 이르는 기간에 트랜지스터(M3 와 M4)는 모두 도통 상태가 된다. 또한, 이 기간은 지연부(7)에 의하여 부여되는 지연 시간에 기초하여 설정된다.

신호(S)(N1B)의 하이 레벨 천이는 외부 클락(CLK)의 하이 레벨 천이에 동기 한다. 또한, 신호(S)(N1)의 하이 레벨 천이는 외부 클락(CLK)의 로우 레벨 천이에 동기한다. 따라서, 외부 클락(CLK)의 양 에지에 동기하고, 지연부(7)에 의하여 부여되는 지연 시간에 실질적으로 일치하는 기간, 내부 클락(CKI)이 하이 레벨로 천이한다. 외부 클락(CLK)의 양 에지에 동기하여 내부 클락(CKI)으로서 하이 레벨의 펄스 신호가 출력되고, 내부 클락(CKI)은 외부 클락(CLK)의 2배 주파수의 클락이 된다.

또한, SDR 모드가 설정되어 있는 경우(동작 모드 신호(S/D)가 하이 레벨), 또는/및 초기 레이턴시(L)의 카운트가 (L-1) 클락 수 미만인 경우((L-1) 카운트 신호(BRDYB)가 하이 레벨)에는 노아 게이트(R2)의 출력 신호는 로우 레벨로 고정된다. 즉, 신호(S)(N1BD)는 로우 레벨, 신호(S)(N1D)는 하이 레벨로 고정된다. NMOS 트랜지스터(M4)는 비도통 상태로, NMOS 트랜지스터(M2)는 도통 상태로 유지된다. 이 경우에는 트랜지스터 (M1 및 M2)로 구성되어 있는 트랜지스터 열에 있어서, NMOS 트랜지스터(M1)가 도통하는 기간에 따라서, 출력 노드(NC)가 로우 레벨로 끌어내려지고, 그 반전 신호인 내부 클락(CKI)이 하이 레벨이 된다. NMOS 트랜지스터(M1)의 도통 상태는 신호(S)(N1B)의 하이 레벨의 기간이다. 즉, 외부 클락(CLK)에 동기하여 내부 클락(CKI)이 클락을 맞추게 된다. SDR 모드에 있어서, 또는/및 DDR 모드이고 초기 레이턴시(L)의 카운트가(L-1) 클락 수 미만인 경우에 내부 클 락(CKI)이 외부 클락(CLK)에 동기된 동일한 주파수가 된다.

이 때에, 노아 게이트(R2)가 제1 휴지부 및 신호 마스크부로서 기능한다. SDR 모드가 설정되어 있는 경우, 또는/및 초기 레이턴시(L)의 카운트가 (L-1) 클락 수 미만인 경우, 신호(S)(N1BD)가 로우 레벨로 고정되어 NMOS 트랜지스터(M4)가 비도통 상태를 유지하고, NMOS 트랜지스터(M3 와 M4)를 포함하는 제2 클락 생성부가 휴지 상태가 되기 때문이다. 또한, 신호(S)(N1D)가 하이 레벨로 고정되어 NMOS 트랜지스터(M2)를 도통 상태로 유지하기 때문이다.

또한, 출력 노드(NC)와 저위 기준 전위인 접지 전위와의 사이에 직렬 접속된 2쌍의 트랜지스터 열(M1와 M2, M3와 M4) 내의 소자의 순위는 적절하게 설정된다. 도 3에 대하여, 출력 노드(NC)로부터 저위 기준 전위인 접지 전위를 향하여, NMOS 트랜지스터(M2, M1(M4, M3))의 순으로 접속하는 구성으로 하여도 좋다. NMOS 트랜지스터 특성으로부터 저위 기준 전위측의 NMOS 트랜지스터가 도통 상태이고 그리고 출력 노드(NC)측의 NMOS 트랜지스터가 비도통 상태로부터 도통 상태로 천이하는 것이 고속성(高速性)을 생각하면 바람직하다.

또한, SDR 모드가 설정되어 있는 경우, 또는/및 초기 레이턴시(L)의 카운트가 (L-1) 클락 수 미만인 경우에, 신호(S)(N1BD)가 로우 레벨로 고정되고, 출력 노드(NC)측의 NMOS 트랜지스터(M4)가 비도통 상태를 유지함으로써, 저위 기준 전위측의 NMOS 트랜지스터(M3)가 신호(S)(N1)에 의하여 도통 상태가 되어도, NMOS 트랜지스터(M4, M3) 사이의 기생 용량에 의한 출력 노드(NC)측의 전압 변동이 적고, 동작이 안정된다.

또한, 2쌍의 트랜지스터 열(M1와 M2, M3와 M4)과 PMOS 트랜지스터(MP)로 구성된 소자 등으로 전압 레벨 시프터를 겸용하여도 좋다. 외부 단자 등의 신호 전압값인 인터페이스 전압은 기억 장치 이외의 시스템 설계로부터 결정되고, 기억 장치 내의 내부 동작 전압값과 차이가 발생하는 경우가 있다. 이들은 기억 장치 내의 각 외부 단자의 인터페이스 신호 처리부에 가까운 부분에서 전압 변환 처리되는 것이 바람직하다. 본 실시예의 경우, 도 3에서 개시되는 바와 같이 외부 클락(CLK)은 인터페이스 전압에 준한 내부 전압 2(VINT2;예를 들면, 1.5V)로부터 내부 동작 전압인 내부 전압 1(VINT1:예를 들면 1.8V)로 상기 2쌍의 트랜지스터 열(M1와 M2, M3와 M4)과 PMOS 트랜지스터(MP)로 구성된 전압 레벨 시프터에 의하여 그 신호의 전압 진폭 값이 변환된다.

도 4, 도 5는 각각 SDR/DDR 모드 설정 시에 있어서의 내부 클락 생성부(도 3)의 동작 파형이다. 도 2 및 도 3에 기초하여, 각 동작 모드에서의 동작을 설명한다.

SDR 모드(도 4)에서는 초기 레이턴시가 6(L=6)인 경우를 나타내고 있다. 초기 레이턴시로부터 2를 줄인 4 클락 수의 카운트 시점에서 (L-2) 카운트 신호(C)가 하이 레벨로 천이한다. 셀렉터(3)의 입력 단자(A)를 거쳐 플립플롭 회로(5)의 입력 단자(D)에 전파하고, 내부 클락(CKI)에 의한 1 클락 사이클 후에, 출력 단자(Q)로부터 출력되는 유효 플래그(RDY)가 하이 레벨로 천이한다.

또한, 동작 모드 신호(S/D)는 하이 레벨이므로, 노아 게이트(R2)로부터의 출력 신호는 로우 레벨로 고정된다. NMOS 트랜지스터(M4)는 비도통 상태로 유지되고, NMOS 트랜지스터(M2)는 도통 상태로 유지된다. 내부 클락(CKI)은 NMOS 트랜지스터(M1)의 도통 기간에 따라 하이 레벨이 된다. 게이트 단자에 입력되는 신호(S)(N1B)가 외부 클락(CLK)과 동일한 상의 신호이고, 내부 클락(CKI)은 외부 클락(CLK)과 동일 주파수의 클락으로서 출력된다.

DDR 모드(도 5)에서는 초기 레이턴시가 3(L=3)인 경우를 나타내고 있다. 초기 레이턴시로부터 2를 뺀 1 클락 수의 카운트 시점에서 (L-2) 카운트 신호(C)가 하이 레벨로 천이하는 것은 SDR 모드의 경우와 동일하다. 플립플롭 회로(1)의 입력 단자(D)에 입력된(L-2) 카운트 신호(C)는 외부 클락(CLK)에 의한 1 클락 사이클 후에 출력 단자(Q)로부터 출력되고, 셀렉터(3)의 입력 단자(B)를 거쳐, 플립플롭 회로(5)의 입력 단자(D)에 전파된다. 또한, 내부 클락(CKI)에 의한 1 클락 사이클 후에, 출력 단자(Q)로부터 출력되는 유효 플래그(RDY)가 하이 레벨로 천이된다.

이 때에, 동작 모드 신호(S/D)는 로우 레벨이다. 플립플롭 회로(1)에 의하여 (L-1) 카운트 신호(BRDYB)가 로우 레벨로 반전됨에 따라, 노아 게이트(R2)는 논리 반전 게이트로서 기능한다. 신호(S)(N1)/S(N1B)에 대하여 역상이고 지연된 신호(S)(N1BD)/S(N1D)가 출력된다. NMOS 트랜지스터(M1와 M2, M3와 M4)로 구성되는 트랜지스터 열이 외부 클락(CLK)의 양 에지에 동기하여 도통하고, 외부 클락(CLK)의 2배 주파수를 가지는 내부 클락(CKI)이 출력된다.

이 때에, (L-1) 카운트 신호(BRDYB)가 로우 레벨로 반전되는 타이밍은 초기 레이턴시의 카운트 기간에 있어서, 레이턴시(3)로부터 1을 뺀 2 클락 수가 카운트된 시점이다. 초기 레이턴시의 카운트 기간에 있어서의 최종의 외부 클락 사이클의 개시 시점이다. 이 후, 신호(S)(N1BD)/S(N1D)가 출력된다. 각각, 신호(S)(N1)/S(N1B)의 하이 레벨에의 천이 타이밍으로부터 신호(S)(N1BD)/S(N1D)의 로우 레벨로의 천이 타이밍의 기간, 트랜지스터 열을 구성하는 NMOS 트랜지스터(M1와 M2, M3와 M4)가 모두 도통하고, 내부 클락(CKI)을 하이 레벨로 천이한다.

초기 레이턴시의 카운트 기간에 있어서의 최종 외부 클락 사이클에 있어서 내부 클락(CKI)이 2배 주파수가 되는 것이 제1 발명의 특징이다. DDR 모드에서는 2배 주파수의 내부 클락(CKI)에 따라서 데이터의 읽어내기 동작이 실행되기 때문에, 초기 레이턴시의 카운트가 완료되기 직전(레이턴시=2.5 전)의 외부 클락 사이클 내의 내부 클락(CKI)에 동기하여 유효 데이터가 출력되는 것으로 오인하지 않도록 할 필요가 있다. 이 때문에, 초기 레이턴시의 카운트가 완료하기 직전의 외부 클락 사이클내의 내부 클락(CKI)에 있어서의 제2 사이클(레이턴시=2.5)을 기다려, 유효 플래그(RDY)를 하이 레벨로 천이하는 것이 바람직하다. 이것에 의하여, 초기화 레이턴시(L=3)이 카운트된 시점으로서, 유효 데이터를 읽어내는 최초의 외부 클락의 에지 시점에서 유효 플래그(RDY)를 하이 레벨로 천이할 수 있다.

또한, SDR 모드와 DDR 모드의 변환이 필요없는 경우, 도 3의 내부 클락 생성부에 있어서, 노아 게이트(R2)를 대신하여, 지연부(7)로부터의 신호가 입력되는 인버터 게이트를 구비하면, DDR 모드에 대응하는 내부 클락(CKI)의 생성 회로를 구성할 수 있다.

도 6에 제2 실시 형태의 내부 클락 생성부를 나타낸다. 제2 실시 형태에서는 제1 실시 형태의 내부 클락 생성부에 외부 클락(CLK)의 반주기 타이밍을 외부 클 락(CLK)의 하이/로우 레벨의 기간의 시간 비율에 관계없이 검출하고, 반주기 신호(S)(NPS)를 출력하는 기능이 추가되어 있다. DDR 모드에 있어서, 페이즈 시프트 신호(PS)를 로우 레벨로 하고 제1 실시 형태의 경우와 마찬가지로, 외부 클락(CLK)의 양 에지에 동기하여 2배 주파수의 내부 클락(CKI)을 출력할 수 있다. 또한, 페이즈 시프트 신호(PS)를 하이 레벨로 하여 반주기 신호(S)(NPS)를 이용하여 외부 클락(CLK)의 에지 타이밍에 관계없이, 외부 클락(CLK)의 주기를 양호한 정밀도로 2 분할한 2배 주파수의 내부 클락(CKI)을 출력할 수 있다.

제2 실시 형태에서는 제1 실시 형태의 내부 클락 생성부에 추가하여, 2쌍의 NMOS 트랜지스터 열(M5와 M6)을 출력 노드(NC)와 접지 전위의 사이에 구비하고, PMOS 트랜지스터(MP)와 함께, 제4 클락 생성부를 구성하고 있다. 제2 실시 형태에서는 2쌍의 NMOS 트랜지스터 열(M1와 M2, M3와 M4)은 제3, 제5 클락 생성부를 구성하고 있다.

NMOS 트랜지스터(M5)의 게이트 단자에는 반주기 신호(S)(NPS)가 입력된다. 또한, NMOS 트랜지스터(M6)의 게이트 단자에는 반주기 신호(S)(NPS)의 역상이고 지연된 신호(S)(NPSBD)가 입력된다. 이 때에, 반주기 신호(S)(NPS)는 반주기 알림부(9)로부터 출력된다. 반주기 알림부(9)는, 예를 들면 DLL 회로이고, 외부 클락(CLK) 이 입력되고, 인에이블 단자(EN)에 입력되는 페이즈 시프트 신호(PS)가 하이 레벨인 경우, 노드 NPS에 반주기 신호(S)(NPS)가 양호한 정밀도로 출력된다. 반주기 신호(S)(NPS)는 NMOS 트랜지스터(M5)의 게이트 단자에 입력되는 동시에, 지연부(11)를 거쳐, 노아 게이트(R4)에 입력된다. 노아 게이트(R4)에는 페이즈 시프트 신호(PS)가 인버터 게이트(I5)에서 반전되어 입력되는 동시에, 동작 모드 신호(S/D) 및 (L-1) 카운트 신호(BRDYB)가 입력된다. 노아 게이트(R4)에서는 신호(S)(NPSBD)가 출력된다.

또한, 제1 실시 형태의 내부 클락 생성부에 있어서의 노아 게이트(R2) 및 인버터 게이트(I4)의 출력 단자가 노드(N1BD) 및 노드(N1D)인 것을 대신하여, 인버터 게이트(I4)의 출력 단자를 노드(N1D)로서 NMOS 트랜지스터(M2)의 게이트 단자에 접속한다. 또한, 노아 게이트(R3)를 구비히여, 그 입력 단자에 노드(N1D)가 접속되고, 페이즈 시프트 신호(PS)가 입력된다.

이 때에, 제1 실시 형태의 제1 휴지부 및 신호 마스크부와 동일하게, 노아 게이트(R2)가, 제2 휴지부 및 신호 마스크부로서 기능한다. 또한, 노아 게이트(R4)가 제3 휴지부로서 기능한다.

제3/제5 클락 생성부를 구성하는 트랜지스터 열(M1와 M2/M3와 M4)의 동작은 제1 실시 형태에 있어서의 제1/제2 클락 생성부를 구성하는 트랜지스터 열(M1와 M2/M3와 M4)의 동작과 마찬가지이고, 여기서의 설명은 생략한다. 또한, 제4 클락 생성부를 구성하는 트랜지스터 열(M5와 M6)을 도통 제어하는 신호(S)(NPS) 및 신호(S)(NPSBD)의 동작 파형은, 도 7에 나타내는 바와 같이, 신호(S)(N1B) 및 신호(S)(N1D)의 동작 파형과 마찬가지이다. 제4 클락 생성부를 구성하는 트랜지스터 열(M5와 M6)의 동작에 대하여도, 제1 실시 형태에 있어서의 제1 클락 생성부를 구성하는 트랜지스터 열(M1와 M2)의 동작과 마찬가지이다.

반주기 알림부(9)로부터 외부 클락(CLK)의 주기(T)에 대하여, 양호한 정밀도 로, 반주기(T/2)의 타이밍으로, 신호(S)(NPS)가 출력된다. 외부 클락(CLK)의 하이/로우 레벨의 기간의 시간 비율의 차이에 관계없이, 주기(T)를 균등하게 2 분할하여 2배 주파수의 내부 클락(CKI)을 출력할 수 있다. 2배 주파수의 내부 클락(CKI)에 동기 하여 동작하는 DDR 모드에 있어서, 내부 클락(CKI)에 대한 세트 업 타임/홀드 타임을 최대한으로 확보할 수 있고, 동작 여유를 최대한으로 확보할 수 있다.

또한, 제2 실시 형태에서는 도 8에 나타내는 바와 같이, 동작 상태마다, 사용하는 트랜지스터 열을 선택함으로써, 소망하는 내부 클락(CKI)을 얻을 수 있다. 출력 노드(NC)에 결선 결합된 논리합 구성이기 때문에, 사용하는 트랜지스터 열을 간편하게 선택할 수 있다.

동작 모드 신호(S/D) 또는 (L-1) 카운트 신호 BRDYB가 하이 레벨이면, 트랜지스터 열(M1와 M2)이 선택된다. NMOS 트랜지스터(M2)는 도통 상태로 유지되고, 트랜지스터 열(M1와 M2)은 외부 클락(CLK)과 동일한 주파수로 도통 제어된다. 이 때에, 트랜지스터 열(M3와 M4, M5와 M6)은 비도통 상태이다. SDR 모드에 대응한 내부 클락(CKI)을 생성할 수 있다.

동작 모드 신호(S/D), (L-1) 카운트 신호(BRDYB) 및 페이즈 시프트 신호(PS)가 모두 로우 레벨이면, 트랜지스터 열(M1와 M2, M3와 M4)이 선택된다. 트랜지스터 열(M1와 M2) 및 트랜지스터 열(M3와 M4)은 각각 외부 클락(CLK)의 한쪽/다른 한쪽의 에지에 동기하여 도통 제어된다. 이 때에, 트랜지스터 열(M5와 M6)은 비도통 상태이다. 외부 클락(CLK)의 양 에지에 동기하여 내부 클락(CKI)을 생성할 수 있다. DDR 모드에 대응한 내부 클락(CKI)이 생성된다.

동작 모드 신호(S/D) 및 (L-1) 카운트 신호(BRDYB)가 로우 레벨이고, 페이즈 시프트 신호(PS)가 하이 레벨이면, 트랜지스터 열(M1와 M2, M5와 M6)이 선택된다. 트랜지스터 열(M1와 M2) 및 트랜지스터 열(M5와 M6)은 각각 외부 클락(CLK)의 한쪽의 에지와 반주기 신호(S)(NPS)의 한쪽의 에지에 동기하여 도통 제어된다. 이 때에, 트랜지스터 열(M3와 M4)은 비도통 상태이다. 외부 클락(CLK)의 주기를 양호한 정밀도로 2 분할한 주기로 내부 클락(CKI)을 생성할 수 있다. DDR 모드에 대응한 내부 클락(CKI)이 생성된다.

또한, 제2 실시 형태에서는 DDR 모드에 있어서, 트랜지스터 열(M3와 M4)과 트랜지스터 열(M5와 M6)을 선택 가능하게 구비하는 경우를 나타내었지만, 트랜지스터 열(M3와 M4)을 대신하여, 트랜지스터 열(M5와 M6)을 구비하는 구성으로 할 수도 있다.

또한, SDR 모드와 DDR 모드의 변환이 필요없는 경우에, 도 6의 내부 클락 생성부에 있어서, 노아 게이트(R2, R4)를 대신하여, 지연부(7, 11)로부터의 신호가 입력되는 인버터 게이트를 구비하면, DDR 모드에 대응하는 내부 클락(CKI)의 생성 회로를 구성할 수 있다. 이 경우, 트랜지스터 열(M1와 M2)을 포함하여 기본 클락 생성부가 구성된다. 또한, 트랜지스터 열(M5와 M6)을 포함하여 제1 중간 클락 생성부가 구성된다. 또한, 트랜지스터 열(M3와 M4)을 포함하여 제2 중간 클락 생성부가 구성된다. 제1 중간 클락 생성부와 제2 중간 클락 생성부는 어느 한쪽이 선택된다. 또는 어느 한쪽을 구비하고 있으면, 2배 주파수의 내부 클락(CKI)이 생성된다.

본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않 는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 말할 필요도 없다.

예를 들면, 도 2에 개시한 유효 플래그(RDY) 출력부에서는 플립플롭 회로(1)에 외부 클락(CLK)이 입력되고, 플립플롭 회로(5)에 내부 클락(CKI)이 입력되는 경우를 예시하였지만, 본 발명은 이것에 한정되는 것은 아니다. 플립플롭 회로(1 및 5)에 모두 내부 클락(CKI)을 입력하는 구성으로 할 수도 있다.

또한, 도 3, 도 6에 개시한 내부 클락 생성 회로에서는, 신호(S)(N1)를 지연부(7)에 입력하는 구성을 나타냈지만, 본원은 이것에 한정되는 것은 아니고, 신호(S)(N1B)를 지연하는 구성으로 할 수도 있다.

또한, 도 6에 개시한 3쌍의 트랜지스터 열(M1와 M2, M3와 M4, M5와 M6)과 PM0S 트랜지스터(MP)로 구성된 소자 등으로 전압 레벨 시프터를 겸용하여도 좋다.

또한, 도 3, 도 6에 개시한 고위 전원 전압(VCC)을 출력 노드(NC)에 공급하는 전원 공급부인 PM0S 트랜지스터(MP)는 전기적 저항 성분이면 좋고, 반드시 PM0S 트랜지스터가 아니어도 좋으며, 또는 트랜지스터 이외의 전기적 저항 성분을 구비한 소자이어도 좋다.

또한, 제1 및 제2 실시 형태에서는 초기 레이턴시(L)로부터 1을 뺀 (L-1) 클락 수를 검출하고, 제2 동작 모드가 설정되어 있는 경우에, 상기 (L-1) 클락 수의 검출 신호에 따라서, 내부 클락(CKI)을 외부 클락(CLK)의 어느 한쪽의 에지에 동기하는 제1 클락으로부터 외부 클락(CLK)의 양 에지에 동기하는 제2 클락으로 변환하였지만, 초기 레이턴시(L)로부터 빼는 것은 1에 한정되지 않는다. 즉, (L-n)(단, n은 1 이상)로 하여도 좋다. 이 경우, n에 따라 도 2의 플립플롭 회로(1)를 증가시 킨다.

예를 들면, 제2 동작 모드의 일례인 DDR 모드에 있어서 초기 레이턴시(L)=4이고, 또한 n=2의 경우, 초기 레이턴시(L)로부터 2를 뺀 (L-2) 클락 수를 검출하고, 제2 동작 모드가 설정되어 있는 경우에, 내부 클락 생성부에 의하여, (L-2) 클락 수의 검출 신호에 따라, 내부 클락(CKI)을 외부 클락(CLK)의 어느 한쪽의 에지에 동기하는 제1 클락으로부터 외부 클락(CLK)의 양 에지에 동기하는 제2 클락으로 변환하게 된다. 또한, 동기형 기억 장치의 제어 방법으로서, 기동으로부의 초기 레이턴시(L)를 계수할 때에, 외부 클락(CLK)에 대하여, 초기 레이턴시(L)로부터 2를 뺀 (L-2) 클락 수를 검출하는 단계와, 제2 동작 모드가 설정되어 있는 경우, (L-2) 클락 수를 검출하는 단계에 따라서, 내부 클락(CKI)을 외부 클락(CLK)의 어느 한쪽의 에지에 동기하는 제1 클락으로부터 외부 클락(CLK)의 양 에지에 동기하는 제2 클락으로 변환하는 단계를 가지게 된다. 이것에 의하여, 유효 플래그(RDY)의 규정에 따라, 최적으로 신호를 생성할 수 있다.

또한, n은 정수에 한정되지 않고, 예를 들면 1.5이어도 좋다. 이것은 DDR 모드가 0.5 단위의 레이턴시 규정인 것에 대응한다.

Claims (32)

1. 외부 클락의 어느 한쪽의 에지에 동기하여 액세스 동작이 실행되는 제 1 동작 모드와, 상기 외부 클락의 양 에지에 동기하여 액세스 동작이 실행되는 제 2 동작 모드의 변환이 가능한 동기형 기억 장치로서,

   기동으로부터의 초기 레이턴시(L)를 계수하는 동안, 상기 외부 클락을 카운트하고, 상기 초기 레이턴시(L)로부터 n(n은 1 이상의 0.5씩 증가하는 수치)를 뺀 (L-n) 클락 수를 검출하는 (L-n) 검출부와,

   상기 제2 동작 모드가 설정되어 있는 경우, 상기 (L-n) 검출부로부터의 검출 신호에 따라서, 내부 클락을 상기 외부 클락의 어느 한쪽의 에지에 동기하는 제 1 클락으로부터 상기 외부 클락의 양 에지에 동기하는 제 2 클락으로 변환하는 내부 클락 생성부를 구비하는 것을 특징으로 하는 동기형 기억 장치.
2. 제 1 항에 있어서, 상기 제 2 동작 모드에 있어서,

   출력되는 데이터가 유효한 것을 알리는 데이터 유효 플래그를, 변환된 상기 제 2 클락의 제 2 사이클에 따라서 출력하는 유효 플래그 출력부를 구비하는 것을 특징으로 하는 동기형 기억 장치.
3. 제 2 항에 있어서, 상기 유효 플래그 출력부는

   상기 제 2 동작 모드에 있어서, 상기 (L-n) 검출부로부터의 검출 결과를 입 력 신호로 하고, 상기 내부 클락 생성부로부터 출력되는 상기 제 2 클락을 트리거 신호로 하는 플립플롭 회로를 구비하는 것을 특징으로 하는 동기형 기억 장치.
4. 제 1 항에 있어서, 상기 내부 클락 생성부는

   상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호에 따라서, 펄스 신호를 출력하는 제 1 클락 생성부와,

   상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호에 따라서, 펄스 신호를 출력하는 제 2 클락 생성부를 구비하고,

   상기 제 1 클락 생성부로부터 출력되는 펄스 신호에 따라서 상기 제 1 클락이 생성되고, 상기 제 1 및 제 2 클락 생성부로부터 출력되는 펄스 신호에 따라서 상기 제 2 클락이 생성되는 것을 특징으로 하는 동기형 기억 장치.
5. 제 4 항에 있어서, 상기 제 1 및 제 2 클락 생성부는

   출력 노드에 대하여 고위 전원 전압을 공급하는 전원 공급부와,

   2개의 NMOS 트랜지스터가 상기 출력 노드와 저위 기준 전위의 사이에 직렬 접속된 트랜지스터 열을 구비하고,

   상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호 및 상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호가 상기 트랜지스터 열에 있어서의 각각의 NMOS 트랜지스터의 게이트 단자에 접속되는 것을 특징으로 하는 동기형 기억 장치.
6. 제 5 항에 있어서, 상기 전원 공급부는 상기 외부 클락의 하이 레벨의 전압 레벨과는 다른 전압 레벨을 공급하는 것을 특징으로 하는 동기형 기억 장치.
7. 제 5 항에 있어서, 상기 제 1 및 제 2 클락 생성부의 사이에서 상기 출력 노드는 공통의 노드이고, 상기 전원 공급부는 공용되는 것을 특징으로 하는 동기형 기억 장치.
8. 제 5 항에 있어서, 상기 제 1 동작 모드인 경우, 또는/및 상기 (L-n) 검출부로부터의 검출 신호가 출력되어 있지 않은 경우에는

   상기 제 2 클락 생성부를 휴지하는 제 1 휴지부를 구비하는 것을 특징으로 하는 동기형 기억 장치.
9. 제 8 항에 있어서, 상기 제 1 휴지부는 상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호 중에서, 적어도 어느 한쪽을 마스크하고, 상기 제 2 클락 생성부의 상기 트랜지스터 열을 구성하는 상기 NMOS 트랜지스터의 적어도 한쪽을 비도통 상태로 하는 것을 특징으로 하는 동기형 기억 장치.
10. 제 5 항에 있어서, 상기 제 1 동작 모드인 경우, 또는/및 상기 (L-n) 검출부 로부터의 검출 신호가 출력되어 있지 않은 경우에는

    상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호의 역상이고 지연된 신호를 마스크하고, 상기 제 1 클락 생성부의 상기 트랜지스터 열을 구성하는 NMOS 트랜지스터를 도통 상태로 유지하는 신호 마스크부를 구비하는 것을 특징으로 하는 동기형 기억 장치.
11. 제 1 항에 있어서, 상기 내부 클락 생성부는

    상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호에 따라서, 펄스 신호를 출력하는 제 3 클락 생성부와,

    상기 외부 클락의 어느 한쪽의 에지로부터의 반주기의 타이밍을 알려서 반주기 신호를 출력하는 반주기 알림부와,

    상기 반주기 신호와, 상기 반주기 신호의 역상이고 지연된 신호에 따라, 펄스 신호를 출력하는 제 4 클락 생성부를 구비하고,

    상기 제 3 클락 생성부로부터 출력되는 펄스 신호에 따라서 상기 제 1 클락이 생성되고, 상기 제 3 및 제 4 클락 생성부로부터 출력되는 펄스 신호에 따라서 상기 제 2 클락이 생성되는 것을 특징으로 하는 동기형 기억 장치.
12. 제 11 항에 있어서, 상기 제 3 및 제 4 클락 생성부는

    출력 노드에 대하여 고위 전원 전압을 공급하는 전원 공급부와,

    2개의 NMOS 트랜지스터가 상기 출력 노드와 저위 기준 전위 사이에 직렬 접속된 트랜지스터 열을 구비하고,

    상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호 및 상기 반주기 신호와, 상기 반주기 신호의 역상이고 지연된 신호가 상기 트랜지스터 열에 있어서의 각각의 NMOS 트랜지스터의 게이트 단자에 접속되는 것을 특징으로 하는 동기형 기억 장치.
13. 제 12 항에 있어서, 상기 전원 공급부는 상기 외부 클락의 하이 레벨의 전압 레벨과는 다른 전압 레벨을 공급하는 것을 특징으로 하는 동기형 기억 장치.
14. 제 12 항에 있어서, 상기 제 3 및 제 4 클락 생성부 사이에서 상기 출력 노드는 공통의 노드이고, 상기 전원 공급부는 공용되는 것을 특징으로 하는 동기형 기억 장치.
15. 제 12 항에 있어서, 상기 제 1 동작 모드인 경우, 또는/및 상기 (L-n) 검출부로부터의 검출 신호가 출력되어 있지 않은 경우에는

    상기 제 4 클락 생성부를 휴지하는 제 2 휴지부를 구비하는 것을 특징으로 하는 동기형 기억 장치.
16. 제 15 항에 있어서, 상기 제 2 휴지부는 상기 반주기 알림부를 휴지시키고, 또는/및 상기 반주기 신호, 상기 반주기 신호의 역상이고 지연된 신호 중에서, 적 어도 어느 한쪽을 마스크하고, 상기 제 4 클락 생성부의 상기 트랜지스터 열을 구성하는 상기 NMOS 트랜지스터의 적어도 한쪽을 비도통 상태로 하는 것을 특징으로 하는 동기형 기억 장치.
17. 제 12 항에 있어서, 상기 제 1 동작 모드인 경우, 또는/및 상기 (L-n) 검출부로부터의 검출 신호가 출력되어 있지 않은 경우에는 상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호의 역상이고 지연된 신호를 마스크하고, 상기 제 3 클락 생성부의 상기 트랜지스터 열을 구성하는 NMOS 트랜지스트를 도통 상태로 유지하는 신호 마스크부를 구비하는 것을 특징으로 하는 동기형 기억 장치.
18. 제 12 항에 있어서,

    상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호에 따라서, 펄스 신호를 출력하는 제 5 클락 생성부를 구비하고,

    상기 제 2 클락은 상기 제 4 또는 제 5 클락 생성부의 어느 한쪽으로부터 출력되는 펄스 신호가 선택되어, 생성되는 것을 특징으로 하는 동기형 기억 장치.
19. 제 18 항에 있어서, 상기 제 5 클락 생성부는

    상기 출력 노드에 대하여 고위 전원 전압을 공급하는 전원 공급부와,

    2개의 NMOS 트랜지스터가 상기 출력 노드와 저위 기준 전위 사이에 직렬 접속된 트랜지스터 열을 구비하고,

    상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와, 상기 신호의 역상이고 지연된 신호가 상기 트랜지스터 열에 있어서의 각각의 NMOS 트랜지스터의 게이트 단자에 접속되는 것을 특징으로 하는 동기형 기억 장치.
20. 제 18 항에 있어서, 상기 제 3 내지 제 5 클락 생성부의 사이에서 상기 출력 노드는 공통의 노드이고, 상기 전원 공급부는 공용되는 것을 특징으로 하는 동기형 기억 장치.
21. 제 19 항에 있어서, 상기 제 1 동작 모드인 경우, 또는/및 상기 (L-n) 검출부로부터의 검출 신호가 출력되어 있지 않은 경우에는

    상기 제 5 클락 생성부를 휴지하는 제 3 휴지부를 구비하는 것을 특징으로 하는 동기형 기억 장치.
22. 제 21 항에 있어서, 상기 제 3 휴지부는 상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호를 휴지시키고, 또는/및 상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호, 상기 신호의 역상이고 지연된 신호 중에서 적어도 어느 한쪽을 마스크하고, 상기 제 5 클락 생성부의 상기 트랜지스터 열을 구성하는 상기 NMOS 트랜지스터의 적어도 한쪽을 비도통 상태로 하는 것을 특징으로 하는 동기형 기억 장치.
23. 삭제
24. 삭제
25. 외부 클락의 어느 한쪽의 에지에 동기하여 액세스 동작이 실행되는 제 1 동작 모드와, 상기 외부 클락의 양 에지에 동기하여 액세스 동작이 실행되는 제 2 동 작 모드와의 변환이 가능한 동기형 기억 장치의 제어 방법으로서,

    기동으로부터의 초기 레이턴시(L)를 계수할 때에, 상기 외부 클락에 대하여, 상기 초기 레이턴시(L)로부터 n(n은 1 이상의 0.5씩 증가하는 수치)를 줄인 (L-n) 클락 수를 검출하는 단계와,

    상기 제 2 동작 모드가 설정되어 있는 경우에, 상기 (L-n) 클락 수를 검출하는 단계에 따라, 내부 클락을 상기 외부 클락의 어느 한쪽의 에지에 동기하는 제 1 클락으로부터 상기 외부 클락의 양 에지에 동기하는 제 2 클락으로 변환하는 단계를 가지는 것을 특징으로 하는 동기형 기억 장치의 제어 방법.
26. 제 25 항에 있어서, 상기 제 2 동작 모드에 있어서, 상기 내부 클락이 상기 제 2 클락으로 변환된 후의 제 2 사이클에 따라서, 출력되는 데이터가 유효한 것을 알리는 단계를 가지는 것을 특징으로 하는 동기형 기억 장치의 제어 방법.
27. 제 25 항에 있어서, 상기 내부 클락을 상기 제 1 클락으로부터 상기 제 2 클락으로 변환하는 단계는

    상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호에 대하여 지연된 역상의 신호에 따라서, 펄스 신호를 생성하여 상기 내부 클락으로 하는 단계를 가지고, 상기 내부 클락의 변환시에 상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와 상기 신호에 대하여 지연된 역상의 신호에 따라서, 펄스 신호를 생성하여 상기 내부 클락에 가하는 단계를 가지는 것을 특징으로 하는 동기형 기억 장치의 제어 방법.
28. 제 27 항에 있어서, 상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호에 대하여 지연된 역상의 신호에 따라서, 펄스 신호를 생성하여 상기 내부 클락으로 하는 단계 및 상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와, 상기 신호에 대하여 지연된 역상의 신호에 따라서, 펄스 신호를 생성하여 상기 내부 클락에 가하는 단계에 있어서, 상기 외부 클락의 전압 진폭 값으로부터 레벨 시프트하는 단계를 포함하는 것을 특징으로 하는 동기형 기억 장치의 제어 방법.
29. 제 25 항에 있어서, 상기 내부 클락을 상기 제 1 클락으로부터 상기 제 2 클락으로 변환하는 단계는

    상기 외부 클락의 어느 한쪽의 에지에 동기하는 신호와, 상기 신호에 대하여 지연된 역상의 신호에 따라서, 펄스 신호를 생성하여 상기 내부 클락으로 하는 단계를 가지고,

    상기 내부 클락의 변환 시에,

    상기 외부 클락의 어느 한쪽의 에지로부터의 반주기의 타이밍을 알리는 단계와,

    상기 반주기의 타이밍을 알리는 단계에 의하여 얻는 신호와 그 역상이고, 지연된 신호에 따라서, 펄스 신호를 생성하여 상기 내부 클락에 가하는 단계를 가지는 것을 특징으로 하는 동기형 기억 장치의 제어 방법.
30. 제 29 항에 있어서, 상기 외부 클락의 다른 한쪽의 에지에 동기하는 신호와, 상기 신호에 대하여 지연된 역상의 신호에 따라서, 펄스 신호를 생성하여 상기 내부 클락에 가하는 단계와,

    상기 단계와, 상기 반주기의 타이밍을 알리는 단계에 의하여 얻을 수 있는 신호와 그 역상이고 지연된 신호에 따라, 펄스 신호를 생성하여 상기 내부 클락에 가하는 단계와의, 어느 한쪽을 선택하는 단계를 가지는 것을 특징으로 하는 동기형 기억 장치의 제어 방법.
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