JPH10302465A - 半導体メモリ装置の動作制御装置 - Google Patents

半導体メモリ装置の動作制御装置

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JPH10302465A
JPH10302465A JP10049740A JP4974098A JPH10302465A JP H10302465 A JPH10302465 A JP H10302465A JP 10049740 A JP10049740 A JP 10049740A JP 4974098 A JP4974098 A JP 4974098A JP H10302465 A JPH10302465 A JP H10302465A
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output signal
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Abstract

(57)【要約】 【課題】単一データ率モードと二重データ率モードを一
つの製品に実装した半導体メモリ装置を提供する。 【解決手段】同期式半導体メモリ装置において、外部か
ら入力される調節信号に応答して、システムクロック信
号の単一方向の遷移に対応してパルスを発生するSDRモ
ード、又は、システムクロック信号の両方向の遷移に対
応してパルスを発生するるDDRモードを選択する動作制
御装置を備え、これにより生産性を向上させて生産費用
を低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に単一データ率(SINGLE DATA RATE,以下SDR
と言う）モードと二重データ率(DOUBLE DATA RATE、以
下DDRと言う）モードとを一つの製品に実装した半導体
メモリ装置の動作制御装置に関する。
【０００２】
【従来の技術】一般に、コンピューターシステムは、与
えられた作業に対応する命令を実行するための中央処理
装置(CPU)と、CPUが要求するデータやプログラムなどを
格納するための主メモリとを有する。従って、コンピュ
ーターシステムの性能向上のためには、CPUの動作速度
を向上させることや、CPUを待機時間なく動作させて主
メモリへのアクセス時間をできる限り短くすることが要
求される。このような要求に応じて、システムクロック
の制御を受けて動作し、主メモリへのアクセス時間が非
常に短い同期式DRAM(SDRAM）が登場した。
【０００３】一般に、SDRAMは、システムクロックの遷
移により発生するパルス信号に応答して動作が制御され
ることを特徴とする。そして、システムクロックの遷移
によるパルス信号の発生方式は、SDRモードとDDRモード
とに分けることができる。SDRモードは、システムクロ
ックの"ハイ(HIGH)からロー(LOW)"又は"ローからハイ"
の遷移のうち、一つの方向の遷移に対してだけパルス信
号を発生させてDRAM素子を動作させる方式である。一
方、DDRモードは、システムクロックの"ハイからロー"
又は"ローからハイ"の遷移の両方向の遷移に対してパル
ス信号を発生させてDRAM素子を動作させる方式である。
【０００４】DDRモードは、システムクロックの遷移の
都度、データの出力又は入力動作が実行されるため、広
い動作可能周波数(BAND WIDTH)特性を有する。従って、
DDRモードは超高速SDRAMの実現のために非常に大きい利
点を有する。一方、SDRモードは設計が容易であるとい
う利点を有する。一般には、超高速システムで要求され
るメモリ素子には、DDRモードが採択され、他のメモリ
素子にはSDRモードが採択される。
【０００５】図1は、SDRモードを採用した従来技術に係
る半導体メモリ装置の動作制御装置を示す図であり、図
2は、DDRモードを採用した従来技術に係る半導体メモリ
装置の動作制御装置を示すである。
【０００６】DDRモードを採用したメモリ装置の信号セ
ットアップタイム(SIGNAL SET-UP TIME)とホールドタイ
ム(HOLD TIME）は、SDRモードを採用するメモリ装置と
は異なって、システムクロックの両方向の遷移について
定義され、データ出力も該両方向の遷移に付随して行わ
れる。したがって、DDRモードを採用したメモリ装置とS
DRモードを採用したメモリ装置とは互換性がない。その
結果、従来技術に係る半導体メモリ装置の動作制御装置
は、DDRモードとSDRモードとをオプションとして選択す
ることができず、各モードの半導体メモリ装置を別個の
素子として製造する必要があり、生産効率が悪く生産費
用も高い。
【０００７】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたものであり、その目的は、SDRモード
とDDRモードとを選択可能なオプション方式を導入する
ことにより、生産性を向上して生産費用を低減すること
を目的とする。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係るメモリ装置の動作制御装置は、外部か
ら入力される調節信号に応答して、システムクロック信
号の単一方向の遷移に対応してパルスを発生するSDRモ
ード、又は、システムクロック信号の両方向の遷移に対
向してパルスを発生するDDRモードを選択する機能を有
する。
【０００９】上記の半導体メモリ装置の動作制御装置
は、所定のマスター信号を発生させるモード選択部と、
単一方向遷移モード時に前記マスター信号に応答して所
定のクロック信号を伝送する第1伝送手段と、単一方向
遷移モード時に前記第1伝送手段により伝送された前記
クロック信号の単一方向の遷移に対応して出力信号のレ
ベルを遷移させるシフトレジスタと、両方向遷移モード
時に前記マスター信号に応答して前記クロック信号を伝
送する第2伝送手段と、両方向遷移モード時に前記第2伝
送手段により伝送された前記クロック信号の両方向の遷
移に対応して出力信号のレベルを遷移させる中継器と、
単一方向遷移モード時に前記マスター信号に応答して前
記シフトレジスタの出力信号をパルス発生端に伝送する
第3伝送手段と、両方向遷移モード時に前記マスター信
号に応答して前記中継器の出力信号を前記パルス発生端
に伝送する第4伝送手段と、前記パルス発生端の信号の
遷移が発生する都度、パルスを発生するパルス発生装置
とを具備することを特徴とする。
【００１０】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を詳細に説明する。なお、各図
面において、同一の構成要素には同一の符号を付してい
る。
【００１１】図3は、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置の構成を示すブロック
図である。この半導体メモリ装置の動作制御装置は、モ
ード選択部301、第1伝送手段303、シフトレジスタ305、
第2伝送手段307、中継器309、第3伝送手段311、第4伝送
手段313、及びパルス発生装置315を具備する。
【００１２】モード選択部301は、所定のマスター信号X
MASを発生する。そして、第1伝送手段303は、単一方向
遷移(SDR)モード時にマスター信号XMASに応答して所定
のクロック信号XCLKを伝送する。そして、シフトレジス
タ305は、SDRモード時に第1伝送手段303により伝送され
たクロック信号XCLKの単一方向の遷移に対応して出力信
号P3のレベルを遷移させる。
【００１３】第2伝送手段307は、両方向遷移(DDR)モー
ド時にマスター信号XMASに応答してクロック信号XCLKを
伝送する。そして、中継器309は、DDRモード時に第2伝
送手段307により伝送されたクロック信号XCLKの両方向
の遷移に対応して出力信号P4のレベルを遷移させる。
【００１４】第3伝送手段311は、SDRモード時にマスタ
ー信号XMASに応答してシフトレジスタ305の出力信号P3
を信号P5としてパルス出力端に伝送する。第4伝送手段3
13は、DDRモード時にマスター信号XMASに応答して中継
器309の出力信号P4を信号P5としてパルス出力端に伝送
する。
【００１５】パルス発生器315は、パルス出力端の信号P
5が遷移する都度、パルスXOUTを発生する。
【００１６】本実施の形態では、モード選択部301の出
力信号であるマスター信号XMASのレベルが"ハイ"の時
は、第1伝送手段303と第3伝送手段311がターンオンさ
れ、シフトレジスタ305も動作する。したがって、パル
ス出力端の信号P5の論理状態の遷移はクロック信号XCLK
の単一方向の遷移に対してのみ発生する。その結果、モ
ード選択部301の出力信号であるマスター信号XMASのレ
ベルが"ハイ"の時は、パルス発生器315の出力信号XOUT
は、クロック信号XCLKの単一方向の遷移に対してのみパ
ルスを発生するSDRモードが選択される。
【００１７】一方、モード選択部301の出力信号である
マスター信号XMASのレベルが"ロー"の時は、第2伝送手
段307と第4伝送手段313がターンオンされる。したがっ
て、パルス出力端の信号P5の論理状態の遷移は、クロッ
ク信号XCLKの両方向の遷移に対して発生する。その結
果、モード選択部301の出力信号であるマスター信号XMA
Sのレベルが"ロー"の時は、パルス発生器315の出力信号
XOUTは、クロック信号XCLKの両方向の遷移に対してパル
スを発生するSDRモードが選択される。
【００１８】図4Aは、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置のモード選択部301の
構成例を示す図である。この構成例に係るモード選択部
301は、フォトマスク(PHOTO MASK)によって電源電圧VCC
及び接地電圧VSSのいずれか一方を選択してマスター信
号XMASを発生するスイッチ401を具備する。したがっ
て、モード選択部の出力端N402がVCCに接続されると、
マスター信号XMASのレベルは"ハイ"になって、半導体メ
モリ装置はSDRモードで動作することになる。一方、モ
ード選択部の出力端N402がVSSと接続されると、マスタ
ー信号XMASのレベルは"ロー"になって、半導体メモリ装
置はDDRモードで動作することになる。
【００１９】図4Bは、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置のモード選択部301の
他の構成例を示す図である。この構成例に係るモード選
択部301は、NMOSトランジスタ403及びヒューズ405を具
備する。
【００２０】NMOSトランジスタ403は、そのソースが接
地電圧VSSに接続され、そのゲートが電源電圧VCCに接続
されている。そして、ヒューズ405は、その第1端子が電
源電圧VCCに接続され、その第2端子がNMOSトランジスタ
403のドレーンと接続されている。マスター信号XMASはN
MOSトランジスタ403のドレーンから出力される。
【００２１】ヒューズ405が切断されると、モード選択
部の出力端N406のレベルがNMOSトランジスタ403によっ
てVSSにされマスター信号XMASのレベルは"ロー"にな
り、半導体メモリ装置はDDRモードで動作することにな
る。ヒューズ405を切断しない場合には、モード選択部
の出力端N406のレベルがVCCにされマスター信号XMASの
レベルは"ハイ"になり、半導体メモリ装置はSDRモード
で動作することになる。
【００２２】図5は、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置のシフトレジスタ305
の構成例を示す図である。この構成例に係るシフトレジ
スタ305は、第1伝送ゲート501、第1論理積反転手段50
3、第1反転手段505、第2伝送ゲート507、第2論理積反転
手段509、第1ラッチ手段511、及び第2ラッチ手段513を
具備する。
【００２３】第1伝送ゲート501は、クロック信号XCLKが
下降遷移をする時、すなわち、信号P1が下降遷移をする
時、所定の内部信号XI1を伝送する。第1論理積反転手段
503は、単一方向遷移(SDR)モードでイネーブルされて第
1伝送ゲート501により伝送された内部信号XI1に応答す
る。第1反転手段は、第1論理積反転手段503の出力信号
(N504)を反転して出力する。
【００２４】第2伝送ゲート507は、クロック信号XCLKが
上昇遷移をする時、すなわち、信号P1が上昇遷移をする
時、第1反転手段505の出力(N506)信号を伝送する。第2
論理積反転手段509は、単一方向遷移(SDR)モードでイネ
ーブルされて第2伝送ゲート507により伝送された第1反
転手段505の出力信号に応答して所定の内部信号XI1を発
生する。
【００２５】第1ラッチ手段511は、クロック信号XCLKが
上昇遷移をする時、すなわち、信号P1が上昇遷移をする
時、第1論理積反転手段503の出力(N504)信号をラッチす
る。第2ラッチ手段513は、クロック信号XCLKが下降遷移
をする時、すなわち、信号P1が下降遷移をする時、第2
論理積反転手段503の出力信号XI1をラッチする。
【００２６】第1ラッチ手段511は、第2反転手段515及び
第3伝送ゲート517を具備する。第2反転手段515は、第1
論理積反転手段503の出力(N504)信号を反転させる。そ
して第3伝送ゲート517は、クロック信号XCLKが上昇遷移
をする時、すなわち、信号P1が上昇遷移をする時、第1
論理積反転手段503の入力端(N502)に第2反転手段515の
出力(N516)信号を伝送する。
【００２７】第2ラッチ手段513は、第3反転手段519及び
第4伝送ゲート521を具備する。第3反転手段519は、第2
論理積反転手段509の出力信号XI1を反転させる。そし
て、第4伝送ゲート521はクロック信号XCLKが下降遷移を
する時、すなわち、信号P1が下降遷移をする時、第2論
理積反転手段509の入力端(N508)に第3反転手段519の出
力(N520)信号を伝送する。
【００２８】シフトレジスタ305は、所定の内部信号XI1
をバッファリングしてシフトレジスタ305の出力信号P3
を発生させるバッファ手段523をさらに具備する。
【００２９】図6は、図5に示すシフトレジスタ305にお
ける主要な信号のタイミング図である。モード選択部30
1の出力信号であるXMASのレベルが"ハイ"の時、シフト
レジスタ305がイネーブルされる。
【００３０】外部から入力される入力クロックがクロッ
クバッファ302によってバッファリングされたXCLKはパ
ルス波であり、第1伝送手段303の出力信号P1も同様にパ
ルス波である。
【００３１】まず、初期状態で信号P1のレベルはロー、
内部信号XI1のレベルはハイであるものとして、図5に示
すシフトレジスタ305の主要信号のレベルを考える。端
子N502及び端子N506のレベルはハイ、端子N508のレベル
はロー、シフトレジスタの出力信号であるP3のレベルは
ローである。
【００３２】信号P1のレベルがハイに上昇すると、第2
伝送ゲート507はターンオンされ、第4伝送ゲート521は
ターンオフされる。端子N508のレベルは、端子N506のレ
ベルが伝送されてハイに上昇する。端子N508のレベルが
ハイに上昇すると、内部信号XI1のレベルはローにな
り、P3のレベルはハイになる。そして、第1伝送ゲート5
01がターンオフされ、第3伝送ゲート517がターンオンさ
れることによって、端子N502のレベルは以前のレベルで
あるハイ状態をそのまま維持する。
【００３３】信号P1のレベルが再びローに下降すると、
第1伝送ゲート501はターンオンされ、第3伝送ゲート517
はターンオフされる。端子N502のレベルは、内部信号XI
1のレベルが伝送されてローに下降し、端子N506のレベ
ルもローになる。そして、第2伝送ゲート507がターンオ
フされ、第4伝送ゲート521がターンオンされることによ
って、内部信号XI1のレベルは以前のレベルであるロー
状態をそのまま維持する。したがって、信号P3のレベル
は"ハイ"状態をそのまま維持する。
【００３４】その結果、図5に示す構成例に係るシフト
レジスタでは、XCLKのレベルがローからハイに遷移する
時に、内部信号XI1及び信号P3のレベルが遷移する単一
方向遷移(SDR)モードになる。
【００３５】図7は、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置のシフトレジスタ305
の他の構成例を示す図である。この構成例に係るシフト
レジスタ305は、第1伝送ゲート701、第1論理積反転手段
703、第1反転手段705、第2伝送ゲート707、第2論理積反
転手段709、第1ラッチ手段711、及び第2ラッチ手段713
を具備する。
【００３６】第1伝送ゲート701は、クロック信号XCLKが
上昇遷移をする時、すなわち、信号P1が上昇遷移をする
時、所定の内部信号XI1を伝送する。第1論理積反転手段
703は、単一方向遷移(SDR)モードでイネーブルされ、第
1伝送ゲート701により伝送された内部信号XI2に応答す
る。第1反転手段705は、第1論理積反転手段703の出力(N
704)信号を反転させる。
【００３７】第2伝送ゲート707は、クロック信号XCLKが
下降遷移をする時、すなわち、信号P1が下降遷移をする
時、第1反転手段705の出力(N706)信号を伝送する。第2
論理積反転手段709は、単一方向遷移(SDR)モードでイネ
ーブルされ、第2伝送ゲート707により伝送された第1反
転手段705の出力信号に応答して所定の内部信号XI2を発
生する。
【００３８】第1ラッチ手段711は、クロック信号XCLKが
下降遷移をする時、すなわち、信号P1が下降遷移をする
時、第1論理積反転手段703の出力(N704)信号をラッチす
る。第2ラッチ手段713は、クロック信号XCLKが上昇遷移
をする時、すなわち、信号P1が上昇遷移をする時、第2
論理積反転手段709の出力信号XI2をラッチする。
【００３９】第1ラッチ手段711は、第2反転手段715及び
第3伝送ゲート717を具備する。第2反転手段715は、第1
論理積反転手段703の出力(N504)信号を反転させる。第3
伝送ゲート717は、クロック信号XCLKが下降遷移をする
時、すなわち、信号P1が下降遷移をする時、第1論理積
反転手段703の入力端(N702)に第2反転手段715の出力(N7
16)信号を伝送する。
【００４０】第2ラッチ手段713は、第3反転手段719及び
第4伝送ゲート721を具備する。第3反転手段719は、第2
論理積反転手段709の出力信号XI2を反転させる。第4伝
送ゲート721は、クロック信号XCLKが上昇遷移をする
時、すなわち、信号P1が上昇遷移をする時、第2論理積
反転手段709の入力端(N708)に第3反転手段719の出力(N7
20)信号を伝送する。
【００４１】この構成例に係るシフトレジスタ305は、
所定の内部信号XI2をバッファリングしてシフトレジス
タ305の出力信号P3を発生させるバッファ手段723をさら
に具備する。
【００４２】図8は、図7に示すシフトレジスタ305にお
ける主要信号のタイミング図を示す図である。モード選
択部301の出力信号であるXMASのレベルが"ハイ"の時、
シフトレジスタ305がイネーブルされる。
【００４３】外部から入力される入力クロックがクロッ
クバッファによってバッファリングされたXCLKはパルス
波であり、第1伝送手段303の出力信号P1も同様にパルス
波である。
【００４４】まず、初期状態で信号P1のレベルはハイ、
内部信号XI2のレベルはハイであるものとして、図7に示
すシフトレジスタ305の主要端子のレベルを考える。端
子N702と端子N706のレベルはハイ、端子N708のレベルは
ロー、シフトレジスタの出力信号であるP3のレベルはロ
ーである。
【００４５】信号P1のレベルがローに下降すると、第2
伝送ゲート707はターンオンされ、第4伝送ゲート721は
ターンオフされる。端子N708のレベルは、端子N706のレ
ベルが伝送されてハイに上昇する。端子N708のレベルが
ハイに上昇すると、内部信号XI2のレベルはローにな
り、信号P3のレベルはハイになる。そして、第1伝送ゲ
ート701がターンオフされ、第3伝送ゲート717がターン
オンされることによって、端子N702のレベルは以前のレ
ベルであるハイ状態をそのまま維持する。
【００４６】信号P1のレベルが再びハイに上昇すると、
第1伝送ゲート701はターンオンされ、第3伝送ゲート717
はターンオフされる。端子N702のレベルは、内部信号XI
2のレベルが伝送されてローに下降し、端子N706のレベ
ルもローになる。そして、第2伝送ゲート707がターンオ
フされ、第4伝送ゲート721がターンオンされることによ
って、内部信号XI2のレベルは以前のレベルであるロー
状態をそのまま維持する。したがって、信号P3のレベル
は"ハイ"状態をそのまま維持する。
【００４７】その結果、図7に示すシフトレジスタで
は、XCLKのレベルがハイからローに遷移する時に、内部
信号XI2及び信号P3のレベルが遷移する単一方向遷移(SD
R)モードになる。
【００４８】図9は、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置の中継器309の構成例
を示す図である。この中継器309は、第2伝送手段307に
より伝送されたクロック信号P2をバッファリングして出
力信号P4を発生するバッファ手段を具備する。
【００４９】図10は、図9に示す中継器309における信号
の変化を示すタイミング図である。モード選択部301の
出力信号であるXMASのレベルが"ロー"の時、第2伝送手
段307がターンオンされてXCLKがP2に伝送される。中継
器309は、信号P2をバッファリングして出力信号P4を発
生する。したがって、図9に示す中継器309では、XCLKの
レベルがハイからローに遷移する時とXCLKのレベルがロ
ーからハイに遷移する時の双方においてP4のレベルが遷
移する両方向遷移(DDR)モードとなる。
【００５０】図11は、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置のパルス発生器315の
構成例を示す図である。このパルス発生器315は、第1反
転手段1101、反転遅延手段1103、第2反転手段1105、第1
論理積反転手段1107、第2論理積反転手段1109、及び第3
論理積反転手段1111を具備する。
【００５１】第1反転手段1101は、パルス発生端の信号P
5を反転させる。反転遅延手段1103は、パルス発生端の
信号P5を反転して遅延させる。第2反転手段1105は、反
転遅延手段1103の出力(N1104)信号を反転させる。
【００５２】第1論理積反転手段1107は、第1反転手段11
01の出力(N1102)信号と第2反転手段1105の出力(N1106)
信号の論理積を反転して出力する。第2論理積反転手段1
109は、パルス発生端の信号P5と反転遅延手段1103の出
力(N1104)信号の論理積を反転して出力する。第3論理積
反転手段1111は、第1論理積反転手段1107の出力(N1108)
信号と第2論理積反転手段1109の出力(N1110)信号の論理
積を反転して出力する。
【００５３】反転遅延手段1103は、パルス発生端の信号
P5を反転させるインバータ1113と、電源電圧VCC又は接
地電圧VSSとインバータ1103の出力端(N1114)との間に形
成されたキャパシタ1115とを具備する。この構成例で
は、キャパシタ1115は、ソースとドレーンがVSSに共通
接続され、ゲートがインバータ1103の出力端(N1114)に
接続されたNMOSトランジスタで構成している。
【００５４】図12は、図11に示すパルス発生器315の主
要信号のタイミング図である。パルス発生器315は、パ
ルス発生端の信号P5のレベルが遷移する都度、パルスを
発生する出力信号XOUTを有する。
【００５５】図13は、図5に示すシフトレジスタを使用
して構成した本発明の好適な実施の形態に係る半導体メ
モリ装置の動作制御装置のSDRモードにおける主要信号
のタイミング図である。図示のように、外部入力クロッ
クが上昇遷移をする都度、半導体メモリ装置の動作制御
装置の出力信号であるXOUTはパルスを発生する。
【００５６】図14は、図7に示すシフトレジスタを使用
して構成した本発明の好適な実施の形態に係る半導体メ
モリ装置の動作制御装置のSDRモードにおける主要信号
のタイミング図である。図示のように、外部入力クロッ
クが下降遷移をする都度、半導体メモリ装置の動作制御
装置の出力信号であるXOUTはパルスを発生する。
【００５７】図15は、本発明の好適な実施の形態に係る
半導体メモリ装置の動作制御装置のDDRモードにおける
主要信号のタイミング図である。図示のように、外部入
力クロックが上昇遷移する時及び下降遷移する時の双方
において、導体メモリ装置の動作制御装置の出力信号で
あるXOUTはパルスを発生する。
【００５８】本発明は、上記の特定の実施の形態に限定
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
【００５９】
【発明の効果】本発明によれば、SDRモード及びDDRモー
ドをメモリチップ上で選択可能にすることにより、生産
性を向上させ生産費用を低減することができる。
【００６０】
【図面の簡単な説明】
【図１】SDRモードを採用した従来技術に係る半導体メ
モリ装置の動作制御装置を示す図である。
【図２】DDRモードを採用した従来技術に係る半導体メ
モリ装置の動作制御装置を示す図である。
【図３】本発明の好適な実施の形態に係る半導体メモリ
装置の動作制御装置の構成を示す図である。
【図４Ａ】本発明の好適な実施の形態に係る半導体メモ
リ装置の動作制御装置のモード選択部の構成例を示す図
である。
【図４Ｂ】本発明の好適な実施の形態に係る半導体メモ
リ装置の動作制御装置のモード選択部の構成例を示す図
である。
【図５】本発明の好適な実施の形態に係る半導体メモリ
装置の動作制御装置のシフトレジスタの第１の構成例を
示す図である。
【図６】図５に示すシフトレジスタの主要信号のタイミ
ング図である。
【図７】本発明の好適な実施の形態に係る半導体メモリ
装置の動作制御装置のシフトレジスタの第２の構成例を
示す図である。
【図８】図７に示すシフトレジスタの主要信号のタイミ
ング図である。
【図９】本発明の好適な実施の形態に係る半導体メモリ
装置の動作制御装置の中継器の構成例を示す図である。
【図１０】図９に示す中継器における信号を示すタイミ
ング図である。
【図１１】本発明の好適な実施の形態に係る半導体メモ
リ装置の動作制御装置のパルス発生器の構成例を示す図
である。
【図１２】図１１に示すパルス発生器における信号を示
すタイミング図である。
【図１３】図５に示すシフトレジスタを使用して構成し
た本発明の好適な実施の形態に係る半導体メモリ装置の
動作制御装置のSDRモードにおける主要信号のイミング
図である。
【図１４】図７に示すシフトレジスタを使用して構成し
た本発明の好適な実施の形態に係る半導体メモリ装置の
動作制御装置のSDRモードにおける主要信号のタイミン
グ図である。
【図１５】本発明の好適な実施の形態に係る半導体メモ
リ装置の動作制御装置のDDRモードにおける主要信号の
タイミング図である。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置の動作制御装置におい
    て、 所定のマスター信号を発生させるモード選択部と、 単一方向遷移モード時に前記マスター信号に応答して所
    定のクロック信号を伝送する第1伝送手段と、 単一方向遷移モード時に前記第1伝送手段により伝送さ
    れた前記クロック信号の単一方向の遷移に対応して、そ
    の出力信号のレベルを遷移させるシフトレジスタと、 両方向遷移モード時に前記マスター信号に応答して前記
    クロック信号を伝送する第2伝送手段と、 両方向遷移モード時に前記第2伝送手段により伝送され
    た前記クロック信号の両方向の遷移に対応して、その出
    力信号のレベルを遷移させる中継器と、 単一方向遷移モード時に前記マスター信号に応答して前
    記シフトレジスタの出力信号をパルス発生端に伝送する
    第3伝送手段と、 両方向遷移モード時に前記マスター信号に応答して前記
    中継器の出力信号を前記パルス発生端に伝送する第4伝
    送手段と、 前記パルス発生端の信号の遷移が発生する都度、パルス
    を発生させるパルス発生装置とを具備することを特徴と
    する半導体メモリ装置の動作制御装置。
  2. 【請求項２】 前記モード選択部は、フォトマスクによ
    って電源電圧又は接地電圧を選択して前記マスター信号
    を発生するスイッチを具備することを特徴とする請求項
    1に記載の半導体メモリ装置の動作制御装置。
  3. 【請求項３】 前記モード選択部は、そのソースが接地
    電圧に接続され、そのゲートが電源電圧に接続されたNM
    OSトランジスタと、 その第1端子が電源電圧に接続され、その第2端子が前記
    NMOSトランジスタのドレーンと接続されたヒューズと、 を具備し、前記NMOSトランジスタのドレーンから前記マ
    スター信号を出力することを特徴とする請求項1に記載
    の半導体メモリ装置の動作制御装置。
  4. 【請求項４】 前記シフトレジスタは、 前記クロック信号が下降遷移をする時、所定の内部信号
    を伝送する第1伝送ゲートと、 単一方向遷移モードでイネーブルされ、前記第1伝送ゲ
    ートにより伝送された前記内部信号に応答する第1論理
    積反転手段と、 前記第1論理積反転手段の出力信号を反転させる第1反転
    手段と、 前記クロック信号が上昇遷移をする時、前記第1反転手
    段の出力信号を伝送する第2伝送ゲートと、 単一方向遷移モードでイネーブルされ、前記第2伝送ゲ
    ートにより伝送された前記第1反転手段の出力信号に応
    答して前記所定の内部信号を発生する第2論理積反転手
    段と、 前記クロック信号が上昇遷移をする時、前記第1論理積
    反転手段の出力信号をラッチする第1ラッチ手段と、 前記クロック信号が下降遷移をする時、前記第2論理積
    反転出力信号をラッチする第2ラッチ手段と、 を具備することを特徴とする請求項1に記載の半導体メ
    モリ装置の動作制御装置。
  5. 【請求項５】 前記第1ラッチ手段は、 前記第1論理積反転手段の出力信号を反転させる第2反転
    手段と、 前記クロック信号が上昇遷移をする時、前記第1論理積
    反転手段の入力端に前記第2反転手段の出力信号を伝送
    する第3伝送ゲートと、 を具備することを特徴とする請求項４に記載の半導体メ
    モリ装置の動作制御装置。
  6. 【請求項６】 前記第2ラッチ手段は、 前記第2論理積反転手段の出力信号を反転させる第3反転
    手段と、 前記クロック信号が下降遷移をする時、前記第2論理積
    反転手段の入力端に前記第3反転手段の出力信号を伝送
    する第4伝送ゲートと、 を具備することを特徴とする請求項４に記載の半導体メ
    モリ装置の動作制御装置。
  7. 【請求項７】 前記シフトレジスタは、前記所定の内部
    信号をバッファリングして前記シフトレジスタの出力信
    号を生成するバッファ手段をさらに具備することを特徴
    とする請求項４に記載の半導体メモリー装置の動作制御
    装置。
  8. 【請求項８】 前記シフトレジスタは、 前記クロック信号が上昇遷移をする時、所定の内部信号
    を伝送する第1伝送ゲートと、 単一方向遷移モードでイネーブルされ、前記第1伝送ゲ
    ートにより伝送された前記内部信号に応答する第1論理
    積反転手段と、 前記第1論理積反転手段の出力信号を反転させる第1反転
    手段と、 前記クロック信号が下降遷移をする時、前記第1反転手
    段の出力信号を伝送する第2伝送ゲートと、 単一方向遷移モードでイネーブルされ、前記第2伝送ゲ
    ートにより伝送された前記第1反転手段の出力信号に応
    答して前記所定の内部信号を発生する第2論理積反転手
    段と、 前記クロック信号が下降遷移をする時、前記第1論理積
    反転出力信号をラッチする第1ラッチ手段と、 前記クロック信号が上昇遷移をする時、前記第2論理積
    反転手段の出力信号をラッチする第2ラッチ手段と、 を具備することを特徴とする請求項1に記載の半導体メ
    モリ装置の動作制御装置。
  9. 【請求項９】 前記第1ラッチ手段は、 前記第1論理積反転手段の出力信号を反転させる第2反転
    手段と、 前記クロック信号が下降遷移をする時、前記第1論理積
    反転手段の入力端に前記第2反転手段の出力信号を伝送
    する第3伝送ゲートと、 を具備することを特徴とする請求項８に記載の半導体メ
    モリ装置の動作制御装置。
  10. 【請求項１０】 前記第2ラッチ手段は、 前記第2論理積反転手段の出力信号を反転させる第3反転
    手段と、 前記クロック信号が上昇遷移をする時、前記第2論理積
    反転手段の入力端に前記第3反転手段の出力信号を伝送
    する第4伝送ゲートと、 を具備することを特徴とする請求項８に記載の半導体メ
    モリ装置の動作制御装置。
  11. 【請求項１１】 前記シフトレジスタは、前記所定の内
    部信号をバッファリングして前記シフトレジスタの出力
    信号を生成するバッファ手段をさらに具備することを特
    徴とする請求項８に記載の半導体メモリー装置の動作制
    御装置。
  12. 【請求項１２】 前記中継器は、前記第2伝送手段によ
    り伝送された前記クロック信号をバッファリングして前
    記中継器の出力信号を生成するバッファ手段を具備する
    ことを特徴とする請求項1に記載の半導体メモリ装置の
    動作制御装置。
  13. 【請求項１３】 前記パルス発生装置は、 前記パルス発生端の信号を反転させる第1反転手段と、 前記パルス発生端の信号を反転して遅延させる反転遅延
    手段と、 前記反転遅延手段の出力信号を反転させる第2反転手段
    と、 前記第1反転手段の出力信号と前記第2反転手段の出力信
    号との論理積を反転して出力する第1論理積反転手段
    と、 前記パルス発生端の信号と前記反転遅延手段の出力信号
    との論理積を反転して出力する第2論理積反転手段と、 前記第1論理積反転手段の出力信号と前記第2論理積反転
    手段の出力信号との論理積を反転して出力する第3論理
    積反転手段と、 を具備することを特徴とする請求項1に記載の半導体メ
    モリ装置の動作制御装置。
  14. 【請求項１４】 前記反転遅延手段は、 前記パルス発生端の信号を反転させるインバータと、 電源電圧及び接地電圧のいずれか一方と前記インバータ
    の出力端の間に形成されたキャパシタと、 を具備することを特徴とする請求項１３に記載の半導体
    メモリ装置の動作制御装置。
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