TW436688B - Operation controller of semiconductor memory device - Google Patents

Operation controller of semiconductor memory device Download PDF

Info

Publication number
TW436688B
TW436688B TW087100504A TW87100504A TW436688B TW 436688 B TW436688 B TW 436688B TW 087100504 A TW087100504 A TW 087100504A TW 87100504 A TW87100504 A TW 87100504A TW 436688 B TW436688 B TW 436688B
Authority
TW
Taiwan
Prior art keywords
inverter
signal
mode
transmission gate
output signal
Prior art date
Application number
TW087100504A
Other languages
English (en)
Inventor
Chan-Seok Park
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW436688B publication Critical patent/TW436688B/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066Output synchronization
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045Read-write mode select circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

436688 經濟部中央標準局舅工消費合作社印繁 Α7 Β7 五、發明説明(i ) '—~~ 一 發明n 1 -發明範圍 本發明係有關於-半導體記憶裝置,而更特別地係關於 包括一單資料速率(SDR)模式與—雙資料速率(ddr)模式 的半導體記憶裝置之操作控制器。 2.相關技藝説明 通常,一電腦系統包括用以對给定之操作執行指令之一 中央處理單元(CPU),以及用來儲存資料與該cpu所須之 —程式之一主記憶體,因此’爲了加強該電腦系統之效能 ,該CPU之一操作速度増加且CPU必須不等時間即操作以 縮短用以存取該主記憶體之一時段,相應地,提議了藉由 一系統時脈之控制來操作且具有短時間存取該主記情體之 一同步DRAM(SDRAM)。 在該SDRAM中,藉著一系統時脈之傳送所產生之該脈衝 信號來控制一操作,由於該系統時脈之轉送用以產生—脈 衝信號之方法可分爲SDR模式及DDR模式。在該SDR模式 僅於該系統時脈由高位至低位及由低至高之間的單方向轉 送,可產生該脈衝信號以操作一 DRAM裝置,在該£)]〇11模 式中’於該系統時脈由.鬲至低位及低至高位之間雙向傳送 之中,產生該時脈信號以操作一 DRAM裝置= 既然資料係輸入或輸出;或由一時脈信號之上昇緣或_ 下降緣進入或取出,該DDR模式係可操作於一廣泛操作與 率(頻寬)之下°因而該DDR模式具有非常高速之優點,然 而該SDR模式具有容易設計的優點。 ____ 國家標準TcNs] Λ4規格(2丨0X297公ϋ ~~ ~ -----__---餐------、玎------線 (锖先閱讀背面之注意事項再填寫本頁) - 經濟部中央標準局員工消費合作社印製 ^ 3 66 a 0 A7 __ -______B7 五、發明説明(2 ) — 於一普遍的設計方法中,針對一高速系統之一記憶裝置 使用該DDR模式,而對其他記憶裝置使用SDR模式3 圖1係一方塊圖,顯示使用一SDR模式之傳統半導體記憶 裝置之一操作控制器,而圖2係一方塊圖顯示使用—;0][)尺模 式之傳統半導體記憶裝置之一操作控制器。 使用該DDR模式之該記憶裝置之中,定義一信號設定時 間及一保持時間與輸出資料,而與使用該SDR模式之一記憶 裝置不同,相應地使用該DDR模式之該記憶裝置與使用該 S D R模式之該記憶裝置不可以相互取代,在該半導體記憶 裝置之該傳統操作控制器之中,分別地没有一種選擇法就 使用該DDR模式或該SDR模式,因而使生產效率惡化並且增 加了產品成本。 發明概述_ 爲了解決上述問題,本發明的一個目的乃提供包含—具 備早負料速率(SDR)模式與每一雙資料速率(ddr)模式 來選擇考量生產性與成本之操作控制器之—半導體記憶裝 相應地,本發明係用以從組成一 SDR模式與—DDR模式 之該群组中擇一之一操如控制器3 該半導體記憶裝置之操作控制器包括用以產生預定主信 號之一模式選擇器,用以傳送一預定時脈信號之一第一傳 送器’以相應於單資料速率中之該主信號;用以轉送一輸 出信號之一位準之一移位暫存器,相應於傳送經過S 〇 r模 式中該第一傳送閘極之該時脈信號乏該s DR ;用以傳送該 \ . :—------- 5 _ 本紙法尺度制悄標準(CNS ) Α4ί· ( 21〇x 297公楚) '—' I IT - I — j· I - - 11-, - - - j ! 1 -- --. I— 1. :i J I..... - I - -I- I---- I --. --r . π I 11!; (請先聞讀背面之注意事項再填寫本頁} - 經濟部中央標準局員工消費合作社印装 436688 A7 _______ B7 五、發明説明(3 ) - 時脈信號之—罘二傳送器,相應於雙資料速率(DDR)模式 中之該主仏號;用以轉送一輸出信號位準之—中繼器,相 應於傳送經過該JDDR模式中該第二傳送閘拯之時脈信號之 該DDR ;用以傳送該中繼器之―輸出信號至該脈衝產生節 點之一第三傳送器閘極,對應於該DDR模式中之該主信號 ;以及用以產生—脈衝之一時脈產生器,無論何時轉送該 脈衝產生節點之該信號。 簡單圖示説明 本發明之該以上目的及優點藉由描述於—較佳具體實例 中參考該附圖’將變得更爲明顯,其中 圖1係一方塊圖舉例説明使用一SDR模式傳統半導體記憶 裝置之一操作控制器; 圖2係一方塊圖舉例説明使用一 ddr模式傳統半導體記憶 裝置之一操作控制器; 圖3係一方塊圖舉例説明如本發明一丰導體記憶裝置之操 作控制器之一具體實例; 圖4A和圖4B係一略圖顯示如本發明之一較佳具體實例之 —半導體死憶裝置之操作控制器之一模式選擇性3 〇 1 ; 圖5係一電路圖舉例説明如本發明之一第—具體實例之— 半導體記憶裝置之操作控制器之一移位暫存器3〇5 ; 圖6係圖5中該第一具體實例之主要節點之一時序圖; 圖7係一電路圖舉例説明如本發明之一第二具體實例之— 半導體記憶裝置之操作控制器之一移位暫存器3〇5 ; 圖8係圖7中該第二具體實例之一主要節點之一時序圖; _____ _____~ 6 ~ 本紙張尺度適用中家―辟(CNS ) A4· ( 210X297公楚) ~ -- ^;--- —裝------訂-----線 (請先閏讀背面之注意事項再填寫本頁) · 經濟部中央標準局員工消費合作社印製
^ 3 6 S S A7 I--—________ B7 五、發明説明(4 ) ~~'~^〜~ 圖9係如本發明之一較佳具體實例之—半導體記憶 操作控制器之中繼器之一略圖; 圖10係圖9中該具體實例之—時序圖; 圖1 1係一電路圖顯示如本發明之一較佳具體實例之—半 導體記憶裝置之操作控制器之一脈波產生器315 ; 圖12係圖11之該具體實例之一時序圖; 圖13係如本發明之該第一具體實例,在包括一移位暫存 器於一 SDR模式中之一半導體記憶裝置之操作控 主要節點之一時序圖; (― 圖14係如本發明之第二具體實例,在—SDR模式中包括 一移位暫存器之一半導體記憶裝置之操作控制器之】μ 點之—時序圖;以及 即 圖15係如本發明在一;〇1)11模式中之一半導體記憶装置之 操作控制器之一主要節點之--時序圖β 詳細圖示説明 在此之後,同樣的元件係由相同參考數字與參考字元所 指定。 參考圖3,如本發明之—半導體記憶裝置之操作控制器包 括一模式選擇器3 0 1 ’ 了第一傳送閘極3 〇 3,一移位暫存器 305 ’一第二傳送問極3〇7,一中繼器309,一第三傳送閘 極3Π , —第四傳送閘極3】3以及一脈衝產生器315 3 泫模式選擇器301,一預定主信號xMAS。在該第一傳送 器303中,一預定信號XCLK係在一單資料速率§DR_模式之 中傳送’以對應於該主信號XMAS,在該第一移位暫存器 ___________ - Ί -
本紙張尺度適用中國i家標隼(CNS ) A4規格(210x297公H (請先閱讀背面之注意事項再填寫本頁〕 裝— ,1Τ 436688 經濟部中央標準局員工消费合作社印製 A? -___B7 五、發明説明(5 ) ' 3 05之中,於該SDR模式中時’傳送一輸出信號p3之一位 準,相應於傳送經過該第一傳送閘極3 03該時酿信號XCLK 之該SDR。 於該第二傳送器307之中,於一雙資料速率(DDR)模式時 ’傳送該時脈信號XCLK,以對應該主信號XMAS,於該中 繼器309中於DDR模式時,傳送一輸出信號P4之一位準, 對應於該時脈信號XCLK之DDR傳送經過該第二傳送閘極 307。 於該SDR模式時在該第三傳送器3-11中,傳送該移位暫存 器305之輸出信號P3至脈衝產生器315,以對應該主信號 XMAS,於DDR模式時在該第四傳送器313中,傳送該暫 存器309之輸出信號P4至脈衝產生器315,以對應於該主信 號XMAS。 在該脈衝產生器315之中無論何時轉送該脈衝產生節點之 一信號P5,皆令產生一脈衝χ〇υΤ。 在該現存具體實例中,當該模式選擇器3 0 1之一輸出信號 之位準,即該主信號XMAS之一位準係位於高位,打開該 第一和第三傳送器3〇3和3U,在此時該移位暫存器3〇5也 操作’因此,傳送該脈.★產生節點之一 p 5信號,僅對應於 該時脈信號XCLK之單方向的轉送,相對地當該模式選擇器 301之輸出信號之一位準,即該主信號XiMas之一位準係於 高位’該脈衝產生器315之該輸出信號XOUT選擇SDR模式 以產生一脈衝’僅對應於該時脈信號XCLK之單方向轉送。 當该模式選擇器3 〇 1之一輸出信號的位準,即該主信號 ^ —裝 —.—.—. 訂 線 (請先閱讀背面之注意事項再填寫本頁) . (CNS ) A4規栝(210X 297公釐) 4 4 經濟部中央標率局員工消費合作社印製 A7 B7 五、發明説明(6 ) ' XMAS之一位準係位於低位’打開該第三和第四傳送器3〇7 和3 1 3 ’因此,轉送該脈衝產生節點之一信號,對應於該時 脈信號XCLK之雙向轉送,相應地該模式選擇器3(π之一輸 出信號,該主信號XM AS的位準係位於低位時,該脈衝產 生器315之該輸出信號XOUT選擇SDR模式以產生一脈衝, 對應於該時脈信號XCLK之雙向轉送。 圖4A顯示圖3中一半導體記憶裝置之一操作控制器之模式 選擇器301之一具體實例,參考圖4A,該模式選擇器3〇1包 括如一光罩組成一電源供應電壓Vcc與一接地電壓vss之該 群所選擇之一開關4 0 1,因而產生了該主信號X μ A S。相對 地當連接至Vcc該模式選擇器之一輸出節點N402,該主信 號X M A S之一位準變成高位’以致該控制器如一 s d R模式 來操作’當連接該模式選擇器之輸出節點N402至Vss時, 該主信號X M A S之一位準係變成低位,以致該控制器如一 DDR模式來操作。 圖4 B顯示圖3之一半導體記憶裝置之一操作控制器之該模 式選擇器301之另一具體實例’參考圖4B,該模式選擇器 30 1包括一 NMQS電晶體403與一保險絲405。 該NMOS電晶體403包括一連接至一接地電壓vss之源極 以及連接至一電源供给電壓V c c之一閘極=> 該保險絲4 〇 5包 括連接至該電源供給電壓V c c之第一節點與連接至該n Μ 0 S 電晶體403之一集極之一第二節點,因而產生了該主信號 XMAS。 當打開該保險絲405時,該模式選擇器之輸出節點N406 ‘纸張尺度適用中國國家標準(CNS ) A4現格(210X297公釐) (請先閲讀背面之注意事項再填寫本S ) -裝_
1T 經濟部中央標準局員工消費合作社印製 43 66 8 8 A7 _:_ _ B7 五、發明説明(7 ) 、 之·ϋ準變成如該NMOS電晶體403之Vss,因此,該主 k號XMAS之一位準變成低以致該控制器如^ dr模式般操 作’當打開該保險絲405時,該模式選擇器之輸出節點 N406之位準變成vcc,相應地,該主信一位準 變成高以致該控制器如SDR模式般操作。 -圖5係一黾路圖舉例説明如本發明之一第一具體實例一半 導體記憶裝置之操作控制器之一移位暫存器3〇5,參考圖5 ’孩移位暫存器305包括一第五傳送閘極5〇1,一第一 AND 反向器503,一第一反向器505,一第六傳送閉極507,一 第二AND反向器509 ’ 一第一閂鎖511以及一第二閂鎖513。 下降轉送該時脈信號XCLK時,即下降轉送該pi信號時 ,該第五傳送閘極50 1傳送一預定内部信號xj;〖,在該SDR 模式中致能該第一 AND反向器5 0 3,且對應於傳送經過該 第一傳送閘極5 0】之該内部信號s 11。 該第一反向器5〇5會反向該第一 AND閘極503之一輸出信 號N504 。 當上昇轉送該時脈信號XCLK,即上昇轉送該pi信號時 ,該第二傳送閘極5 07傳送該第一反向器5 05之一輸出信號 N506,在該DDR模式中致能該第二AND反向器509,且對 應於傳送經過該第二傳送閘極5 0 7之該第一反向器5 0 5之輸 出信號,產生該内部信號X I 1。 當上昇傳送該時脈信號XC LK即該P 1信號時,該第一閃 鎖5 1 1栓鎖該第一 AN D反向器5 0 3之一輸出信號N 5 04 => 當下降傳送該時脈信號XCLK即該P1信號時,該第二閃 本紙乐尺度適用中囷國家標準(CNS ) Α4規格(210X297公釐) ^^---^------π-----線 (請先閱讀背面之注意事項再填寫本頁) 一 經濟部中央椋準局員工消費合作杜印製 4 3 6 S G 8 A7 __-____B7___ 五、發明説明(8 ) ' 鎖513栓鎖該第二AND反向器5 03之一輸出信號XII。 該第一栓鎖511包括一第二反向器515及一第三傳送閘極 517,該第二反向器515反向該第一 AND反向器5〇3之一輸 出信號N504,當上昇傳送該時脈信號XCLK即P1信號時, 該第三傳·送閘極5 1 7傳送該第二反向器5 1 5之一輸出信號 N516至該第一AND反向器503之一輸出節點N502。 咸第一閃鎖513包括一第三反向器519及一第四傳送閘接 521 ’該第三反向器519反向該第二AND反向器509之一輸 出信號XII,當下降傳送該時脈信號XCLK即該P1信號時, 該第四傳送閘極521傳送該第三反向器519之一輸出信號 N520至該第二AND反向器509之一輸入節點N508。 該移位暫存器305更包括用來缓衝該預定内部信號Xu之 一缓衝器523 ’以產生該移位暫存器305之一輪出信號P3。 圖5中該移位暫存器3 0 5之第一具體實例之一操作將參考 圖6來做詳細的敘述。 當該模式選擇器之一輸出信號X M A S位準係在高位時, 致能該移位暫存器3〇5。由緩衝一輸入時脈獲得之該X(:LK 係一脈衝波’藉由一時脈緩衝器由外部輸入,傳送經過該 第一傳送閘極3 03之該又0^〖即:?1也係一脈衝波3 在一起始狀態時該P 1之位準係於低位而該丨之位準係 位於高位,接著圖5中該移位暫存器3 0 5之一主節點之位準 將敘述於後’節點N502及節點N506之該位準係位於高位 而節點N 5 0 8之該位準係在低位,該移位暫存器之—輸出信 號P3之位準係位於低位準。 _____ ____~ 11 ~_ 本紙乐尺度適用中國國家標孪(CNS ) A4規格(210X297公釐) "*" (請先閱讀背面之注意事項再填寫本頁) 裝. 丁 -=° 43668 8 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(9 ) ' 當該PI之一位準變成高位時,打開該第二傳送閛極5〇7, 而關閉該第四傳送閘極5 2 1,相應地該節點N 5 0 8之一位準 變高位以進行該節點N506位準之傳送;當該節點N5〇8之該 位準變高時’該XII之一位準變低,相應地該p3之一位準 變高位;當關閉該第一傳送閘極5 〇 1以及打開該第三傳送閘 極517時’保持該節點N502之一位準於一先前的高位準。 當P 1之位準再次變高時,打開該第一傳送閘極5 〇 1而關閉 遠第二傳送閘極517,因而該節點N502之一位準與該XII 位準之傳送變成低,當該節點N5 02之位準變成低時,該節 點N 5 0 6之位準也變成低。當關閉該第二傳送閘極5 〇 7且打 開該第四傳送閘極521時,該XII之一位準係保持在一先前 高位的狀態’相應地該P 3之位準也係保持在高位準狀態, 因而在圖5中該移位暫存器之第一具體實例中,當轉送該 XCLK之低位準成爲高位準時,該XI丨與p3之位準變爲該 SDR模式。 參考圖7,該移位暫存器3〇5包括一第一傳送閘極7〇1 , 一第一 AND反向器703 ’ 一第一反向器705,一第二傳送閘 極707,一第二AND反向器709,一第一閂鎖7 11以及一第 二栓鎖7 13。 當上昇轉送該時脈信號XCLK即PH言號時,該第一傳送 閘極701傳送一預定内部信號XI丨,在SDR模式中致能該第 一AND反向器703而對應傳送經過該第—傳送閘極7〇1之預 定内部信號XI2 3 該第一反向器705反向該第一 AND反向器703之一輸出信 _ - 12 - 本紙乐尺度適用中园國家—標準(CNS] Μ規格(210x^97公釐) '一' -----^-----裝-------訂-----線 (請先閏讀背面之注意事項再填寫本頁) - 66 8 8 Α7 Β7' 五、發明説明(10 經濟部中央標隼局員Η消費合作社印製 號Ν704。 當下降轉送該時脈信號XCLK即該信號Ρ1時,該第二傳 送閘極707傳送該第一反向器705之一傳送一輸出信號 Ν706,在該SDR模式中致能該第二AND反向器709,且對 應於傳送經過該第二傳送閘極707之該第一反向器705之一 輸出信號’產生該内部信號XI2。 當下降轉送該時脈信號XCLK即該信號P1時,該第一閃 鎖711閂住該第一 AND反向器709之一輸出信號N704。 當上昇轉送該時脈信號XCLK即該信號P1時,該第二問 鎖7 13閂住該第二AND反向器703之一輸出信號χΐ2。 該第一閂鎖711包括一第二反向器715及一第三傳送閘椏 717,該第二反向器715反向該第一 and反向器70S之一輪 出信號N5〇4,當下降轉送該時脈信號XCLK即該P1信號時 ’該第三傳送閘極717傳送該第二反向器715之一輪出信號 N716至該第一AND反向器703之一輸入節點N702 3 該第二閂鎖713包括一第三反向器719以及一第四傳送間 極721,該第三反向器719反向該第二AND反向器709之一 輸出信號XI2,當上昇轉送該時脈信號XCLK即該信號p1時 ,該第四傳送閘極721傳'送該第三反向器719之一輸出信 N720至該第二AND反向器709之一輸入節點N708 = 該移位暫存器3 〇5包括用於緩衝該内部信號χΐ2之—緩 單元723 ’以產生該移位暫存器3〇5之一輸出信號;Ρ3 3 圖7中該移位暫存器之第二具體實例之一操作將參考圖 說明於後。 號 衝 (請先閲讀背面之注意事項再填寫本頁) .裝 線 -13 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) 436688 經濟部令央標準局負工消費合作社印製 Α7 Β7 五、發明説明(11 ) ---— 當孩模式選擇器之輸出信號XMAS<—位準係在高位時 ’致能該移位暫存器3G5,由缓衝—輸入時脈得到之該 XCLK係-脈衝波而藉著一時脈緩衝器向外輸出,額也 係一脈衝波爲傳送經過該第—傳送閘極之χ^κ。 在起始狀態時,該P1與該χπ之位準係在高位,圖7中該 移位暫存器之主節點之一位準將説明於後,節點謂2及 ㈣6之位準係在高位’而該節點N708之-位準係在低位 ,菽移位暫存器之一輸出信號p3之位準係在低位^ 當該ΪΜ之-位準變成低位時,打開該第二傳送問極7〇7而 關閉茲第四傳送閘極721,該節點]^7〇8之位準隨該節點 N706之位準而變高,當該節點N708之位準變高位時,該 XI2< —位準變成低位,相應地該p3之—位準變成高位時 ,當關閉第一傳送閘極701與打開該第三傳送閘極717,該 節點N 7 0 2之一位準保持在先前的高位準。 當P2泫位準再次變爲鬲位時,打開該傳送閘極7 〇〗及關閉 該第三傳送閘極7 1 7,因而該節點N 7 〇 2之—位準隨著該節 點N 7 0 2之位準之傳送而變低,當該節點N 7 〇 2之位準變低 位時,該節點N706之位準也變成低位,當關閉該第二傳送 閘極7〇7及打開第四傳迤閘極7S1時,該χί2之一位準保持 在一先前之低位準,相應地該ρ 3之位準係保持在一高位狀 態’因此在圓7中之該移位暫存器之該第二具體實例中,僅 在XCLK之該位準由高位準至低位準轉送時即sdr模式時 ,會轉送該ΧΙ2與該f>3之位準。 參考圖9 ’該中繼器3〇9包括用以缓衝傳送經由該第二傳 -14 本紙ft尺度適用中國國家標準(CNS ) Α4規格(2】ΟΧ297公楚) ------:---^-- (諳先聞讀背面之注意事項再填寫本頁) ir 線. -----
經濟部中央標準局員工消费合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公1 ) 五、發明説明(12 ) 送閑極3 07以產生該中繼器之—輸出信號?4之該時脈信號 P2之一緩衝器單元。 參考圖ίο,當該模式選擇器之—輸出信號XM〇s之一位 準係在低位時,打開該第—傳送閘極3 〇 7,因而用以傳送該 信號XCLK至該P2,該中繼器緩衝該匕以產生該中繼器之 一輸出信號P 4。相應地,圖9之該中繼器中,當X c l K之該 位準由高位至低位及相反,即DDR模式時,傳送該以之位 準〇 參考圖11,該脈衝產生器3】5包括一第一反向器11CM, 一反向延遲器1103,一第二反向器11〇5 ,—第一AND反向 器1107,一第二AND反向器1109以及—第三and反向器 1111 = 該第一反向器1 101反向該脈衝產生節點之—信號P5,該 反向器延遲1103反向且延遲脈衝產生節點之該信號p5,該 第一反向益1105反向該反向延遲11 〇3之一輪出信號Nil 〇4。 該第一AND反向器1107及一操作及反向該第—反向器 1101之一輸出信號N1102及該第二反向器11〇5之一輸出信 號N1106 ’該第二AND反向器1109 AND-操作與反向該脈 衝產生節點之該信號P_5及該反向延遲器之一輸出信號 N1104 。 該第三AND反向器llll AND-操作與反向該第一and 反向器1107之一輸出信號ΝΠ08以及該第二AND反向器 1109之一輸出信號N1110。 該反向延遲1 1 〇 3包舌用以反向該脈衝產生節點之p 5信號 __ (請先閏讀背面之注意事項再填寫本頁)
ΑΊ Β7 經濟部中央棣準局員工消費合作杜印製 -16 - 五、發明説明(13 4 一反向器1103 ’以及形成在從一電源供給電壓Vec以及 一接地電壓VSS所組成之一群組中擇—與該反向器11〇3之 一輸出節點ΝΠ14之間之一電容器} U5。 在本具體實例中,該電容器1115包括具備共同連接至該 Vs S之—源極與一集極之NMOS電晶體以及連接至該反向器 11.〇3之該輸出節點Νΐιΐ4之一閉極。 參考圖12,無論何時傳送該脈衝產生節點之信號以之一 位準,該脈衝產生器315皆具有產生脈衝波之一輸出信號 XOUT。 參考圖13 ’無論何時上昇傳送一外部輸入時脈,—半導 體記憶裝置之該操作控制器之一輸出信號χ〇υτ會產生一脈 衝。 參考圖14,無論何時下降傳送一外部輸入時脈,—半導 體c憶裝置之該操作控制器之—輸出信號又〇1;1會產生一脈 衝0 參考圖15 ,無論何時上昇及下降傳送—外部輸入時脈, 一半導體記憶裝置之一操作控制器之一輸出信號χ〇υτ會產 生一脈衝。 如上説明,如本發明.之一半導體記憶裝置之該操作控制 器之中,SDR模式與01)11模式之電路藉著—選擇法可在一 記憶晶片上實現,因而加強上生產性且降低了產品成本。 本發明並不限於此具體實例且在本發明之範疇之内由熟 習該技藝者可作許多改變與改良係應該瞭解的。 良紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐 ----^__Ί--^------it-----^ (請先閱讀背面之注意事項再填寫本頁) 4 3 66 8 8 第87100504號專利申請案 中文說明書修正頁(89年7月) A7 B7 五、發明説明(133 ) ‘ 元件符號說明 經濟部中央橾準局貝工消費合作社印装 301 模式選擇器 513 第二栓鎖 303 第一傳送閘極 515 第二反命器 305 移位暫存器 N516 輸出信號 307 第二傳送閘極 517 第三傳送閘極 309 中繼器 519 第三反向器 311 第三傳送閉極 521 第四傳送閘極 313 第四傳送閘極 523 緩衝器 315 脈衝產生器 701 第一傳送閘極 401 開關 N702 輸入節點 N402 輸出節點 703 第一 AND反向器 403 NMOS電晶體 705 第一反向器 405 保險絲 N706 輸出信號 501 第五傳送閘極 707 第二傳送閘極 N502 輸入節點 N708 輸入節點 503 第一 AND反向器 709 第二AND反向器 N504 輸出信號 711 第一閂鎖 505 第一反向器 713 第二閂鎖 N506 節點 715 第二反向器 507 第六傳送閘極 N716 輸出信號 N508 輸入節點 717 第三傳送閘極 509 第二AND反向器 719 第三反向器 511 第一栓鎖 N720 輸出信號 -16a- ---------餐------,訂|--^----.^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210XW7公釐) .. 〆 广、 -.., .. -J O G d ::: 第871〇〇5〇4號專利申請案 中文說明書修正頁(89年7月) 五、發明説明(13b > 721 第四傳送閘極 1109 第二AND反向器 723 緩衝單元 N1110 輸出信號 1101 第一反向器 1111 第三AND反向器 N1102 輸出信號 N1114 輸出節點 1103 反向延遲器 1115 電容器 N1104 輸出信號 XCLK 預定時脈信號 1105 第二反向器 ΧΠ、ΧΙ2預定内部信號 N1106 輸出信號 XMAS 預定主信號 1107 第一 AND反向器 XOUT 輸出信號 N1108 輸出信號 ---------t-------ΐτ— ——I---0 {請先聞讀背面之注意Ϋ·項再填寫本頁) 經濟部中央標準局貝工消费合作社印裝 -16b- 本紙張尺度適用中國鬮家檁率(CNS ) A4规格(210X297公釐)

Claims (1)

  1. 436688 A8 B8 C8 D8 、申請專利範圍 、 1.—種半導體記憶裝置之操作控制器包含: 用以產生一預定主信號之一模式選擇器; 用以傳送一預定時脈信號之一第一傳送器,相應於單 資料速率(SDR)模式中之該主信號; 用於轉送一輸出信號位準之移位暫存器,相應於經 過蔹第一傳送閘以SDR模式傳送之該時脈信號之SDR ; 用以傳送該時脈信號之一第二傳送器,相應雙資料速 率(DDR)模式中之該主信號: 用以轉送一輸出信號位準之一中繼器,相應於經過之 该第二傳送閘以DDR模式傳送之時脈信號之DDH ; 用以傳送遠中繼器之一輸出信號至該脈衝產生節點之 一第三傳送器,相應ODR模式中之該主信號;以及 用以產生一脈衝之一脈衝產生器,只要該脈衝產生節 點之信號被轉送時即產生脈衝s 2·如申請專利範圍第1項之操作控制器,其中該模式選擇 器包含一開關,用以從一由光罩組成之電源供給電壓及接 地電壓之群组中選擇其中之一,以產生該光罩信號a 3·如申請專利範圍第1項之操作控制器,該模式選擇器包含. 一包括連接至一辉地電壓之一源極,以及連接至—雨 源供给電壓之一閘極之Ν Μ 0 S電晶體;以及 —包括連接至一電源供给電壓之一第一節點,與連接 至Μ Ν Μ 0 S電晶體汲極之一第二節點之保險絲,用以產 生該主信號。 4.如申請專利範圍第1項之操作控制器,該移位暫存器包括. 本紙張尺度適用中國國家標準(CNS ) Α4規格(2i〇X:297公釐) (請先閔讀背面之泣意事項真填寫本頁) .裝· ir 經濟部中央標準局員工消費合作社印掣 六、申請專利範圍 用以在該控制信號之下降轉送中傳送一預定内部信號 之一第一傳送閘; 一於該SDR模式中致能與傳送經過該第一傳送閘極之 内部信號之第一 AND反向器; 一用-於反向該第一AND反向器之一輸出信號之第一反 向器; 一用在該時脈信號之上昇轉送間以傳送該第一反向器 之一輸出信號之一第二傳送閘極; 一於該SDR模式致能及用以產生該預定内部信號之一 第二AN D反向器,相應於傳送經過該第二傳送閘極之該 第一反向器之該輸出信號; 一用以在該時脈信號上昇轉送間抓住該第一 AND反向 器之一第一栓鎖;以及 一在該時脈信號之下降轉送間用以抓住該第二AND反 向器之一輸出信號之一第二栓鎖= 5. 如申請專利範圍第4項之操作控制器,該第一栓鎖包含: 用以反向該第一 AND反向器之一輸出信號之一第二反 向器;以及 經濟部中央標準局員工消費合作社印製 (請先閣讀背面之注意事項再填寫本頁) 一在該時脈上昇轉'送用以傳送該第二反向器之一輸出 信號至該第一 AND反向器之一輸入節點的一第三傳送閘 極。 6. 如申請專利範圍第4項之操作控制器,該第二栓鎖包含: 用以反向該第二AND反向器之一輸出信號之一第三反 向器;以及 本紙張尺度逍用中國國家標準(CNS ) A4現格(210X297公釐) 43 66 8 8 A8 B3 C8 DS 經濟部中央標準局負工消费合作社印製 、申請專利範圍 —在該時脈信號之下降轉送之中傳送該第三反向器之 輪出信號至該第二AND反向器之一輸入節點的第四傳送 閘。 7. 如申請專利範圍第4項之操作控制器,其中該移位暫存器 更包含用來緩衝該預定内部信號以產生該移位暫存器之 .一輸出信號的緩衝器。 8. 如申請專利範圍第1項之操作控制器,該移位暫存器包含: —在該時脈信號上昇轉送之中用以傳送一預定内部信 號之一第一傳送閘極; —第一AND反向器在SDR模式中致能且用以相應傳送 經過該第一傳送閘極之該内部信號; 一用以反向該第一 AND反向器之一輸出信號之第—反 向器; 一在該時脈信號之下降轉送之中用以傳送該第一反向 器之一輸出信號的第二傳送閘極; —在該SDR模式中致能一第二AND反向器且用以產生 該預定内部信號,相應於傳送經過該第二傳送閘極之該 第一反向器之一輸出信號; 一在該時脈信號下降轉送之中用以栓鎖該第—AN D反 向器之一信號的第一栓鎖;以及 一在該時脈信號之上昇轉送之中用以栓鎖該第二AND 反向器之一輪出信號之第二栓鎖。 9. 如申請專利範圍第8項之操作控制器,該第—栓銷力本: 一用以反向該第一 AND反向器之一輪出信號之第二反 -19 - 本紙張尺度適用中國國家標準((:奶)八4既^(210/297公釐) -1裝------訂-----線 ί請先閔讀背面之注意事項再填寫本頁) -. 經濟部中夬標準局員工消費合作社印製 43G5 8 B b8 - D8 _____ 六、申請專利範圍 ’ 向器;以及 一在該時脈信號之下降轉送之中用以傳送該第二反 向器之一輸出信號至該第一 AND反向器之—輸入節點之第 三傳送閘。 10. 如申請·專利範圍第8項之操作控制器,該第二栓鎖包含: 一用以反向該第二AND反向器之一輸出信號之第三反 向器;以及 一在該時脈信號之上昇轉送之中用以傳送該第三反向 器之輸出信號至該第二AND反向器之一輸入節點的第四傳 送閘D 11. 如申請專利範圍第8項之操作控制器,其中該移位暫存器 更包含用以缓衝該預定内部信號來產生該移位暫存器之 一輸出信號之緩衝器。 12. 如申請專利範園第1項之操作控制器,其中該中繼器更包 含用以緩衝傳送經過該第二傳送閘極來產生該中繼器之 —輸出信號的緩衝器。 13. 如申請專利範圍第1項之操作控制器,該脈衝產生器包含: 一用以反向該脈衝產生節點之一第一反向器: 一用以反向及延遲ί哀脈衝產生節點之信號的反向延遲; 一用以反向該反向延遲之一輸出信號的第二反向器; 一用以AND操作及反向該第一和第二反向器之輪出f 號的第一AND反向器; 一用以AND操作及反向該脈衝產生節點信號與該反向延 遲之一輸出信號的第二AND反向器;以及 本紙張尺度通用中國ϋ家標準(CMS ) Α4規格(2丨0 X 29 7公釐) ----:--—裝------訂-----線 (请先閱讀背面之注意事項再填寫本頁) - 436688 戠 CS DS 六、申請專利範圍 一用以AND操作與反向該第一 AND反向器與該第二 AND反向器之一輸出信號的第三AND反向器。 14.如申請專利範圍第13項之操作控制器,該反向延遲包含: 一用以反向該脈衝產生節點之一信號的反向器;以及 在由-一電源供給電壓與一接地電壓组成的群組中擇一 和該反向器之一輸出節點之間形成的一個電容。 — ii -- - - - ·!·ί—·. - 1 In [-1 - - - .1 I—-I 1^1 - I____ (請先閏讀背面之注意事項再填寫本頁) - 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標隼(CNS ) A4現格(210><297公釐)
TW087100504A 1997-04-22 1998-01-15 Operation controller of semiconductor memory device TW436688B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970015004A KR100238242B1 (ko) 1997-04-22 1997-04-22 반도체 메모리장치의 동작 제어장치

Publications (1)

Publication Number Publication Date
TW436688B true TW436688B (en) 2001-05-28

Family

ID=19503584

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087100504A TW436688B (en) 1997-04-22 1998-01-15 Operation controller of semiconductor memory device

Country Status (4)

Country Link
US (1) US6060916A (zh)
JP (1) JP3754201B2 (zh)
KR (1) KR100238242B1 (zh)
TW (1) TW436688B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364127B1 (ko) * 1997-12-29 2003-04-11 주식회사 하이닉스반도체 칩-세트
US6094727A (en) * 1998-06-23 2000-07-25 Micron Technology, Inc. Method and apparatus for controlling the data rate of a clocking circuit
JP3948141B2 (ja) 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
KR100525082B1 (ko) * 1999-04-15 2005-11-01 매그나칩 반도체 유한회사 양방향 시프트 레지스터
US6516363B1 (en) * 1999-08-06 2003-02-04 Micron Technology, Inc. Output data path having selectable data rates
JP3416083B2 (ja) 1999-08-31 2003-06-16 株式会社日立製作所 半導体装置
US6694416B1 (en) * 1999-09-02 2004-02-17 Micron Technology, Inc. Double data rate scheme for data output
US6154419A (en) * 2000-03-13 2000-11-28 Ati Technologies, Inc. Method and apparatus for providing compatibility with synchronous dynamic random access memory (SDRAM) and double data rate (DDR) memory
JP2002007200A (ja) * 2000-06-16 2002-01-11 Nec Corp メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体
US6611905B1 (en) * 2000-06-29 2003-08-26 International Business Machines Corporation Memory interface with programable clock to output time based on wide range of receiver loads
JP4446137B2 (ja) 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
KR20020066761A (ko) * 2001-02-13 2002-08-21 리드테크 리서치 인코포레이티드 동기식 동적 랜덤 액세스 메모리 및 이중 데이터 율동기식 동적 랜덤 액세스 메모리 변환장치 및 관련인터페이스 카드, 메인보드 및 메모리 모듈 인터페이스
US6492852B2 (en) 2001-03-30 2002-12-10 International Business Machines Corporation Pre-divider architecture for low power in a digital delay locked loop
US6633965B2 (en) * 2001-04-07 2003-10-14 Eric M. Rentschler Memory controller with 1×/M× read capability
US6678811B2 (en) * 2001-04-07 2004-01-13 Hewlett-Packard Development Company, L.P. Memory controller with 1X/MX write capability
US6392946B1 (en) * 2001-05-15 2002-05-21 Leadtek Research Inc. SDR and QDR converter and interface card, motherboard and memory module interface using the same
US6950350B1 (en) 2002-01-08 2005-09-27 #Dlabs, Inc., Ltd. Configurable pipe delay with window overlap for DDR receive data
US7243254B1 (en) * 2003-11-05 2007-07-10 Lsi Corporation Low power memory controller that is adaptable to either double data rate DRAM or single data rate synchronous DRAM circuits
KR101010152B1 (ko) * 2004-08-16 2011-01-24 주식회사 하이닉스반도체 클럭 수신기
WO2006067852A1 (ja) 2004-12-24 2006-06-29 Spansion Llc 同期型記憶装置、およびその制御方法
US7345926B2 (en) * 2006-04-24 2008-03-18 Sandisk Corporation High-performance flash memory data transfer
US7366029B2 (en) * 2006-04-24 2008-04-29 Sandisk Corporation High-performance flash memory data transfer
US7525855B2 (en) * 2006-04-24 2009-04-28 Sandisk Corporation Method of high-performance flash memory data transfer
US7499339B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation High-performance flash memory data transfer
US7499369B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation Method of high-performance flash memory data transfer
US7366028B2 (en) 2006-04-24 2008-04-29 Sandisk Corporation Method of high-performance flash memory data transfer
JP4959264B2 (ja) * 2006-09-15 2012-06-20 株式会社リコー メモリ制御装置
KR100870753B1 (ko) * 2007-06-20 2008-11-26 스펜션 엘엘씨 동기형 기억 장치 및 그 제어 방법
US20100268897A1 (en) * 2009-04-16 2010-10-21 Keishi Okamoto Memory device and memory device controller
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
TWI763556B (zh) * 2021-07-12 2022-05-01 瑞昱半導體股份有限公司 記憶體系統及其記憶體存取介面裝置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965524A (en) * 1988-06-09 1990-10-23 National Semiconductor Corp. Glitch free clock select
US5336939A (en) * 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
TW418329B (en) * 1994-08-24 2001-01-11 Ibm Integrated circuit clocking technique and circuit therefor
JP3732556B2 (ja) * 1995-07-26 2006-01-05 東芝マイクロエレクトロニクス株式会社 クロック供給回路
US5850150A (en) * 1996-05-01 1998-12-15 Sun Microsystems, Inc. Final stage clock buffer in a clock distribution network

Also Published As

Publication number Publication date
JPH10302465A (ja) 1998-11-13
KR19980077763A (ko) 1998-11-16
US6060916A (en) 2000-05-09
JP3754201B2 (ja) 2006-03-08
KR100238242B1 (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
TW436688B (en) Operation controller of semiconductor memory device
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
KR100590855B1 (ko) 전류 소모의 감소를 위한 반도체 메모리 소자
TW564437B (en) Semiconductor memory device having data masking pin and memory system including the same
KR910010315A (ko) 2방향 데이타 전송 장치
JPS6312419B2 (zh)
KR100792213B1 (ko) 메모리 컨트롤러와 메모리를 인터페이싱하는 랩퍼 회로
CN102194515A (zh) 片上终结电路、存储器件和模块及操练片上终结器方法
JP4500969B2 (ja) パイプラッチ回路を有するメモリ素子
US6819616B2 (en) Serial to parallel data input methods and related input buffers
TW456031B (en) Semiconductor integrated circuit
US6356494B2 (en) Automatic precharge apparatus of semiconductor memory device
JP4953273B2 (ja) 半導体メモリ素子
TW527597B (en) Internal clock generating circuit of synchronous type semiconductor memory device and method thereof
TWI276111B (en) Method and circuit for controlling operation mode of PSRAM
TWI239017B (en) Semiconductor memory device and associated data read method
KR19980048951A (ko) 이중 경로 센싱 출력 레지스터를 이용한 동기화 메모리에서의 출력 회로
TW200929216A (en) Ringing masking device having buffer control unit
TW520500B (en) Semiconductor memory device using dedicated command and address strobe signal and associated method
US10678725B2 (en) Interface circuit relating to variable delay, and semiconductor apparatus and system including the same
KR20130046105A (ko) 반도체 메모리 장치 및 그 동작 방법
JP4278743B2 (ja) 半導体メモリ装置
JP3090104B2 (ja) 半導体メモリ装置
KR102469171B1 (ko) 래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템
KR101047006B1 (ko) 내부커맨드 생성회로

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees