KR20010001968A - 반도체 메모리 장치의 어드레스 버퍼 - Google Patents

반도체 메모리 장치의 어드레스 버퍼 Download PDF

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KR20010001968A
KR20010001968A KR1019990021524A KR19990021524A KR20010001968A KR 20010001968 A KR20010001968 A KR 20010001968A KR 1019990021524 A KR1019990021524 A KR 1019990021524A KR 19990021524 A KR19990021524 A KR 19990021524A KR 20010001968 A KR20010001968 A KR 20010001968A
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Abstract

본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼는 제 1 스위치 회로, 래치, 지연 회로, 제 2 스위치 회로 및 출력 구동 회로를 포함한다. 상기 제 1 스위치 회로는 클럭 버퍼로부터의 내부 클럭의 제어에 의해 외부로부터의 외부 어드레스를 선택적으로 받아들인다. 상기 래치는 상기 제 1 스위치 회로를 통해서 입력되는 상기 외부 어드레스를 래치한다. 상기 지연 회로는 상기 래치에 저장된 상기 외부 어드레스를 지연시킨다. 상기 제 2 스위치 회로는 특정 동작 모드를 알리는 스위치 제어 신호의 제어에 의해 상기 래치에 저장된 상기 외부 어드레스와 상기 지연 회로로부터 출력되는 상기 외부 어드레스 중 하나를 상기 출력 구동 회로로 선택적으로 전달한다. 상기 출력 구동 회로는 상기 제 2 스위치 회로를 통해 전달되는 상기 외부 어드레스에 상응하는 내부 어드레스를 출력한다. 상기한 바와 같이, 본 발명에 따른 어드레스 버퍼는 반도체 메모리 장치가 특정의 모드 즉, 특정 주파수에서 동작될 때, 상기 내부 어드레스가 출력되는 시점을 조절하여 반도체 메모리 장치의 센싱 오류를 방지함으로써, 반도체 메모리 장치에서 소모되는 전류를 줄이고 그리고 오동작을 방지한다.

Description

반도체 메모리 장치의 어드레스 버퍼{ADDRESS BUFFER OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 외부 어드레스를 버퍼링한 내부 어드레스를 발생하는 어드레스 버퍼에 관한 것이다.
도 1 및 도 2를 참조하면, 일반적인 어드레스 버퍼는 스위치 회로(10), 래치(20) 및 출력 구동 회로(30)를 포함한다. 상기 스위치 회로(10)는 인버터(11) 및 전달 게이트(12)를 구비한다. 상기 인버터(11)는 클럭 버퍼(도시되지 않음)로부터 출력되는 내부 클럭(PCLK)을 반전시킨다. 상기 전달 게이트(12)는 상기 내부 클럭(PCLK) 및 상기 인버터(11)에 의해서 반전된 내부 클럭(PCLKB)의 제어에 의해 외부로부터의 외부 어드레스(CAi)를 래치(20)로 선택적으로 전달한다.
상기 래치(20)는 인버터들(21, 22)을 구비하며, 상기 스위치 회로(10)를 통해 전달되는 외부 어드레스(CAi)를 래치한다. 상기 출력 구동 회로(30)는 인버터들(31, 32)을 포함한다. 상기 인버터(31)는 상기 래치(30)로부터의 외부 어드레스(CAi)를 반전시킨다. 상기 인버터(32)는 상기 인버터(31)에 의해서 반전된 외부 어드레스(CAiB)를 반전시킨 내부 어드레스(ICAi)를 출력한다.
일반적으로, 상기 어드레스 버퍼는 반도체 메모리 장치에서 사용되며, 외부 어드레스(CAi)를 버퍼링하는 역할을 한다. 도시되지는 않았지만, 상기 어드레스 버퍼로부터 출력된 내부 어드레스는 칼럼 디코더에 의해 디코딩된 후, 메모리 셀 어레이의 칼럼 라인들(column lines)을 활성화시키기 위한 칼럼 라인 활성화 신호(column line enable signal; 이하, PCSLE)의 제어에 의해 칼럼 라인을 활성화시킨다.
그런데, 최근에 들어, 반도체 회로 기술 및 반도체 제조 공정 기술이 발전함에 따라, 반도체 메모리 장치 특히, DRAM(dynamic random access memory) 장치의 속도 향상을 위한 회로의 구현이 시급한 실정이다. 이러한 추세에 따라, 반도체 장치의 동작 속도 향상을 위해 반도체 메모리 장치의 동작 주파수를 높이면, 다시말해서 외부 클럭(CLK)과 내부 클럭(PCLK)의 주기가 짧아지면, 도 1과 같은 구조의 어드레스 버퍼에 의해 반도체 메모리 장치의 센싱 오류가 발생된다.
이러한 현상은, 상기 내부 어드레스(ICAi)가 칼럼 라인 활성 화 신호(PCSLE)에 동기되어 칼럼 라인을 활성화시킬 때, 상기 내부 클럭(PCLK)의 주기가 짧아짐에 따라, 하나의 칼럼 라인(CSL1)이 활성화되어 비활성화되기 전에 다른 칼럼 라인(CSL2)이 활성화된다. 이로 인해, 칼럼 라인(CSL1)에 연결된 센스 앰프(도시되지 않음)에 의해 센싱된 데이터(DATA1)와 칼럼 라인(CSL2)에 연결된 센스 앰프(도시되지 않음)에 의해 센싱된 데이터(DATA2)가 충돌하여 원하는 데이터(DATA1)가 상실되는 경우가 발생된다. 이러한 현상은, 데이터 상실의 문제를 초래할 뿐만 아니라, 동시에 여러 개의 칼럼 라인들(CSL's)이 선택됨으로 인해 소모되는 전류의 증가를 가져오는 문제점으로도 발전된다.
따라서, 본 발명의 목적은 동작 속도에 가변되는 출력 시점을 가지는 어드레스들을 발생하는 어드레스 버퍼를 제공하는 것이다.
도 1은 일반적인 어드레스 버퍼의 회로 구성을 보여주는 회로도;
도 2는 도 1의 어드레스 버퍼의 동작을 보여주는 동작 타이밍도;
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도;
도 4는 도 3의 어드레스 버퍼의 회로 구성을 보여주는 상세 회로도 및;
도 5는 도 4의 어드레스 버퍼의 동작을 보여주는 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
410 : 제 1 스위치 회로 420 : 래치
430 : 지연 회로 440 : 제 2 스위치 회로
450 : 출력 구동 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 반도체 메모리 장치는 외부 클럭을 버퍼링한 내부 클럭을 출력하는 클럭 버퍼와; 상기 내부 클럭을 지연시킨 지연 신호를 출력하는 지연 수단과; 복수 개의 외부 어드레스들을 받아들이고 상기 내부 클럭 및 스위치 제어 신호에 응답해서 상기 내부 클럭의 주파수에 따라 가변되는 출력 시점을 가지는 내부 어드레스들을 출력하는 어드레스 버퍼 및; 외부로부터의 특정 동작 모드를 알리는 모드 신호에 응답해서 상기 동작 모드를 알리는 상기 스위치 신호를 발생하는 스위치 신호 발생 수단을 포함한다.
이 실시예에 있어서, 상기 어드레스 버퍼는 상기 내부 클럭에 응답해서 상기 외부 어드레스들을 선택적으로 받아들이는 제 1 스위치 회로와, 상기 외부 어드레스를 래치하는 래치와, 상기 래치에 저장된 상기 외부 어드레스를 지연시키는 지연 회로와, 상기 스위치 제어 신호에 응답해서 상기 래치에 저장된 외부 어드레스들과 상기 지연 회로에 의해 지연된 상기 외부 어드레스들을 선택적으로 스위칭하는 제 2 스위치 회로 및, 상기 제 2 스위치 회로를 통해 전달되는 상기 외부 어드레스에 응답해서 상기 내부 어드레스를 출력하는 출력 구동 회로를 포함한다.
이 실시예에 있어서, 상기 제 2 스위치 회로는 상기 스위치 제어 신호를 반전시키는 제 1 인버터와, 상기 제 1 인버터에 의해서 반전된 상기 스위치 제어 신호를 반전시키는 제 2 인버터와, 상기 지연 회로와 상기 출력 구동 회로 사이에 형성된 전류 통로 및 상기 제 1 및 제 2 인버터들로부터의 스위치 제어 신호들에 의해 각각 제어되는 게이트들을 가지는 제 1 전달 게이트 및, 상기 래치와 상기 출력 구동 회로 사이에 형성된 전류 통로 및 상기 제 1 및 제 2 인버터들로부터의 스위치 제어 신호들에 의해 각각 제어되는 게이트들을 가지는 제 2 전달 게이트들을 포함한다.
(작용)
이와 같은 장치에 의해서, 동작 속도에 따라 어드레스들의 출력 시점을 가변시킴으로써, 반도체 메모리 장치의 오동작 및 전류 소모의 증가가 방지된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 실시예에 설명한다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼는 제 1 스위치 회로(410), 래치(420), 지연 회로(430), 제 2 스위치 회로(440) 및 출력 구동 회로(450)를 포함한다. 상기 제 1 스위치 회로(410)는 클럭 버퍼로부터의 내부 클럭(PCLK)의 제어에 의해 외부로부터의 외부 어드레스(CAi)를 선택적으로 받아들인다. 상기 래치(420)는 상기 제 1 스위치 회로(410)를 통해서 입력되는 상기 외부 어드레스(CAi)를 래치한다. 상기 지연 회로(430)는 상기 래치(420)에 저장된 상기 외부 어드레스(CAi)를 지연시킨다. 상기 제 2 스위치 회로(440)는 특정 동작 모드를 알리는 스위치 제어 신호(PCSLE)의 제어에 의해 상기 래치(420)에 저장된 상기 외부 어드레스(CAi)와 상기 지연 회로(430)로부터 출력되는 상기 외부 어드레스(CAi) 중 하나를 상기 출력 구동 회로(450)로 선택적으로 전달한다. 상기 출력 구동 회로(450)는 상기 제 2 스위치 회로(440)를 통해 전달되는 상기 외부 어드레스(CAi)에 상응하는 내부 어드레스(ICAi)를 출력한다. 상기한 바와 같이, 본 발명에 따른 어드레스 버퍼는 반도체 메모리 장치가 특정의 모드 즉, 특정 주파수에서 동작될 때, 상기 내부 어드레스(ICAi)가 출력되는 시점을 조절하여 반도체 메모리 장치의 센싱 오류를 방지함으로써, 반도체 메모리 장치에서 소모되는 전류를 줄이고 그리고 오동작을 방지한다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 클럭 버퍼(100), 칼럼 라인 활성화 신호 발생 회로(200), 모드 레지스터 셋(300), 어드레스 버퍼(400), 디코딩 신호 발생 회로(500) 및 칼럼 라인 구동 회로(600)를 포함한다. 상기 클럭 버퍼(100)는 외부 클럭(CLK)을 버퍼링한 내부 클럭(PCLK)을 출력한다. 상기 칼럼 라인 활성화 신호 발생 회로(200)는 상기 내부 클럭(PCLK)을 받아들여서 메모리 셀 어레이에 연결된 칼럼 라인을 활성화시키기 위한 칼럼 라인 활성화 신호(PCSLE)를 발생한다.
상기 모드 레지스터 셋(300)은 외부로부터의 특정 동작 모드를 알리는 모드 신호(MODE)의 제어에 의해 상기 특정 동작 모드를 알리는 스위치 제어 신호(CL3)를 출력한다. 상기 어드레스 버퍼(400)는 상기 내부 클럭(PCLK) 및 상기 스위치 제어 신호(CL3)의 제어에 의해 외부로부터의 외부 어드레스(CAi; 여기서, i는 양의 정수)를 버퍼링한 내부 어드레스(ICAi; 여기서, i는 양의 정수)를 출력한다. 상기 디코딩 신호 발생 회로(500)는 상기 칼럼 라인 활성화 신호(PCSLE)의 제어에 의해 상기 어드레스 버퍼(400)로부터 출력되는 내부 어드레스(ICAi)를 디코딩한 디코딩 신호(DCAi; 여기서, i는 양의 정수)를 출력한다. 상기 칼럼 라인 구동 회로(600)는 상기 디코딩 신호(DCAi)에 대응되는 칼럼 라인(CSL)을 활성화시킨다.
도 4를 참조하면, 상기 어드레스 버퍼(400)는 제 1 스위치 회로(410), 래치(420), 지연 회로(430), 제 2 스위치 회로(430) 및 출력 구동 회로(450)를 포함한다. 상기 제 1 스위치 회로(410)는 인버터(411) 및 전달 게이트(412)를 포함한다. 상기 인버터(411)의 입력 단자는 상기 내부 클럭(PCLK)을 받아들이고 그리고 출력 단자는 상기 전달 게이트(412)의 게이트들 중 하나에 연결된다. 상기 전달 게이트(412)는 외부 어드레스(CAi)를 받아들이는 경로 및 상기 인버터(411)의 입/출력 단자에 각각 연결된 게이트들을 가진다.
상기 래치(420)는 인버터들(421, 422)을 포함한다. 상기 인버터(421)의 입력 단자는 상기 인버터(422)의 출력 단자에 연결되고 그리고 출력 단자는 상기 인버터(422)의 입력 단자에 연결된다. 상기 인버터(422)의 입력 단자는 상기 인버터(421)의 출력 단자에 연결되고 그리고 출력 단자는 상기 인버터(421)의 입력 단자에 연결된다. 상기 지연 회로(430)는 인버터들(431, 432)을 포함한다. 상기 인버터(431)의 입력 단자는 상기 래치(420) 내의 인버터(421)의 출력 단자에 연결되고 그리고 출력 단자는 인버터(432)의 입력 단자에 연결된다. 상기 인버터(432)의 입력 단자는 인버터(431)의 출력 단자에 연결되고 그리고 출력 단자는 제 2 스위치 회로(440)의 전달 게이트(443)의 전달 경로에 연결된다.
상기 제 2 스위치 회로(440)는 인버터들(441, 442) 및 전달 게이트들(443, 444)을 포함한다. 상기 인버터(441)의 입력 단자는 상기 스위치 제어 신호(CL3)를 받아들이고 출력 단자는 상기 전달 게이트들(443, 444)의 게이트들 중 대응되는 하나씩에 연결된다. 상기 인버터(442)의 입력 단자는 인버터(441)의 출력 단자에 연결되고 그리고 출력 단자는 상기 전달 게이트들(443, 444)의 게이트들 중 대응되는 하나씩에 연결된다.
상기 전달 게이트(443)는 상기 지연 회로(430)와 상기 출력 구동 회로(450) 사이에 형성되는 전류 경로 및 상기 인버터들(441, 442)에 각각 연결되는 게이트들을 갖는다. 상기 전달 게이트(443)는 상기 래치(420)와 상기 출력 구동 회로(450) 사이에 형성되는 전류 경로 및 상기 인버터들(441, 442)에 각각 연결되는 게이트들을 갖는다. 상기 출력 구동 회로(450)는 인버터들(451, 452)을 포함한다. 상기 인버터(451)의 입력 단자는 제 2 스위치 회로(440)의 출력 단자에 연결되고 그리고 출력 단자는 상기 인버터(452)의 입력 단자에 연결된다. 상기 인버터(452)의 입력 단자는 인버터(451)의 출력 단자에 연결되고 그리고 출력 단자는 상기 내부 어드레스(ICAi)를 출력한다.
이하. 도 3 내지 도 5를 참조하여, 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼의 동작이 설명된다.
도 3 내지 도 5를 참조하면, 본 발명에 따른 반도체 메모리 장치는 다수의 동작 모드들에서 동작된다. 상기 반도체 메모리 장치의 동작 모드는 일반적으로 모드 레지스터 셋(300)에서 결정되며, 상기 반도체 메모리 장치는 모드 레지스터 셋(300)에 셋팅되어 있는 동작 모드들 중 하나의 동작 모드로 동작된다. 예를 들어, DRAM 장치의 칼럼 어드레스 입력 후, 몇 클럭 사이클만에 메모리 셀에 저장된 데이터가 출력되는 지를 결정하는 칼럼 레이턴시(column latency; CAS latency)의 경우에도, 상기 모드 레지스터 셋(300)에 저장되어 있는 모드 중 하나이다.
상기 반도체 메모리 장치는 칼럼 레이턴시들(CL2, CL3)에서 모두 동작된다. 이는, 칼럼 레이턴시 2(CL2) 동작 동안에 상기 반도체 메모리 장치로 상대적으로 저주파인 클럭(CLK)이 입력되면, 칼럼 레이턴시 3(CL3) 동작 모드보다 더 빠른 속도로 메모리 셀에 저장된 데이터가 출력되고, 칼럼 레이턴시 3(CL3) 동안에, 상대적으로 고주파인 클럭(CLK)이 입력되면, 칼럼 레이턴시 2(CL2) 동작 모드보다 더 빠른 속도로 데이터가 출력되기 때문이다.
우선, 상기 반도체 메모리 장치가 칼럼 레이턴시 2(CL2)에서 동작되면, 상기 클럭 버퍼(100)는 외부 클럭(CLK)을 버퍼링한 내부 클럭(PCLK)을 발생한다. 이때, 상기 모드 레지스터 셋(300)은 외부로부터의 칼럼 레이턴시 2(CL2)에 상응하는 모드를 알리는 모드 신호(MODE)의 제어에 의해 칼럼 레이턴시 2(CL2)를 알리는 스위치 제어 신호(CL3)를 발생한다.
이때, 상기 어드레스 버퍼(400)의 제 1 스위치 회로(410)는 상기 내부 클럭(PCLK)의 제어에 의해 외부로부터의 어드레스(CAi)를 래치(420)로 전달한다. 상기 래치(420)는 상기 어드레스(CAi)를 래치한다. 그리고, 상기 래치(420)에 저장된 어드레스(CAi)는 지연 회로(430)에 의해 지연된다. 이때, 상기 스위치 제어 신호(CL3)는 로직 로우 레벨(logic low level)이므로 제 2 스위치 회로(440)의 전달 게이트(444)가 턴-온되어 래치(420)에 저장된 어드레스(CAi)가 출력 구동 회로(450)로 전달된다. 상기 출력 구동 회로(450)는 상기 제 2 스위치 회로(440)를 통해 전달되는 어드레스(CAi)에 상응하는 내부 어드레스(ICAi)를 출력한다.
상기 어드레스 버퍼(400)로부터 출력된 내부 어드레스(ICAi)는 칼럼 라인 활성화 신호 발생 회로(200)에 의해 발생된 칼럼 라인 활성화 신호(PCSLE)의 제어에 의해 디코딩 신호 발생 회로(500)에서 디코딩된다. 상기 칼럼 라인 구동 회로(600)는 상기 디코딩 신호 발생 회로(500)으로부터의 디코딩 신호(DCAi)의 제어에 의해 상기 디코딩 신호(DCAi)에 대응되는 칼럼 라인을 활성화시킨다.
이후, 반도체 메모리 장치의 동작 속도를 향상시키기 위해 고주파의 클럭을 입력하고 그리고 반도체 장치의 동작 모드 즉, 칼럼 레이턴시를 칼럼 레이턴시 2(CL2)에서 칼럼 레이턴시 3(CL3)로 변경하면, 상기 클럽 버퍼(100)는 고주파의 상기 외부 클럭(CLK')을 버퍼링한 내부 클럭(PCLK')을 출력한다. 이때, 상기 모드 레지스터 셋(300)은 상기 모드 신호(MODE)의 제어에 의해 칼럼 레이턴시 3(CL3)를 알리는 로직 하이 레벨(logic high level)의 스위치 제어 신호(CL3)를 출력한다.
이때, 상기 어드레스 버퍼(400)의 제 1 스위치 회로(410)는 상기 내부 클럭(PCLK')의 제어에 의해 외부로부터의 어드레스(CAi)를 래치(420)로 전달한다. 상기 래치(420)는 상기 어드레스(CAi)를 래치한다. 그리고, 상기 래치(420)에 저장된 어드레스(CAi)는 지연 회로(430)에 의해 지연된다. 이때, 상기 스위치 제어 신호(CL3)는 로직 하이 레벨이므로 제 2 스위치 회로(440)의 전달 게이트(443)가 턴-온되어 지연 회로(430)에 의해서 지연된 어드레스(CAi)가 출력 구동 회로(450)로 전달된다. 이때, 상기 어드레스 버퍼(400)로부터 출력되는 내부 어드레스(ICAi)는 도 5에서와 같이, A에서 B로 출력 시점이 가변된다. 상기 출력 구동 회로(450)는 상기 제 2 스위치 회로(440)를 통해 전달되는 어드레스(CAi)에 상응하는 내부 어드레스(ICAi)를 출력한다.
상기 어드레스 버퍼(400)로부터 지연되어 출력된 내부 어드레스(ICAi)는 칼럼 라인 활성화 신호 발생 회로(200)에 의해 발생된 칼럼 라인 활성화 신호(PCSLE)의 제어에 의해 디코딩 신호 발생 회로(500)에서 디코딩된다. 상기 칼럼 라인 구동 회로(600)는 상기 디코딩 신호 발생 회로(500)로부터의 디코딩 신호(DCAi)의 제어에 의해 상기 디코딩 신호(DCAi)에 대응되는 칼럼 라인을 활성화시킨다. 이와 같이, 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼(200)는 입력되는 외부 클럭(CLK)의 속도에 따라 내부 어드레스(ICAi)의 출력 시점을 가변시킴으로써, 클럭 속도의 가변에 의해 발생되는 반도체 메모리 장치의 센싱 오류 및 전류 소모의 증가를 방지한다.
상기한 바와 같이, 본 발명의 반도체 메모리 장치의 어드레스 버퍼는 전체 장치의 동작 속도에 따라 어드레스들의 출력 시점을 가변시킴으로써, 반도체 메모리 장치의 오동작 및 전류 소모의 증가가 방지된다.
이상에서, 본 발명에 따른 반도체 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 동작 속도에 따라 어드레스들의 출력 시점을 가변시킴으로써, 반도체 메모리 장치의 오동작 및 전류 소모의 증가가 방지된다.

Claims (3)

  1. 외부 클럭을 버퍼링한 내부 클럭을 출력하는 클럭 버퍼와;
    상기 내부 클럭을 지연시킨 지연 신호를 출력하는 지연 수단과;
    복수 개의 외부 어드레스들을 받아들이고 상기 내부 클럭 및 스위치 제어 신호에 응답해서 상기 내부 클럭의 주파수에 따라 가변되는 출력 시점을 가지는 내부 어드레스들을 출력하는 어드레스 버퍼 및;
    외부로부터의 특정 동작 모드를 알리는 모드 신호에 응답해서 상기 동작 모드를 알리는 상기 스위치 신호를 발생하는 스위치 신호 발생 수단을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 어드레스 버퍼는,
    상기 내부 클럭에 응답해서 상기 외부 어드레스들을 선택적으로 받아들이는 제 1 스위치 회로와,
    상기 외부 어드레스를 래치하는 래치와,
    상기 래치에 저장된 상기 외부 어드레스를 지연시키는 지연 회로와,
    상기 스위치 제어 신호에 응답해서 상기 래치에 저장된 외부 어드레스들과 상기 지연 회로에 의해 지연된 상기 외부 어드레스들을 선택적으로 스위칭하는 제 2 스위치 회로 및,
    상기 제 2 스위치 회로를 통해 전달되는 상기 외부 어드레스에 응답해서 상기 내부 어드레스를 출력하는 출력 구동 회로를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 2 스위치 회로는,
    상기 스위치 제어 신호를 반전시키는 제 1 인버터와,
    상기 제 1 인버터에 의해서 반전된 상기 스위치 제어 신호를 반전시키는 제 2 인버터와,
    상기 지연 회로와 상기 출력 구동 회로 사이에 형성된 전류 통로 및 상기 제 1 및 제 2 인버터들로부터의 스위치 제어 신호들에 의해 각각 제어되는 게이트들을 가지는 제 1 전달 게이트 및,
    상기 래치와 상기 출력 구동 회로 사이에 형성된 전류 통로 및 상기 제 1 및 제 2 인버터들로부터의 스위치 제어 신호들에 의해 각각 제어되는 게이트들을 가지는 제 2 전달 게이트들을 포함하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100396885B1 (ko) * 2000-09-05 2003-09-02 삼성전자주식회사 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈
KR100670729B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치

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KR100396885B1 (ko) * 2000-09-05 2003-09-02 삼성전자주식회사 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈
KR100670729B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치

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