JP2003163584A - 可変遅延回路及びその可変遅延回路を用いたシステムｌｓｉ - Google Patents

Abstract

(57)【要約】 【課題】可変遅延回路においてオフセット、可変刻み幅
およびトランジスタ数を低減することによりシステムＬ
ＳＩの高速化、小面積化および低電力化を図る。 【解決手段】可変遅延回路内のマルチプレクサをＮＭＯ
Ｓダイナミック論理回路で構成する。可変遅延回路内の
多段のインバータで構成される遅延発生回路ＤＧＤに、
デューティ比調整機能を持たせるために、入力信号Ｓと
前段の遅延出力Ｇ１，Ｇ２とを入力とする２入力ＮＡＮ
Ｄゲート２０，３０を設ける。これにより、信号を遅延
させる過程で、同時にデューティ比を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は可変遅延回路に係
り、特に半導体メモリやマイクロプロセッサ等を搭載し
たシステムＬＳＩ内の信号のタイミング調整やパルス生
成に用いられる可変遅延回路に関する。

【０００２】

【従来の技術】図１は、第１の従来例を示す可変遅延回
路の構成図である。図１において、参照符号Ｓは入力ノ
ードまたはその入力信号を示し、ＴＤ０〜ＴＤ３は遅延
制御信号、Ｒは可変遅延回路の出力ノードまたは出力ノ
ードの遅延信号、ＤＧは遅延発生回路であり、入力信号
Ｓを順次遅延した同極性の信号をノードＧ０〜Ｇ３から
発生する。この第１の従来例は、スタティック論理ゲー
ト３段で構成される（すなわち、６個のＮＡＮＤゲート
と１個のＮＯＲゲートで構成される）４入力マルチプレ
クサを有し、遅延制御信号ＴＤ０，ＴＤ１，ＴＤ２，Ｔ
Ｄ３の４つのいずれかを、“１”、他を“０”とする信
号により信号パスを切り換え、遅延信号Ｒの遅延を４段
階切り換えることができる。

【０００３】すなわち、遅延制御信号（ＴＤ０，ＴＤ
１，ＴＤ２，ＴＤ３）が、（１，０，０，０）、（０，
１，０，０）、（０，０，１，０）、（０，０，０，
１）となる４種類である。以下、遅延制御信号（ＴＤ
０，ＴＤ１，ＴＤ２，ＴＤ３）を、遅延制御信号ＴＤ０
〜ＴＤ３と表し、４種類の組合せ（１，０，０，０）〜
（０，０，０，１）を、単に“１０００”、“０１０
０”、“００１０”、“０００１”と表記する。

【０００４】図２に第１の従来例の動作波形を示す。入
力信号Ｓに対して、遅延制御信号ＴＤ０〜ＴＤ３により
遅延信号Ｒの遅延を４段階切り換えた場合を示してい
る。ここで、オフセットｔｏｓは遅延信号Ｒの最小遅延
時間、つまり遅延制御信号ＴＤ０〜ＴＤ３が“１００
０”の場合である。これは可変遅延回路の入力と出力と
の間すなわち、ノードＳ−Ｒ間が最短パスとなる時の遅
延時間であり、２入力論理ゲート３段の遅延に相当す
る。この場合“１０００”、“０１００”、“００１
０”、“０００１”の順に遅延が大きく、すなわち遅く
なる。ただし、遅延信号Ｒの遅延の切り換え段数が増え
るとマルチプレクサの入力数およびゲート段数が増える
ため、オフセットｔｏｓも増加する。

【０００５】また、可変刻み幅ｔｄｗは、遅延信号Ｒの
遅延を１段階切り換えた場合の差分、つまりノードＳ−
Ｇ１間（すなわち、ノードＧ０−Ｇ１間）、ノードＧ１
−Ｇ２間又はノードＧ２−Ｇ３間の遅延時間であり、イ
ンバータ２段の遅延に相当する。

【０００６】図３は、第２の従来例を示す可変遅延回路
の構成図であり、特開平０６−９７７８８号公報に開示
されている。図３において、Ｓは入力信号、ＴＤ０〜Ｔ
Ｄ２は遅延制御信号、Ｒは遅延信号である。この第２の
従来例は、スタティック論理の４入力複合ゲート１段で
構成される２入力マルチプレクサを複数有し、遅延制御
信号ＴＤ０〜ＴＤ２でパスを切り換えることにより、遅
延信号Ｒの遅延を４段階切り換えることができる。

【０００７】図４に第２の従来例の動作波形を示す。遅
延制御信号ＴＤ０〜ＴＤ２により、遅延信号Ｒの遅延を
４段階切り換えた場合を示している。オフセットｔｏｓ
は遅延制御信号ＴＤ０〜ＴＤ２が“０＊＊”の時に、Ｓ
−Ｒ間が最短パスとなる時の遅延時間であり、４入力複
合論理ゲート１段の遅延に相当する。図１と遅延回路の
構成が異なるため、遅延信号Ｒの遅延の切り換え段数が
増えてもオフセットは増加しない。なお、ここで、
“＊”は、“１”でも“０”でもよいことを示す。

【０００８】また、可変刻み幅ｔｄｗは遅延信号Ｒの遅
延を１段階切り換えた場合の差分、つまりノードＳ−Ｆ
０間、ノードＥ１−Ｆ１間またはノードＥ２−Ｆ２間の
遅延時間である。したがって、インバータ１段＋４入力
複合論理ゲート１段の遅延に相当する（ノードＥ２−Ｆ
２間はインバータ２段）。なお、この可変遅延回路の出
力ノードの遅延信号Ｒは“０＊＊”、“１０＊”、“１
１０”、“１１１”の順に遅延が大きくなる。

【０００９】図５(ａ)〜(ｃ)は、第３の従来例を示す図
であり、(ａ)はパルス生成回路１０の構成図、(ｂ)はこ
のパルス生成回路の可変遅延回路に、図１または図３に
示した従来例の遅延回路を用いた場合の、サイクル時間
が大の場合の動作波形、(ｃ)は同じくサイクル時間が小
の場合の動作波形を示している。図５(ａ)に示すよう
に、パルス生成回路１０は可変遅延回路１１とＮＡＮＤ
ゲート１２で構成される。Ｓは入力信号、Ｒは遅延信
号、Ｑはパルス信号、ｔｃは入力信号Ｓのサイクル時
間、ｔｗｓは入力信号Ｓのパルス幅（ｔｃに依存せず一
定）、ｔｄは遅延信号Ｒの遅延時間である。

【００１０】図５(ｂ)に示すようにサイクル時間ｔｃ
が、ｔｃ≧ｔｗｓ＋ｔｄと大きい場合、パルス信号Ｑは
入力信号Ｓの立ち上がりに同期して立ち下がり、また遅
延信号Ｒの立ち下がりに同期して立ち上がるので、パル
ス信号Ｑのパルス幅は遅延信号Ｒの遅延時間ｔｄとほぼ
等しく正常に動作する。

【００１１】一方、図５(ｃ)に示すようにサイクル時間
ｔｃが、ｔｃ＜ｔｗｓ＋ｔｄと小さくなると、前サイク
ル以内に遅延信号Ｒが立ち上がらないため、入力信号Ｓ
が立ち上がってもパルス信号Ｑは立ち下がらない。つま
り、パルス信号Ｑは遅延時間ｔｄが大きくなると同時に
パルス幅が遅延信号Ｒの遅延時間ｔｄより小さくなり誤
動作する。したがって、第１の従来例または第２の従来
例の可変遅延回路を用いた場合のパルス生成回路１０の
最小サイクル時間ｔｃ(ｍｉｎ) は、ｔｗｓ＋ｔｄ とな
る。

【００１２】

【発明が解決しようとする課題】可変遅延回路をシステ
ムＬＳＩ内で信号のタイミング調整に用いる場合、その
目的や高速化という観点からオフセットおよび可変刻み
幅の低減、また小面積化や低電力化という観点からトラ
ンジスタ数の低減が要求される。さらに可変遅延回路を
パルス生成回路に用いる場合には、サイクルの高速化が
要求される。

【００１３】しかしながら、図１に示した第１の従来例
では、可変刻み幅がインバータ２段相当と小さいが、オ
フセットｔｏｓが２入力論理ゲート３段相当で大きい。
しかも遅延信号Ｒの遅延の切り換え段数に伴ない増加す
る。さらに、４入力マルチプレクサを構成するのに２入
力論理ゲートを７ゲート必要とし、トランジスタ数が４
０個と多い。

【００１４】また、図３に示した第２の従来例では、オ
フセットが４入力複合論理ゲート１段相当、可変刻み幅
がインバータ１段＋４入力複合論理ゲート１段相当とな
る。しかし、４入力複合論理ゲート１段の遅延はインバ
ータ１〜２段に相当する。このため、オフセットｔｏｓ
は小さいが可変刻み幅が大きい。トランジスタ数も４入
力複合論理ゲートを３ゲート必要とするため３８個と多
い。

【００１５】さらに、上記従来例のいずれの可変遅延回
路も、パルス生成回路に用いた場合には、サイクル時間
ｔｃが、ｔｃ＜ｔｗｓ＋ｔｄと小さくなると、誤動作を
起こす。

【００１６】そこで、本発明の目的は、オフセット、可
変刻み幅および使用トランジスタ数を低減することがで
きる可変遅延回路を提供することである。

【００１７】また、この可変遅延回路を用いてサイクル
の高速化を図ることができるパルス生成回路を提供する
こと、及びこのパルス生成回路を用いて高速化、小面積
化および低電力化を図ることができるシステムＬＳＩを
提供することも本発明の目的である。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る可変遅延回路は、入力信号から順次そ
れぞれ異なる遅延を有する複数の遅延信号を生成する遅
延発生回路と、前記遅延発生回路により生成された複数
の遅延信号から一つの遅延信号を選択制御信号により選
択して出力ノードに出力する選択回路と、前記選択回路
の出力ノードを前記入力信号と同期してリセットするリ
セット手段を具備することを特徴とするものである。

【００１９】この可変遅延回路において、前記遅延発生
回路は、前記入力信号と直列に接続した複数段の遅延手
段の各接続ノードから遅延した信号を取り出す構成とす
ればよい。前記遅延手段は論理ゲートで構成すれば好適
であり、例えばインバータを用いることができる。

【００２０】また、前記遅延発生回路に、前記順次遅延
した信号のデューティ比を小さくする手段を更に具備し
てもよい。入力信号を遅延させる過程で順次デューティ
比を小さくすることにより、サイクルの高速化を図るこ
とができる。

【００２１】前記いずれかの可変遅延回路において、前
記選択回路を活性化・非活性化する活性化回路をさらに
設けると共に前記選択回路をダイナミック論理回路で構
成するか、あるいは、前記選択回路をパストランジスタ
論理回路で構成すれば好適である。このように前記選択
回路を、ダイナミック論理回路またはパストランジスタ
論理回路で構成することにより、可変遅延回路のオフセ
ット、可変刻み幅およびトランジスタ数を低減できる。

【００２２】前記ダイナミック論理回路にＮＭＯＳダイ
ナミック論理回路を、あるいは前記パストランジスタ論
理回路にＮＭＯＳパストランジスタ論理回路を用いれば
好適である。

【００２３】また、前記可変遅延回路において、前記選
択回路をＮＭＯＳダイナミック論理回路またはＮＭＯＳ
パストランジスタ論理回路で構成した場合、前記入力信
号と同期して出力ノードをリセットするリセット手段
は、前記入力信号の立ち下がりに同期して前記出力ノー
ドをリセットすることを特徴とする。

【００２４】また、本発明に係るパルス生成回路は、入
力信号と、該入力信号を可変遅延回路を介して得られる
遅延信号とからパルスを生成するパルス生成回路であっ
て、パルス生成回路を構成する可変遅延回路に上記した
いずれかの可変遅延回路を用いる事を特徴とする。これ
により、パルス幅に依存しないでサイクル高速化を図っ
たパルス生成回路を構成できる。

【００２５】さらに、本発明に係るシステムＬＳＩは、
クロックに同期して動作するランダムアクセスメモリを
含むメモリマクロセルと、クロックに同期して動作する
マイクロプロセッシングユニットを含むＭＰＵマクロセ
ルとを少なくとも有し、外部クロックからグローバルク
ロックを生成して前記メモリマクロセルおよび前記ＭＰ
Ｕマクロセルに対してクロックとして供給するグローバ
ルクロックパルス回路を搭載するシステムＬＳＩであっ
て、前記グローバルパルス回路に上記本発明に係るパル
ス生成回路を用いることを特徴とする。

【００２６】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、添付図面を参照しながら詳細に説明する。な
お、以下の説明において、同一の参照符号は、同一もし
くは類似のものを示す。

【００２７】＜実施の形態１＞図６は、本発明の第１の
実施の形態を示すダイナミック論理回路形式の可変遅延
回路の構成図である。図６において、参照符号Ｓは入力
信号、ＴＤ０〜ＴＤ３は遅延制御信号、Ｒは遅延信号で
ある。ＤＧは遅延発生回路であり、入力信号Ｓを順次遅
延した同極性の信号をノードＧ０〜Ｇ３から発生する。
本可変遅延回路はダイナミック論理の４入力マルチプレ
クサを有し、入力信号Ｓが立ち上がってから遅延信号Ｒ
が立ち下がるまでの遅延を、遅延制御信号ＴＤ０〜ＴＤ
３により４段階切り換え可能である。なお、遅延信号Ｒ
の立ち上がりは入力信号Ｓの立ち下がりに同期する。

【００２８】図７に、本実施の形態例の動作波形を示
す。第１の従来例と同様に、遅延制御信号ＴＤ０〜ＴＤ
３の４ビット入力を、“１０００”、“０１００”、
“００１０”、“０００１”と切り換えることにより、
遅延信号Ｒの遅延を４段階切り換えた場合を示してい
る。オフセットｔｏｓは、遅延制御信号ＴＤ０〜ＴＤ３
の４ビット入力パターンが“１０００”の時であり、Ｓ
−Ｇ０−Ｒ間の遅延時間である。

【００２９】遅延信号Ｒの遅延の切り換え段数が増えて
も、マルチプレクサのゲート段数は増えないためオフセ
ットｔｏｓは増加しない。また、可変刻み幅ｔｄｗは遅
延信号Ｒの遅延を１段階切り換えた場合の差分、つまり
ノードＧ０−Ｇ１間、ノードＧ１−Ｇ２間又はノードＧ
２−Ｇ３間の遅延時間に相当する。なお、遅延信号Ｒ
は、遅延制御信号ＴＤ０〜ＴＤ３を“１０００”、“０
１００”、“００１０”、“０００１”と切り換える順
に遅くなる。

【００３０】図８は、図６の遅延発生回路ＤＧを具体的
に示した可変遅延回路の一構成例である。遅延発生回路
ＤＧは多段のインバータで構成されている。本実施の形
態の可変遅延回路は、遅延発生回路と、この遅延発生回
路ＤＧの４つのノードＧ０，Ｇ１，Ｇ２，Ｇ３から出力
される遅延信号の一つを選択する選択回路と、選択回路
を構成するダイナミック論理回路を活性化する活性化回
路とから構成される。

【００３１】活性化回路は、ゲートに入力信号Ｓが入力
されるＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジ
スタＮＭ１により構成される。なお、ＮＭＯＳトランジ
スタＮＭ１のゲートに入力される信号は、入力信号Ｓと
同期した信号であれば良い。

【００３２】選択回路は、トランジスタＰＭ１のドレイ
ン側に接続された出力ノードＲの信号線と、トランジス
タＮＭ１のドレインとの間に接続される。ＮＭＯＳトラ
ンジスタＮ０ａとＮ０ｂで２入力論理ゲートを構成し、
同様にトランジスタＮ１ａとＮ１ｂ、Ｎ２ａとＮ２ｂ、
Ｎ３ａとＮ３ｂで、それぞれ構成される２入力論理ゲー
トにより、選択回路が構成される。すなわち選択回路
は、４個の２入力論理ゲートからなるダイナミック論理
回路で構成される４入力マルチプレクサ回路である。

【００３３】遅延発生回路ＤＧのノードＧ０がトランジ
スタＮ０ｂのゲートに、ノードＧ１がトランジスタＮ１
ｂのゲートに、ノードＧ２をトランジスタＮ２ｂのゲー
トに、ノードＧ３をトランジスタＮ３ｂのゲートにそれ
ぞれ接続される。

【００３４】一方、遅延制御信号ＴＤ０がトランジスタ
Ｎ０ａのゲートに、ＴＤ１がトランジスタＮ１ａのゲー
トに、ＴＤ２がトランジスタＮ２ａのゲートに、ＴＤ３
がトランジスタＮ３ａのゲートにそれぞれ接続される。
なお、遅延発生回路ＤＧのノードＧ０は入力信号Ｓと同
一信号であり、ノードＧ１，Ｇ２，Ｇ３となるに従い、
インバータ２段の遅延が加算される。

【００３５】以下、図７の動作波形を参照して図８に示
した可変遅延回路の動作について説明する。まず、入力
信号Ｓがローの状態（“０”）からハイの状態
（“１”）へ立ち上がると、活性化回路のトランジスタ
ＰＭ１はオンからオフ状態に、ＮＭＯＳトランジスタＮ
Ｍ１がオフからオン状態となる。

【００３６】このとき遅延制御信号ＴＤ０〜ＴＤ３が
“１０００”の場合、すなわち遅延制御信号ＴＤ０が
“１”、ＴＤ１〜ＴＤ３が“０”の場合、選択回路のＮ
ＭＯＳトランジスタＮ０ａのゲートに“１”が入力され
てオン状態であり、他のＮＭＯＳトランジスタＮ１ａ，
Ｎ２ａ，Ｎ３ａのゲートには“０”が入力されてオフ状
態である。すなわち、出力ノードＲは遅延制御信号によ
り選択的にＮＭＯＳトランジスタＮ０ａに接続された状
態である。

【００３７】一方、遅延発生回路ＤＧのノードＧ０は入
力信号Ｓと同じであるから遅れなく立ち上がり、ノード
Ｇ１は入力信号Ｓに対してインバータ２段分遅れて立ち
上がり、ノードＧ２はノードＧ１に対してインバータ２
段分の遅れが追加されて立ち上がり、ノードＧ３はノー
ドＧ２に対してインバータ２段分の遅れが追加されて立
ち上がる。すなわち、入力信号Ｓが立ち上がると同時に
選択回路のＮＭＯＳトランジスタＮ０ｂのゲートに
“１”が入力され、ＮＭＯＳトランジスタＮ１ｂ，Ｎ２
ｂ，Ｎ３ｂのゲートにそれぞれ上記遅延の後に“１”が
入力される。

【００３８】したがって、この場合は遅延制御信号ＴＤ
０とノードＧ０により選択回路内のＮＭＯＳトランジス
タのうち、トランジスタＮ０ａとＮ０ｂだけがオン状態
となる。このとき、活性化回路のトランジスタＮＭ１が
オン状態であるので、出力ノードＲは、ロー状態
（“０”）となる。ただし、トランジスタＮ０ａ，Ｎ０
ｂによる遅延により、ノードＧ０−Ｒ間にオフセットｔ
ｏｓが生じる。

【００３９】以下、同様にして遅延制御信号ＴＤ１〜Ｔ
Ｄ３のいずれかが“１”となることによって、遅延発生
回路ＤＧのノードが一つ選択されて、図7の動作波形図
に示すように、前述したそれぞれのインバータ段数分の
遅延を持って入力信号Ｓのハイ状態がＮＭＯＳトランジ
スタＮ１ｂ，Ｎ２ｂ，Ｎｂ３に入力される。この結果出
力ノードＲは、遅延発生回路ＤＧのノードＧ１〜Ｇ３の
それぞれの遅延に加えオフセットｔｏｓをもって立ち下
がり、ロー状態になる。

【００４０】次に、入力信号Ｓがハイからロー状態に立
ち下がると、活性化回路のトランジスタＰＭ１はオフか
らオン状態に、ＮＭＯＳトランジスタＮＭ１がオンから
オフ状態となる。従って、遅延制御信号ＴＤ０〜ＴＤ３
及びノードＧ０〜Ｇ３の状態にかかわらず、出力ノード
Ｒはリセットされて出力ノードＲの最初の状態であるハ
イ状態となる。すなわち、遅延信号Ｒの立ち上がりは入
力信号Ｓの立ち下がりに同期する。なお、出力ノードＲ
の立ち上がりには、入力信号Ｓの立ち下がりから、トラ
ンジスタＰＭ１がオンするまでの遅延分の遅れの後に立
ち上がる。

【００４１】本実施の形態の可変遅延回路では、オフセ
ットｔｏｓはノードＧ０−Ｒ間の遅延時間、つまり２入
力論理ゲート１段の遅延に相当する。また、可変刻み幅
ｔｄｗはインバータ２段の遅延に相当する。

【００４２】図８に示した可変遅延回路のオフセットｔ
ｏｓおよび可変刻み幅ｔｄｗの特性と、前述した図１及
び図３に示した従来例の可変遅延回路のオフセットｔｏ
ｓおよび可変刻み幅（平均）ｔｄｗの特性をシミュレー
ションした。その結果、図１に示した第１の従来例では
オフセットｔｏｓは７８ｐｓ、可変刻み幅ｔｄｗは５１
ｐｓが得られ、図３に示した第２の従来例では、第１の
従来例に対してオフセットｔｏｓは６８％減の２５ｐ
ｓ、可変刻み幅ｔｄｗは４３％増の７３ｐｓが得られ
た。これに対して、本実施の形態の可変遅延回路では、
第１の従来例に対してオフセットｔｏｓは６３％減の２
９ｐｓ、可変刻み幅ｔｄｗは１０％減の４６ｐｓが得ら
れ、オフセット及び可変刻み幅を同時に低減できること
が分かった。

【００４３】また、４段階の遅延切り換え可能な可変遅
延回路を構成する場合の回路規模について、本実施の形
態と第１及び第２の従来例とを比較すると、第１の従来
例がトランジスタ数４０個、第２の従来例が５％減の３
８個であるのに対して、本実施の形態の可変遅延回路
は、４５％減の２２個と大幅に低減できることが分かっ
た。

【００４４】＜実施の形態２＞図９は、本発明の第２の
実施の形態を示すパストランジスタ論理回路形式の可変
遅延回路の図である。図９において、遅延発生回路ＤＧ
は入力信号Ｓを順次遅延した反極性の信号をノードＨ０
〜Ｈ３から発生する。本実施の形態の可変遅延回路はパ
ストランジスタ論理の４入力マルチプレクサを有し、入
力信号Ｓが立ち上がってから遅延信号Ｒが立ち下がるま
での遅延を、遅延制御信号ＴＤ０〜ＴＤ３により４段階
切り換え可能である。なお、遅延信号Ｒの立ち上がりは
入力信号Ｓの立ち下がりに同期する。

【００４５】図１０に本実施の形態例の動作波形を示
す。前述した実施の形態１と同様に、遅延制御信号ＴＤ
０〜ＴＤ３を、“１０００”、“０１００”、“００１
０”、“０００１”と切り換えることにより、遅延信号
Ｒの遅延を４段階切り換えた場合を示している。オフセ
ットｔｏｓは、遅延制御信号ＴＤ０〜ＴＤ３が“１００
０”の時であり、ノードＳ−Ｈ０−Ｒ間の遅延時間であ
る。

【００４６】遅延信号Ｒの遅延の切り換え段数が増えて
も、マルチプレクサのゲート段数は増えないため、オフ
セットｔｏｓは増加しない。また、可変刻み幅ｔｄｗは
遅延信号Ｒの遅延を１段階切り換えた場合の差分、つま
りノードＨ０−Ｈ１間、ノードＨ１−Ｈ２間またはノー
ドＨ２−Ｈ３間の遅延時間に相当する。なお、遅延信号
Ｒは、遅延制御信号ＴＤ０〜ＴＤ３を“１０００”、
“０１００”、“００１０”、“０００１”と切り換え
る順に遅くなる。

【００４７】図１１は、図９に示した遅延発生回路ＤＧ
を具体的に示した可変遅延回路の一構成例である。遅延
発生回路ＤＧは多段のインバータで構成されている。本
実施の形態における可変遅延回路は、遅延発生回路ＤＧ
と、入力信号Ｓを入力として遅延信号Ｒを出力するＰＭ
ＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ
２と、遅延制御信号ＴＤ０〜ＴＤ３がゲートに入力さ
れ、ドレインにＮＭＯＳトランジスタＮＭ２のソースが
接続され、ソースに遅延発生回路ＤＧのノードＨ０〜Ｈ
３がそれぞれ接続されるＮＭＯＳパストランジスタＮ０
〜Ｎ３からなる選択回路とによって構成される。

【００４８】遅延発生回路ＤＧのノードＨ０は入力信号
Ｓを入力とするインバータの出力ノードである。このノ
ードＨ０の信号に対して、ノードＨ１，Ｈ２，Ｈ３とな
るに従いインバータ２段の遅延が加算される。

【００４９】以下、図１０の動作波形を参照して図１１
に示す可変遅延回路の動作について説明する。まず、遅
延制御信号ＴＤ０〜ＴＤ３が“１０００”とする。これ
により、パストランジスタＮ０だけがオンしてトランジ
スタＮＭ２のソースに接続された状態となる。

【００５０】このとき、入力信号Ｓがロー（“０”）の
状態からハイ（“１”）の状態へ立ち上がると、遅延発
生回路のノードＨ０にはインバータ１段分の遅れでハイ
からロー状態になる。

【００５１】一方、トランジスタＰＭ２がオンからオフ
状態に、ＮＭＯＳトランジスタＮＭ２がオフからオン状
態になるので、遅延発生回路ＤＧのノードＨ０がトラン
ジスタＮ０とＮＭ２のソース・ドレイン経路を経由して
出力ノードＲに接続される。従って、出力ノードＲには
前述したインバータ１段分の遅れと、トランジスタＮ０
とＮＭ２における遅延を含めた遅れであるオフセットｔ
ｏｓ経過後に、ハイからロー状態になる。

【００５２】以下、同様にして遅延制御信号ＴＤ１〜Ｔ
Ｄ３のいずれかが“１”となることによって、遅延発生
回路ＤＧのノードが１つ選択されて、図１０の動作波形
図に示すように、オフセットｔｏｓと、前述したそれぞ
れのインバータ２段分の遅延を持って入力信号Ｓの反転
信号であるロー状態がノードＨ１〜Ｈ３の対応するパス
トランジスタＮ１〜Ｎ３がトランジスタＮＭ２のソース
に接続される。この結果、出力ノードＲは、遅延発生回
路ＤＧのノードＨ１〜Ｈ３のそれぞれの遅延に応じて立
ち下がり、ロー状態となる。

【００５３】次に、入力信号Ｓがハイからロー状態に立
ち下がると、トランジスタＮＭ２がオフ状態となるの
で、遅延発生回路ＤＧのノードＨ０は出力ノードと切り
離される。これと同時に、トランジスタＰＭ２がオン状
態になり、出力ノードＲがトランジスタＰＭ２での遅延
の後にハイ状態に戻る。すなわち、制御信号ＴＤ０〜Ｔ
Ｄ３及びノードＨ０〜Ｈ３の状態にかかわらず、入力信
号Ｓの立ち下がりに同期して、出力ノードの遅延信号Ｒ
はリセットされる。

【００５４】本実施の形態の可変遅延回路では、オフセ
ットｔｏｓはノードＳ−Ｈ０−Ｒ間の遅延時間であり、
３入力論理ゲート１段の遅延に相当する。また、可変刻
み幅はインバータ２段の遅延に相当する。

【００５５】図１１に示した可変遅延回路のオフセット
ｔｏｓおよび可変刻み幅ｔｄｗの特性を前述した実施の
形態と同様に、シミュレーションした。その結果、本実
施の形態の可変遅延回路では、第１の従来例に対してオ
フセットｔｏｓは５５％減の３５ｐｓ、可変刻み幅ｔｄ
ｗは２４％減の３９ｐｓが得られた。これより、本実施
の形態におけるパストランジスタ回路を用いた可変遅延
回路の構成でも、オフセット及び可変刻み幅を同時に低
減できることが分かった。

【００５６】また、４段階の遅延切り換え可能な可変遅
延回路を構成する場合の本実施の形態の回路規模は、第
１の従来例と比べて５０％減のトランジスタ数２０個な
ので、更に大幅に低減できることが分かった。

【００５７】＜実施の形態３＞図１２は本発明の第３の
実施の形態を示す図であり、第１の実施の形態のダイナ
ミック論理回路を用いた可変遅延回路の改良回路であ
る。本実施の形態の可変遅延回路では、高速サイクル動
作を可能にするために、遅延発生回路ＤＧにデューティ
比調整回路を設けたデューティ比調整機能付き遅延発生
回路ＤＧＤを用いる点が第１の実施の形態例と異なる。
デューティ比調整機能付き遅延発生回路ＤＧＤは、入力
信号Ｓを順次遅延させると同時にデューティ比を小さく
した信号をノードＧ０〜Ｇ３から発生する。

【００５８】図１３に、本実施の形態の、デューティ比
調整機能付き遅延発生回路ＤＧＤを用いた可変遅延回路
の動作波形を示す。第１の実施の形態と同様に、遅延制
御信号ＴＤ０〜ＴＤ３により、遅延信号Ｒの遅延を４段
階切り換えた場合の動作波形を示している。オフセット
ｔｏｓ、可変刻み幅ｔｄｗは第１の実施の形態と同等に
できる。本実施の形態の可変遅延回路の遅延信号Ｒは、
ノードＧ０，Ｇ１，Ｇ２，Ｇ３の順で遅延が大きくなる
と同時にデューティ比が小さくなる点が第１の実施の形
態の可変遅延回路の動作と異なる。

【００５９】図１５は、図１２のデューティ比調整機能
付き遅延発生回路ＤＧＤの具体的構成の一例を示す可変
遅延回路の構成図である。デューティ比調整機能付き遅
延発生回路ＤＧＤは、多段のインバータおよびＮＡＮＤ
ゲートで構成されている。第１の実施の形態の遅延発生
回路ＤＧとは、ノードＧ２を出力とするインバータの前
段のインバータの代わりに、ノードＧ１の出力と入力信
号Ｓとを入力とする２入力ＮＡＮＤゲート２０を設け、
ノードＧ３を出力とするインバータの前段のインバータ
の代わりに、ノードＧ２の出力と入力信号Ｓとを入力と
する２入力ＮＡＮＤゲート３０を設けている点が相違す
る。

【００６０】ＮＡＮＤゲート２０および３０は、図１３
の動作波形図に示したように、それぞれノードＧ２及び
Ｇ３の立ち下がるタイミングを早くして、図７の動作波
形図と比べてデューティ比を小さくすることができる。

【００６１】図５（ａ）に示した構成のパルス生成回路
１０を構成する可変遅延回路１１として、第１の実施の
形態の図８に示した可変遅延回路を用いた場合の動作波
形を図１４（ａ）に、本実施の形態の図１５に示した可
変遅延回路を用いた場合の動作波形を図１４（ｂ）に示
す。なお、それぞれの図は遅延信号Ｒの遅延を最大にし
た場合を示している。図１４（ａ）及び図１４（ｂ）に
おいて、Ｇ３は遅延発生回路ＤＧおよびデューティ比調
整機能付き遅延発生回路ＤＧＤのノード信号、ｔｃは入
力信号Ｓのサイクル時間、ｔｗｓは入力信号Ｓのパルス
幅（ｔｃに依存せず一定）、ｔｇはノードＧ３の信号の
遅延時間、ｔｇｆは入力信号Ｓが立ち下がりノードＧ３
が立ち下がるまでの時間である。

【００６２】第１の実施の形態または本実施の形態の可
変遅延回路を用いたパルス生成回路では、いずれもサイ
クル時間ｔｃが小さくなると、前サイクル以内にノード
Ｇ３が立ち下がらないため、入力信号Ｓが立ち上がると
同時に遅延信号Ｒが立ち下がり、遅延信号Ｒの遅延が制
御不能となる。このため、図１４（ａ）のように、パル
ス生成回路の出力Ｑが“１”（ハイ状態）に固定とな
る。なお、図１４（ｂ）では、まだ遅延信号Ｒの遅延が
制御不能にならない状態を示している。

【００６３】すなわち、パルス生成回路が正常に動作す
る最小サイクル時間ｔｃ（ｍｉｎ）は、入力信号Ｓが立
ち上がってからノードＧ３が立ち下がるまでの時間であ
り、ｔｃ（ｍｉｎ）＝ｔｗｓ＋ｔｇｆとなる。図１４
（ａ）の動作波形図では、入力信号Ｓが立ち下がりノー
ドＧ３が立ち下がるまでの時間ｔｇｆは、ノードＧ３の
信号の遅延時間ｔｇにほぼ等しい（ｔｇｆ＝ｔｇ）。一
方、図１４（ｂ）の動作波形図ではノードＧ３のデュー
ティ比が小さい（ｔｇｆ＜ｔｇ）。したがって，本実施
の形態の可変遅延回路は、第１の実施の形態の可変遅延
回路よりも最小サイクル時間ｔｃ（ｍｉｎ）が小さく、
サイクルの高速化が可能である。

【００６４】＜実施の形態４＞図１６は、本発明の第４
の実施の形態を示すパストランジスタ論理回路を用いた
可変遅延回路であり、第２の実施の形態の改良回路を示
している。本実施の形態の可変遅延回路では、高速サイ
クル動作を可能にするため、遅延発生回路ＤＧの代わり
にデューティ比調整機能付き遅延発生回路ＤＧＤを用い
る点が第２の実施の形態と異なる。デューティ比調整機
能付き遅延発生回路ＤＧＤは、入力信号Ｓを順次遅延さ
せると同時にデューティ比を小さくした反極性の信号を
ノードＨ０〜Ｈ３から発生する。

【００６５】図１７に、本実施の形態の可変遅延回路の
動作波形を示す。第２の実施の形態と同様に、遅延制御
信号ＴＤ０〜ＴＤ３で遅延信号Ｒの遅延を４段階切り換
えた場合を示している。オフセットｔｏｓと可変刻み幅
ｔｄｗは、第２の実施の形態と同等にできる。本実施の
形態の可変遅延回路の遅延信号ＲがノードＨ０，Ｈ１，
Ｈ２，Ｈ３の順で遅延が大きくなると同時にデューティ
比が小さくなる点が、第２の実施の形態の可変遅延回路
と異なる。

【００６６】本実施の形態の可変遅延回路では、第３の
実施の形態の可変遅延回路と同等の効果を得ることがで
き、しかも本実施の形態の可変遅延回路は第２の実施の
形態の可変遅延回路よりもサイクルを高速化できる。

【００６７】図１８は、図１６のデューティ比調整機能
付き遅延発生回路ＤＧＤを具体的に示した可変遅延回路
の一構成例である。デューティ比調整機能付き遅延発生
回路ＤＧＤは多段のインバータおよびＮＯＲゲート２
１，３１で構成されている。第２の実施の形態の遅延発
生回路ＤＧとは、ノードＨ２を出力とするインバータの
前段のインバータの代わりに、ノードＨ１の出力と入力
信号Ｓとを入力とする２入力ＮＯＲゲート２１を設け、
ノードＨ３を出力とするインバータの前段のインバータ
の代わりに、ノードＨ２の出力と入力信号Ｓとを入力と
する２入力ＮＯＲゲート３１を設けている点が相違す
る。

【００６８】ＮＯＲゲート２１，３１は、ノードＨ２，
Ｈ３の立ち上がるタイミングを早くして、デューティ比
を小さくすることができる。

【００６９】＜実施の形態５＞図１９は、本発明の第５
の実施の形態を示すパルス生成回路の動作波形図であ
る。図５（ａ）に示したパルス生成回路１０の可変遅延
回路１１に、第１〜第４の実施の形態で述べたいずれか
の可変遅延回路を用いた場合の、入力信号Ｓと、遅延信
号Ｒと、パルス信号Ｑの動作波形を示している。入力信
号Ｓのパルス幅ｔｗｓは、入力信号Ｓのサイクル時間ｔ
ｃに依存せず一定である。

【００７０】パルス信号Ｑは、入力信号Ｓの立ち上がり
に同期して立ち下がり、遅延信号Ｒの立ち下がりに同期
して立ち上がる。従って、パルス信号Ｑのパルス幅ｔｗ
ｐは遅延信号Ｒの遅延時間ｔｄとほぼ等しくなる。本実
施の形態のパルス生成回路は、第３の従来例と異なり、
遅延信号Ｒが入力信号Ｓの立ち下がりに同期して立ち上
がる。そのため、最小サイクル時間ｔｃ（ｍｉｎ）は、
可変遅延回路に律速される。

【００７１】図２０は、図５（ａ）に示したパルス生成
回路１０の可変遅延回路１１に、図１に示した第１の従
来例の可変遅延回路を適用した場合の特性Ａと、図８に
示した第１の実施の形態の可変遅延回路を適用した場合
の特性Ｂと、図１５に示した第３の実施の形態の可変遅
延回路を適用した場合の特性Ｃとを示す特性線図であ
る。図２０において、縦軸はパルス生成回路の最小サイ
クル時間ｔｃ（ｍｉｎ）であり、横軸はパルス生成回路
のパルス信号Ｑのパルス幅ｔｗｐを示す。

【００７２】なお、図２０はパルス信号Ｑのパルス幅ｔ
ｗｐ（遅延信号Ｒの遅延ｔｄとほぼ等しい）と、最小サ
イクル時間ｔｃ（ｍｉｎ）の関係を回路シミュレーショ
ンにより求めた結果を示している。ただし回路シミュレ
ーションは、前提条件として、入力信号Ｓのパルス幅ｔ
ｗｓを５００ｐｓ、入力信号Ｓの立ち上がり時間ｔｒと
立ち下がり時間ｔｆを共に４０ｐｓとして行った。

【００７３】図２０に示したシミュレーション結果よ
り、第２の実施の形態の可変遅延回路を適用した場合の
特性線Ｂは、全域に渡って第１の従来例の可変遅延回路
を適用した場合の特性線Ａよりも５０ｐｓ程度最小サイ
クル時間ｔｃ（ｍｉｎ）の短縮が可能であり、第３の実
施の形態の可変遅延回路を適用した場合は、パルス信号
Ｑのパルス幅ｔｗｐにほとんど依存することなく、最小
サイクル時間ｔｃ（ｍｉｎ）を小さく一定にすることが
可能である。

【００７４】これより、実施の形態で述べた本発明に係
るいずれの可変遅延回路を、パルス生成回路に適用して
もサイクル高速化に有効であることがわかる。さらに、
第１及び第２の実施の形態で述べたように、本発明に係
る可変遅延回路はオフセットｔｏｓおよび可変刻み幅ｔ
ｄｗが小さく、構成するトランジスタ数が従来例と比べ
て少ないため、パルス生成回路においてパルス幅ｔｗｐ
を細くできる。また、パルス生成回路の小面積化および
低電力化を図ることができる。同等の効果が、第３の実
施の形態において図１５に示した可変遅延回路を適用し
た場合でも期待できることは言うまでもない。

【００７５】＜実施の形態６＞図２１は、本発明の第６
の実施の形態を示すシステムＬＳＩ内のクロックパルス
生成回路に適用した場合のＬＳＩチップの構成図であ
る。システムＬＳＩチップ４０はランダムアクセスメモ
リ（ＲＡＭ）のマクロセル４１、マイクロプロセッシン
グユニット（ＭＰＵ）のマクロセル４２等を搭載したＬ
ＳＩであり、外部クロックＣＬＫに同期して動作する。

【００７６】システムＬＳＩを高速化するには、外部ク
ロックＣＬＫが入ってからマクロセルが動作し処理した
データを外部に出力するまでの時間を短縮する必要があ
る。したがって、外部クロックＣＬＫからデューティ比
が小さいクロック（ネガティブエッジの遅延が小さいク
ロック）を生成すれば、クロック伝播用バッファ３３を
構成するＰＭＯＳとＮＭＯＳトランジスタとのβ比調整
により、ネガティブエッジの遅延を犠牲にして、すなわ
ち、ネガティブエッジの遅延が少々大きくなっても、ポ
ジティプエッジの遅延つまりクロック遅延を小さくでき
るので、ＬＳＩの高速化を図れる。

【００７７】さらに、第５の実施の形態で述べたパルス
生成回路をグローバルクロックＧＢＫを生成するグロー
バルクロックパルス生成回路４４に適用すれば、図２０
で説明したように小面積化、低電力化およびサイクルの
高速化を図ることができる。一方、各マクロセルでは高
速化を図るためダイナミック論理回路等がしばしば使用
される。その場合、マクロセル内で使用するクロックの
パルス幅を調整する必要があるため、ローカルクロック
ＬＣＫを生成するローカルクロックパルス生成回路４５
を搭載する。

【００７８】このローカルクロックパルス生成回路４５
にも、第５の実施の形態で述べたパルス生成回路を適用
することにより、小面積化、低電力化およびサイクルの
高速化を図ることができる。

【００７９】従って、第５の実施の形態で述べたパルス
生成回路を用いることにより、システムＬＳＩ全体の高
速化、小面積化、低電力化およびサイクル高速化を図る
ことができる。

【００８０】以上、本発明の好適な実施の形態例につい
て説明したが、本発明は上記実施の形態例に限定される
ものではなく、本発明の精神を逸脱しない範囲内におい
て、種々の設計変更をなし得ることは勿論である。例え
ば、第１及び第２の実施の形態では選択回路をＮＭＯＳ
ダイナミック論理回路構成、あるいはＮＭＯＳパストラ
ンジスタ論理回路構成で説明したが、ＰＭＯＳダイナミ
ック論理回路、あるいはＰＭＯＳパストランジスタ回路
を用いても構成できるし、遅延信号を４段階切り換えで
説明したが、４段階以上の多段階切り換えにも変更でき
ることは言うまでもない。

【００８１】

【発明の効果】前述した実施の形態から明らかなよう
に、本発明の可変遅延回路は、回路内のマルチプレクサ
をダイナミック論理回路またはパストランジスタ論理回
路で構成することにより、オフセット、可変刻み幅およ
びトランジスタ数を低減することができる。すなわち、
本発明の可変遅延回路は、第１および第２の従来例と比
較した場合、オフセットを５５〜６３％、可変刻み幅を
１０〜２４％、トランジスタ数を４５〜５０％それぞれ
低減できる。

【００８２】また、可変遅延回路内の遅延発生回路を、
入力信号を遅延させる過程で同時にデューティ比を小さ
くするように構成することにより、可変遅延回路をパル
ス生成回路に適用した場合にサイクルの高速化を図るこ
とができる。

【００８３】さらに、本発明の可変遅延回路をパルス生
成回路に適用した場合、パルス生成回路のサイクルの高
速化が可能である。

【００８４】また、更に本発明の可変遅延回路を適用し
たパルス生成回路を、システムＬＳＩのグローバルクロ
ックパルス生成回路、或いはローカルクロック生成回路
に用いれば、システムＬＳＩの高速化、小面積化、低電
力化、およびサイクル高速化を図ることができる。

【図面の簡単な説明】

【図１】第１の従来例を示す可変遅延回路の構成図。

【図２】図１に示した可変遅延回路の動作波形図。

【図３】第２の従来例を示す可変遅延回路の構成図。

【図４】図３に示した可変遅延回路の動作波形図。

【図５】第３の従来例を示す図であり、（ａ）はパルス
生成回路の構成図、（ｂ）は従来例の可変遅延回路を用
いた場合のサイクル時間が大の場合の動作波形図、
（ｃ）は同じくサイクル時間が小の場合の動作波形図。

【図６】本発明の第１の実施の形態を示すダイナミック
論理回路形式の可変遅延回路の構成図。

【図７】図６に示した可変遅延回路の動作波形図。

【図８】図６の遅延発生回路を具体的に示した可変遅延
回路の構成図。

【図９】本発明の第２の実施の形態を示すパストランジ
スタ論理回路形式の可変遅延回路の構成図。

【図１０】図９に示した可変遅延回路の動作波形図。

【図１１】図９の遅延発生回路を具体的に示した可変遅
延回路の構成図。

【図１２】本発明の第３の実施の形態を示すダイナミッ
ク論理回路形式の可変遅延回路の構成図。

【図１３】図１２に示した可変遅延回路の動作波形図。

【図１４】パルス生成回路の動作波形図であり、（ａ）
はパルス回路に図８の可変遅延回路を用いた場合、
（ｂ）はパルス回路に図１５の可変遅延回路を用いた場
合。

【図１５】図１３のデューティ比調整機能付き遅延発生
回路を具体的に示した可変遅延回路の構成図。

【図１６】本発明の第４の実施の形態を示すパストラン
ジスタ論理回路形式の可変遅延回路の構成図。

【図１７】図１６に示した可変遅延回路の動作波形図。

【図１８】図１６のデューティ比調整機能付き遅延発生
回路を具体的に示した可変遅延回路の構成図。

【図１９】本発明の第５の実施の形態を示すパルス生成
回路の動作波形図。

【図２０】図１の従来例の可変遅延回路と、図８および
図１５に示した第１および第３の実施の形態の可変遅延
回路をパルス生成回路に適用した場合の特性線図。

【図２１】本発明の第６の実施の形態を示すシステムＬ
ＳＩの構成図。

【符号の説明】

１０…パルス生成回路、１１…可変遅延回路、１２…Ｎ
ＡＮＤゲート、２０，３０…ＮＡＮＤゲート、２１，３
１…ＮＯＲゲート、４０…システムＬＳＩチップ、４
１，４２…マクロセル、４３…クロック伝播用バッフ
ァ、４４…グローバルクロックパルス生成回路、４５…
ローカルクロックパルス生成回路、Ｓ…入力信号（入力
ノード）、Ｒ…遅延信号（出力ノード）、Ｑ…パルス信
号、ＣＬＫ…外部クロック、ＴＤ０〜ＴＤ３…遅延制御
信号、ＤＧ…遅延発生回路、ＤＧＤ…デューティ比調整
機能付き遅延発生回路、Ｇ０〜Ｇ３…ＤＧ又はＤＧＤで
発生した信号の出力ノード、Ｈ０〜Ｈ３…ＤＧ又はＤＧ
Ｄで発生した反極性の信号の出力ノード、Ｎ０〜Ｎ３，
Ｎ０ａ〜Ｎ３ａ，Ｎ０ｂ〜Ｎ３ｂ，ＮＭ１，ＮＭ２…Ｎ
ＭＯＳトランジスタ、ＰＭ１，ＰＭ２…ＰＭＯＳトラン
ジスタ、ＧＢＫ…グローバルクロック、ｔｃ…サイクル
時間、ｔｃ（ｍｉｎ）…最小サイクル時間、ｔｒ…立ち
上がり時間、ｔｆ…立ち下がり時間、ｔｏｓ…オフセッ
ト、ｔｄｗ…可変刻み幅、ｔｄ…遅延信号Ｒの遅延時
間、ｔｗｓ…入力信号のパルス幅、ｔｗｐ…信号Ｑのパ
ルス幅、ｔｇ…ノードＧ３の信号の遅延時間、ｔｇｆ…
入力信号Ｓが立ち下がりノードＧ３が立ち下がるまでの
時間。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 南部 博昭 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 荒川 文彦 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 5B062 AA01 AA03 AA05 CC09 DD10 HH01 HH08 5B079 AA07 CC02 CC14 DD05 DD06 DD13 DD17 5J001 AA05 BB00 BB10 BB11 BB12 CC02 DD04 DD09 5M024 AA01 AA41 AA54 BB27 DD82 GG01 KK37 PP01 PP02 PP03 PP07 PP10

Claims (11)

【特許請求の範囲】
1. 【請求項１】入力信号から順次それぞれ異なる遅延を有
   する複数の遅延信号を生成する遅延発生回路と、 前記遅延発生回路により生成された複数の遅延信号から
   一つの遅延信号を選択制御信号により選択して出力ノー
   ドに出力する選択回路と、 前記選択回路の出力ノードを前記入力信号と同期してリ
   セットするリセット手段を具備することを特徴とする可
   変遅延回路。
2. 【請求項２】請求項１記載の可変遅延回路において、前
   記遅延発生回路は、前記入力信号と直列に接続した複数
   段の遅延手段の各接続ノードから遅延した信号を取り出
   すことを特徴とする可変遅延回路。
3. 【請求項３】請求項２記載の可変遅延回路において、前
   記遅延手段は論理ゲートで構成されることを特徴とする
   可変遅延回路。
4. 【請求項４】請求項３記載の可変遅延回路において、前
   記遅延発生回路は前記順次遅延した信号のデューティ比
   を小さくする手段を更に具備することを特徴とする可変
   遅延回路。
5. 【請求項５】請求項１〜４のいずれか１項に記載の可変
   遅延回路において、前記選択回路を活性化・非活性化す
   る活性化回路をさらに具備し、前記選択回路はダイナミ
   ック論理回路で構成されることを特徴とする可変遅延回
   路。
6. 【請求項６】請求項５記載の可変遅延回路において、前
   記ダイナミック論理回路はＮＭＯＳダイナミック論理回
   路であることを特徴とする可変遅延回路。
7. 【請求項７】請求項１〜４のいずれか１項に記載の可変
   遅延回路において、前記選択回路はパストランジスタ論
   理回路で構成されることを特徴とする可変遅延回路。
8. 【請求項８】請求項７記載の可変遅延回路において、前
   記パストランジスタ論理回路はＮＭＯＳトランジスタで
   構成することを特徴とする可変遅延回路。
9. 【請求項９】請求項６または８記載の可変遅延回路にお
   いて、前記入力信号と同期して出力ノードをリセットす
   るリセット手段は、前記入力信号の立ち下がりに同期し
   て前記出力ノードをリセットすることを特徴とする可変
   遅延回路。
10. 【請求項１０】入力信号と、該入力信号を可変遅延回路
    を介して得られる遅延信号とからパルスを生成するパル
    ス生成回路であって、前記可変遅延回路に請求項１〜９
    のいずれか１項に記載の可変遅延回路を用いることを特
    徴とするパルス生成回路。
11. 【請求項１１】クロックに同期して動作するランダムア
    クセスメモリを含むメモリマクロセルと、クロックに同
    期して動作するマイクロプロセッシングユニットを含む
    ＭＰＵマクロセルとを少なくとも有し、外部クロックか
    らグローバルクロックを生成して前記メモリマクロセル
    および前記ＭＰＵマクロセルに対してクロックとして供
    給するグローバルクロックパルス回路を搭載するシステ
    ムＬＳＩであって、前記グローバルパルス回路に請求項
    １０記載のパルス生成回路を用いることを特徴とするシ
    ステムＬＳＩ。