JP2000349602A - 論理回路 - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
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Abstract
(57)【要約】
【課題】従来と同じ遅延時間で、かつ、データ選択機能
を持つＤ型フリップフロップ回路ＤＦＦとして動作する
論理回路を提供する。 【解決手段】入力端子Ｉ１（Ｉ２）から出力端子Ｏ１迄
の各データ伝播経路を、従来のＤＦＦと同様、経路が４
個の論理ゲートとなるように２個のトランスミッション
ゲートＴＧ１０ａ（ＴＧ１０ｂ），ＴＧ１１と、２個の
インバータＩＶ１０，ＩＶ１１で構成する。クロックＣ
ＬＫと反転した選択信号／ｓｅｌを入力とするＮＯＲ１
２ａ（ＣＬＫと選択信号ｓｅｌを入力とするＮＯＲ１２
ｂ）によりＴＧ１０ａ（ＴＧ１０ｂ）を制御し、ＣＬＫ
によりＴＧ１１を制御する。選択信号により、２つの入
力データの一方を選択して出力することが可能となる。 【効果】同じ遅延時間でありながら、データ選択機能を
持つＤＦＦをパイプライン回路に用いることにより、パ
イプライン回路の高速化を図ることができる。
を持つＤ型フリップフロップ回路ＤＦＦとして動作する
論理回路を提供する。 【解決手段】入力端子Ｉ１（Ｉ２）から出力端子Ｏ１迄
の各データ伝播経路を、従来のＤＦＦと同様、経路が４
個の論理ゲートとなるように２個のトランスミッション
ゲートＴＧ１０ａ（ＴＧ１０ｂ），ＴＧ１１と、２個の
インバータＩＶ１０，ＩＶ１１で構成する。クロックＣ
ＬＫと反転した選択信号／ｓｅｌを入力とするＮＯＲ１
２ａ（ＣＬＫと選択信号ｓｅｌを入力とするＮＯＲ１２
ｂ）によりＴＧ１０ａ（ＴＧ１０ｂ）を制御し、ＣＬＫ
によりＴＧ１１を制御する。選択信号により、２つの入
力データの一方を選択して出力することが可能となる。 【効果】同じ遅延時間でありながら、データ選択機能を
持つＤＦＦをパイプライン回路に用いることにより、パ
イプライン回路の高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路に係り、特
にデータの選択機能を有するフリップフロップ回路とし
て動作する論理回路に関する。
にデータの選択機能を有するフリップフロップ回路とし
て動作する論理回路に関する。
【０００２】
【従来の技術】高速動作する論理回路を構成する場合、
組合せ回路中にフリップフロップを挿入して組合せ回路
をフリップフロップで区切られる複数のステージに分割
し、各ステージで並列に処理を実行させる構成、すなわ
ちパイプライン構成とすることが一般に知られている。
パイプライン構成とすることによりスループットを向上
させ、論理回路全体の高速動作を図ることができる。そ
のため、フリップフロップは論理回路を構成する基本回
路となっている。
組合せ回路中にフリップフロップを挿入して組合せ回路
をフリップフロップで区切られる複数のステージに分割
し、各ステージで並列に処理を実行させる構成、すなわ
ちパイプライン構成とすることが一般に知られている。
パイプライン構成とすることによりスループットを向上
させ、論理回路全体の高速動作を図ることができる。そ
のため、フリップフロップは論理回路を構成する基本回
路となっている。
【０００３】図２は、従来用いられてきたフリップフロ
ップ回路の一例であり、５個のインバータＩＶ１〜ＩＶ
５と、２個のトライステートインバータＴＩＶ１，ＴＩ
Ｖ２と、２個のトランスミッションゲートＴＧ１，ＴＧ
２とから構成されている。このフリップフロップ回路
は、回路動作の基準信号であるクロック信号ＣＬＫの立
ち上がり時点での入力信号Ｉ１の電圧を取り込み、その
信号を出力端子Ｏ１に出力し、再度クロック信号ＣＬＫ
が立ち上がるまで保持する機能を持つ。図３に、図２の
フリップフロップ回路の真理値表を示す。
ップ回路の一例であり、５個のインバータＩＶ１〜ＩＶ
５と、２個のトライステートインバータＴＩＶ１，ＴＩ
Ｖ２と、２個のトランスミッションゲートＴＧ１，ＴＧ
２とから構成されている。このフリップフロップ回路
は、回路動作の基準信号であるクロック信号ＣＬＫの立
ち上がり時点での入力信号Ｉ１の電圧を取り込み、その
信号を出力端子Ｏ１に出力し、再度クロック信号ＣＬＫ
が立ち上がるまで保持する機能を持つ。図３に、図２の
フリップフロップ回路の真理値表を示す。
【０００４】図２に示したフリップフロップ回路を実際
に作成すると、図４のタイミングチャートに示すよう
に、回路に伝播遅延があるため、クロック信号ＣＬＫの
立ち上がりから一定の時間（遅延時間ｔｄ）だけずれて
出力端子Ｏ１に信号が出力される。また、入力端子Ｉ１
とデータを記憶するノードｎ１との間にも伝播遅延を持
つ素子が介在するため、クロック信号ＣＬＫが立ち上が
るよりも一定時間（セットアップ時間ｔｓ）以上前に入
力端子Ｉ１への信号が確定していなくてはならない。
に作成すると、図４のタイミングチャートに示すよう
に、回路に伝播遅延があるため、クロック信号ＣＬＫの
立ち上がりから一定の時間（遅延時間ｔｄ）だけずれて
出力端子Ｏ１に信号が出力される。また、入力端子Ｉ１
とデータを記憶するノードｎ１との間にも伝播遅延を持
つ素子が介在するため、クロック信号ＣＬＫが立ち上が
るよりも一定時間（セットアップ時間ｔｓ）以上前に入
力端子Ｉ１への信号が確定していなくてはならない。
【０００５】図５は、フリップフロップ回路Ｆ／Ｆ間に
組合せ回路Ｃｏｍｂをはさんだパイプライン回路の例で
ある。パイプライン回路では、フリップフロップ回路自
身の遅延（遅延時間ｔｄとセットアップ時間ｔｓ）とフ
リップフロップ回路間の遅延時間（すなわち、組合せ回
路の遅延時間ｔｃｏｍｂ）との和がパイプライン回路の
サイクル時間ｔｃｙｃを決めている。そのため、これら
の遅延時間をできるだけ短くすることが高速動作するパ
イプライン回路を設計する際に重要である。パイプライ
ン回路のサイクル時間ｔｃｙｃは、次式のように決ま
る。
組合せ回路Ｃｏｍｂをはさんだパイプライン回路の例で
ある。パイプライン回路では、フリップフロップ回路自
身の遅延（遅延時間ｔｄとセットアップ時間ｔｓ）とフ
リップフロップ回路間の遅延時間（すなわち、組合せ回
路の遅延時間ｔｃｏｍｂ）との和がパイプライン回路の
サイクル時間ｔｃｙｃを決めている。そのため、これら
の遅延時間をできるだけ短くすることが高速動作するパ
イプライン回路を設計する際に重要である。パイプライ
ン回路のサイクル時間ｔｃｙｃは、次式のように決ま
る。
【０００６】 ｔｃｙｃ ＝ｔｓ＋ｔｄ＋ｔｃｏｍｂ …(１) 従って、論理回路を高速に動作させるには、このサイク
ル時間ｔｃｙｃを短くすることが必要である。しかし、
大規模集積回路（ＬＳＩ）に目的の論理機能を持たせる
ためには、組合せ回路Ｃｏｍｂを削減することはでき
ず、また１素子あたりの遅延時間もフリップフロップ回
路Ｆ／Ｆに比べ小さい。そこで、フリップフロップ回路
の高速化が、論理回路の高速化を達成する上で必要とさ
れている。
ル時間ｔｃｙｃを短くすることが必要である。しかし、
大規模集積回路（ＬＳＩ）に目的の論理機能を持たせる
ためには、組合せ回路Ｃｏｍｂを削減することはでき
ず、また１素子あたりの遅延時間もフリップフロップ回
路Ｆ／Ｆに比べ小さい。そこで、フリップフロップ回路
の高速化が、論理回路の高速化を達成する上で必要とさ
れている。
【０００７】フリップフロップ回路を用いた論理回路の
高速化手法に、フリップフロップ回路中に機能を付加す
る構成が知られている。たとえば、特開平７−２３１２
４６号公報や特開平６−４５８７９号公報などに開示さ
れている。
高速化手法に、フリップフロップ回路中に機能を付加す
る構成が知られている。たとえば、特開平７−２３１２
４６号公報や特開平６−４５８７９号公報などに開示さ
れている。
【０００８】特開平７−２３１２４６号公報は、フリッ
プフロップ回路の構成要素であるラッチ回路に論理積否
定（ＮＡＮＤ）の機能を持たせた例である。このＮＡＮ
Ｄの機能を有するラッチ回路を用いてフリップフロップ
回路を構成した場合、図２に示したインバータＩＶ３あ
るいはインバータＩＶ５をＮＡＮＤ素子に置き換えたよ
うな形のフリップフロップ回路となる。この置き換えに
より、ＮＡＮＤ機能を有するフリップフロップ回路を実
現している。
プフロップ回路の構成要素であるラッチ回路に論理積否
定（ＮＡＮＤ）の機能を持たせた例である。このＮＡＮ
Ｄの機能を有するラッチ回路を用いてフリップフロップ
回路を構成した場合、図２に示したインバータＩＶ３あ
るいはインバータＩＶ５をＮＡＮＤ素子に置き換えたよ
うな形のフリップフロップ回路となる。この置き換えに
より、ＮＡＮＤ機能を有するフリップフロップ回路を実
現している。
【０００９】また、特開平６−４５８７９号公報は、フ
リップフロップ回路にデータの選択機能を持たせた例で
ある。この例では、マスター・スレーブ型のフリップフ
ロップ回路を対象としており、マスター部に複数のデー
タをラッチする機構と、そのうちの一つを選択してスレ
ーブ側に供給する機構を追加することによりデータ選択
機能を有するフリップフロップ回路を実現している。
リップフロップ回路にデータの選択機能を持たせた例で
ある。この例では、マスター・スレーブ型のフリップフ
ロップ回路を対象としており、マスター部に複数のデー
タをラッチする機構と、そのうちの一つを選択してスレ
ーブ側に供給する機構を追加することによりデータ選択
機能を有するフリップフロップ回路を実現している。
【００１０】
【発明が解決しようとする課題】しかしながら、前述し
た特開平６−４５８７９号公報に開示された従来のデー
タ選択機能付きフリップフロップ回路では、データを保
持する回路が３箇所に必要となるため、面積が大きくな
る。さらに、選択できるデータ数は２つである。
た特開平６−４５８７９号公報に開示された従来のデー
タ選択機能付きフリップフロップ回路では、データを保
持する回路が３箇所に必要となるため、面積が大きくな
る。さらに、選択できるデータ数は２つである。
【００１１】そこで、本発明の目的は、２つのデータを
選択できるデータ選択機能を持つにもかかわらず動作速
度が従来のフリップフロップ回路と同等であり、かつ、
従来のデータ選択機能付きフリップフロップ回路と比べ
て面積が小さいデータ選択機能付きフリップフロップ回
路として動作する論理回路を提供することである。ま
た、３個以上のデータが選択できるデータ選択機能付き
フリップフロップ回路として動作する論理回路を提供す
ることも本発明の目的である。
選択できるデータ選択機能を持つにもかかわらず動作速
度が従来のフリップフロップ回路と同等であり、かつ、
従来のデータ選択機能付きフリップフロップ回路と比べ
て面積が小さいデータ選択機能付きフリップフロップ回
路として動作する論理回路を提供することである。ま
た、３個以上のデータが選択できるデータ選択機能付き
フリップフロップ回路として動作する論理回路を提供す
ることも本発明の目的である。
【００１２】
【課題を解決するための手段】本発明に係る第１の論理
回路は、第１および第２のデータ入力端子と、第１およ
び第２の選択信号入力端子と、基準信号入力端子と、出
力端子とを有し、前記第１および第２のデータ入力端子
に入力された第１および第２のデータのどちらかを、前
記第１および第２の選択信号入力端子に入力された互い
に反転した選択信号により選択し、前記基準信号入力端
子に入力された基準信号に同期して前記選択信号により
選択されたデータを前記出力端子から出力するように構
成した論理回路であって、２入力のデータ選択機能付き
フリップフロップ回路として動作する。
回路は、第１および第２のデータ入力端子と、第１およ
び第２の選択信号入力端子と、基準信号入力端子と、出
力端子とを有し、前記第１および第２のデータ入力端子
に入力された第１および第２のデータのどちらかを、前
記第１および第２の選択信号入力端子に入力された互い
に反転した選択信号により選択し、前記基準信号入力端
子に入力された基準信号に同期して前記選択信号により
選択されたデータを前記出力端子から出力するように構
成した論理回路であって、２入力のデータ選択機能付き
フリップフロップ回路として動作する。
【００１３】この第１の論理回路は、以下のように構成
する。すなわち、出力部が第１のトランスミッションゲ
ート（例えば、図６の回路で言えば、トランスミッショ
ンゲートＴＧ１１である。以下、図６と対応する構成部
分には、その参照符号を付して説明する。）に接続され
た第１のインバータＩＶ１０と、出力部が前記出力端子
Ｏ１に接続された第２のインバータＩＶ１１と、一方の
入力に前記第１の選択信号入力端子／ｓｅｌが接続さ
れ、他方の入力に前記基準信号ＣＬＫが接続された第１
の論理和否定回路１２ａと、一方の入力に前記第２の選
択信号入力端子ｓｅｌが接続され、他方の入力に前記基
準信号が接続された第２の論理和否定回路１２ｂと、前
記第１のデータ入力端子Ｉ１と前記第１のインバータの
入力部との間に接続され、前記第１の論理和否定回路の
出力に基づいて制御される第１のトランスミッションゲ
ートＴＧ１０ａと、前記第２のデータ入力端子Ｉ２と前
記第１のインバータの入力部との間に接続され、前記第
２の論理和否定回路の出力に基づいて制御される第２の
トランスミッションゲートＴＧ１０ｂと、前記第１およ
び第２のインバータの間に接続され、前記基準信号入力
端子に入力された基準信号に基づいて制御される第３の
トランスミッションゲートＴＧ１１とから構成したこと
を特徴とするものである。
する。すなわち、出力部が第１のトランスミッションゲ
ート（例えば、図６の回路で言えば、トランスミッショ
ンゲートＴＧ１１である。以下、図６と対応する構成部
分には、その参照符号を付して説明する。）に接続され
た第１のインバータＩＶ１０と、出力部が前記出力端子
Ｏ１に接続された第２のインバータＩＶ１１と、一方の
入力に前記第１の選択信号入力端子／ｓｅｌが接続さ
れ、他方の入力に前記基準信号ＣＬＫが接続された第１
の論理和否定回路１２ａと、一方の入力に前記第２の選
択信号入力端子ｓｅｌが接続され、他方の入力に前記基
準信号が接続された第２の論理和否定回路１２ｂと、前
記第１のデータ入力端子Ｉ１と前記第１のインバータの
入力部との間に接続され、前記第１の論理和否定回路の
出力に基づいて制御される第１のトランスミッションゲ
ートＴＧ１０ａと、前記第２のデータ入力端子Ｉ２と前
記第１のインバータの入力部との間に接続され、前記第
２の論理和否定回路の出力に基づいて制御される第２の
トランスミッションゲートＴＧ１０ｂと、前記第１およ
び第２のインバータの間に接続され、前記基準信号入力
端子に入力された基準信号に基づいて制御される第３の
トランスミッションゲートＴＧ１１とから構成したこと
を特徴とするものである。
【００１４】上述した第１の論理回路において、前記第
１、第２、第３のトランスミッションゲートを、例え
ば、図１４の回路のように、ｎチャネル電界効果トラン
ジスタとｐチャネル電界効果トランジスタで構成する場
合、前記第１および第２のトランスミッションゲートを
制御するための前記第１および第２の論理和否定回路に
基づく信号は、それぞれ前記第１および第２の論理和否
定回路の出力信号と該出力信号を反転した信号とし、前
記第３のトランスミッションゲートを制御するための前
記基準信号に基づく信号は、前記基準信号と該基準信号
を反転した信号とすればよい。
１、第２、第３のトランスミッションゲートを、例え
ば、図１４の回路のように、ｎチャネル電界効果トラン
ジスタとｐチャネル電界効果トランジスタで構成する場
合、前記第１および第２のトランスミッションゲートを
制御するための前記第１および第２の論理和否定回路に
基づく信号は、それぞれ前記第１および第２の論理和否
定回路の出力信号と該出力信号を反転した信号とし、前
記第３のトランスミッションゲートを制御するための前
記基準信号に基づく信号は、前記基準信号と該基準信号
を反転した信号とすればよい。
【００１５】さらに、前記第１のインバータＩＶ１０と
ループを形成する第１のトライステートインバータを設
けて第１のラッチ回路を構成し、前記第２のインバータ
ＩＶ１１の入力部に、第２のトライステートインバータ
と第３のインバータからなる第２のラッチ回路を設けて
もよい。
ループを形成する第１のトライステートインバータを設
けて第１のラッチ回路を構成し、前記第２のインバータ
ＩＶ１１の入力部に、第２のトライステートインバータ
と第３のインバータからなる第２のラッチ回路を設けて
もよい。
【００１６】また、本発明に係る第２の論理回路は、第
１、第２、第３、および第４のデータ入力端子と、第
１、第２、第３、および第４の選択信号入力端子と、第
１および第２のゲート入力端子と、第１および第２のゲ
ート選択端子と、基準信号入力端子と、出力端子とを有
し、前記第１および第２のデータ入力端子に入力された
データのどちらかを前記第１および第２の選択信号入力
端子に入力された互いに反転した第１および第２の選択
信号により選択し、前記第３および第４のデータ入力端
子に入力されたデータのどちらかを前記第３および第４
の選択信号入力端子に入力された互いに反転した第３お
よび第４の選択信号により選択し、前記第１および第２
のゲート入力端子に入力されたゲート入力データのどち
らかを前記第１および第２のゲート選択端子に入力され
た互いに反転した第１および第２のゲート選択信号によ
り選択する。そして、前記第１および第２の選択信号に
より選択されたデータと前記第３および第４の選択信号
により選択されたデータのどちらかを、前記第１および
第２のゲート選択信号により選択されたゲート入力デー
タにより選択して、前記基準信号入力端子に入力された
基準信号に同期して出力端子より出力するように構成し
た論理回路であって、４入力のデータ選択機能付きフリ
ップフロップ回路として動作する。
１、第２、第３、および第４のデータ入力端子と、第
１、第２、第３、および第４の選択信号入力端子と、第
１および第２のゲート入力端子と、第１および第２のゲ
ート選択端子と、基準信号入力端子と、出力端子とを有
し、前記第１および第２のデータ入力端子に入力された
データのどちらかを前記第１および第２の選択信号入力
端子に入力された互いに反転した第１および第２の選択
信号により選択し、前記第３および第４のデータ入力端
子に入力されたデータのどちらかを前記第３および第４
の選択信号入力端子に入力された互いに反転した第３お
よび第４の選択信号により選択し、前記第１および第２
のゲート入力端子に入力されたゲート入力データのどち
らかを前記第１および第２のゲート選択端子に入力され
た互いに反転した第１および第２のゲート選択信号によ
り選択する。そして、前記第１および第２の選択信号に
より選択されたデータと前記第３および第４の選択信号
により選択されたデータのどちらかを、前記第１および
第２のゲート選択信号により選択されたゲート入力デー
タにより選択して、前記基準信号入力端子に入力された
基準信号に同期して出力端子より出力するように構成し
た論理回路であって、４入力のデータ選択機能付きフリ
ップフロップ回路として動作する。
【００１７】この第２の論理回路は、以下のように構成
する。すなわち、前記第１および第２のデータ入力端子
（例えば、図１０の回路で言えば、入力端子ｄ１_１，
ｄ１_２である。以下、図１０と対応する構成部分に
は、その参照符号を付して説明する。）に入力されたデ
ータを選択する回路は、出力部が第１のトランスミッシ
ョンゲートＴＧ１１ａに接続された第１のインバータＩ
Ｖ１０ａと、一方の入力に前記第１の選択信号入力端子
／ｓｅｌ１が接続され、他方の入力に前記基準信号ＣＬ
Ｋが接続された第１の論理和否定回路１２ａと、一方の
入力に前記第２の選択信号入力端子ｓｅｌ１が接続さ
れ、他方の入力に前記基準信号が接続された第２の論理
和否定回路１２ｂと、前記第１のデータ入力端子と前記
第１のインバータの入力部との間に接続され、前記第１
の論理和否定回路の出力に基づいて制御される第２のト
ランスミッションゲートＴＧ１０ａと、前記第２のデー
タ入力端子と前記第１のインバータ入力部との間に接続
され、前記第２の論理和否定回路の出力に基づいて制御
される第３のトランスミッションゲートＴＧ１０ｂとで
構成し、前記第３および第４のデータ入力端子ｄ２_
１，ｄ２_２に入力されたデータを選択する回路は、出
力部が第４のトランスミッションゲートＴＧ１１ｂに接
続された第２のインバータＩＶ１０ｂと、一方の入力に
前記第３の選択信号入力端子／ｓｅｌ２が接続され、他
方の入力に前記基準信号が接続された第３の論理和否定
回路１２ｃと、一方の入力に前記第４の選択信号入力端
子ｓｅｌ２が接続され、他方の入力に前記基準信号が接
続された第４の論理和否定回路１２ｄと、前記第３のデ
ータ入力端子と前記第２のインバータの入力部との間に
接続され、前記第３の論理和否定回路の出力に基づいて
制御される第５のトランスミッションゲートＴＧ１０ｃ
と、前記第４のデータ入力端子と前記第２のインバータ
の入力部との間に接続され、前記第４の論理和否定回路
の出力に基づいて制御される第６のトランスミッション
ゲートＴＧ１０ｄとで構成し、前記第１および第２のゲ
ート入力端子ｇ１，ｇ２に入力されたゲート入力データ
を選択する回路は、第３のインバータＩＶ１０ｇと、一
方の入力に前記第１のゲート選択端子／ｇｓｅｌが接続
され、他方の入力に前記基準信号が接続された第５の論
理和否定回路１２ｇａと、一方の入力に前記第２のゲー
ト選択端子ｇｓｅｌが接続され、他方の入力に前記基準
信号が接続された第６の論理和否定回路１２ｇｂと、前
記第１のゲート入力端子と前記第３のインバータの入力
部との間に接続され、前記第５の論理和否定回路の出力
に基づいて制御される第７のトランスミッションゲート
ＴＧ１０ｇａと、前記第２のゲート入力端子と前記第３
のインバータの入力部との間に接続され、前記第６の論
理和否定回路の出力に基づいて制御される第８のトラン
スミッションゲートＴＧ１０ｇｂとで構成し、前記選択
されたゲート入力データにより前記第１および第２の選
択信号／ｓｅｌ１，ｓｅｌ１と第３および第４の選択信
号／ｓｅｌ２，ｓｅｌ２により選択されたどちらかのデ
ータを選択する回路は、一方の入力に前記第７のトラン
スミッションゲートの出力が接続され、他方の入力に前
記基準信号が接続され、出力が前記第１のトランスミッ
ションゲートＴＧ１１ａの制御ゲートに接続された第７
の論理和否定回路１４ｇａと、一方の入力に前記第３の
インバータの出力が接続され、他方の入力に前記基準信
号が接続され、出力が前記第４のトランスミッションゲ
ートＴＧ１１ｂの制御ゲートに接続された第８の論理和
否定回路ＮＯＲ１４ｇｂとで構成し、前記選択されたゲ
ート入力データにより選択されたデータを前記出力端子
に出力するための、入力部が前記第１のトランスミッシ
ョンゲートと前記第４のトランスミッションゲートに接
続され、出力部が前記出力端子に接続された第４のイン
バータＩＶ１１とで構成したことを特徴とするものであ
る。
する。すなわち、前記第１および第２のデータ入力端子
（例えば、図１０の回路で言えば、入力端子ｄ１_１，
ｄ１_２である。以下、図１０と対応する構成部分に
は、その参照符号を付して説明する。）に入力されたデ
ータを選択する回路は、出力部が第１のトランスミッシ
ョンゲートＴＧ１１ａに接続された第１のインバータＩ
Ｖ１０ａと、一方の入力に前記第１の選択信号入力端子
／ｓｅｌ１が接続され、他方の入力に前記基準信号ＣＬ
Ｋが接続された第１の論理和否定回路１２ａと、一方の
入力に前記第２の選択信号入力端子ｓｅｌ１が接続さ
れ、他方の入力に前記基準信号が接続された第２の論理
和否定回路１２ｂと、前記第１のデータ入力端子と前記
第１のインバータの入力部との間に接続され、前記第１
の論理和否定回路の出力に基づいて制御される第２のト
ランスミッションゲートＴＧ１０ａと、前記第２のデー
タ入力端子と前記第１のインバータ入力部との間に接続
され、前記第２の論理和否定回路の出力に基づいて制御
される第３のトランスミッションゲートＴＧ１０ｂとで
構成し、前記第３および第４のデータ入力端子ｄ２_
１，ｄ２_２に入力されたデータを選択する回路は、出
力部が第４のトランスミッションゲートＴＧ１１ｂに接
続された第２のインバータＩＶ１０ｂと、一方の入力に
前記第３の選択信号入力端子／ｓｅｌ２が接続され、他
方の入力に前記基準信号が接続された第３の論理和否定
回路１２ｃと、一方の入力に前記第４の選択信号入力端
子ｓｅｌ２が接続され、他方の入力に前記基準信号が接
続された第４の論理和否定回路１２ｄと、前記第３のデ
ータ入力端子と前記第２のインバータの入力部との間に
接続され、前記第３の論理和否定回路の出力に基づいて
制御される第５のトランスミッションゲートＴＧ１０ｃ
と、前記第４のデータ入力端子と前記第２のインバータ
の入力部との間に接続され、前記第４の論理和否定回路
の出力に基づいて制御される第６のトランスミッション
ゲートＴＧ１０ｄとで構成し、前記第１および第２のゲ
ート入力端子ｇ１，ｇ２に入力されたゲート入力データ
を選択する回路は、第３のインバータＩＶ１０ｇと、一
方の入力に前記第１のゲート選択端子／ｇｓｅｌが接続
され、他方の入力に前記基準信号が接続された第５の論
理和否定回路１２ｇａと、一方の入力に前記第２のゲー
ト選択端子ｇｓｅｌが接続され、他方の入力に前記基準
信号が接続された第６の論理和否定回路１２ｇｂと、前
記第１のゲート入力端子と前記第３のインバータの入力
部との間に接続され、前記第５の論理和否定回路の出力
に基づいて制御される第７のトランスミッションゲート
ＴＧ１０ｇａと、前記第２のゲート入力端子と前記第３
のインバータの入力部との間に接続され、前記第６の論
理和否定回路の出力に基づいて制御される第８のトラン
スミッションゲートＴＧ１０ｇｂとで構成し、前記選択
されたゲート入力データにより前記第１および第２の選
択信号／ｓｅｌ１，ｓｅｌ１と第３および第４の選択信
号／ｓｅｌ２，ｓｅｌ２により選択されたどちらかのデ
ータを選択する回路は、一方の入力に前記第７のトラン
スミッションゲートの出力が接続され、他方の入力に前
記基準信号が接続され、出力が前記第１のトランスミッ
ションゲートＴＧ１１ａの制御ゲートに接続された第７
の論理和否定回路１４ｇａと、一方の入力に前記第３の
インバータの出力が接続され、他方の入力に前記基準信
号が接続され、出力が前記第４のトランスミッションゲ
ートＴＧ１１ｂの制御ゲートに接続された第８の論理和
否定回路ＮＯＲ１４ｇｂとで構成し、前記選択されたゲ
ート入力データにより選択されたデータを前記出力端子
に出力するための、入力部が前記第１のトランスミッシ
ョンゲートと前記第４のトランスミッションゲートに接
続され、出力部が前記出力端子に接続された第４のイン
バータＩＶ１１とで構成したことを特徴とするものであ
る。
【００１８】上述した第２の論理回路において、前記第
１から第８のトランスミッションゲートを、例えば、図
１０の回路のように、ｎチャネル電界効果トランジスタ
とｐチャネル電界効果トランジスタで構成する場合、前
記第１のトランスミッションゲートＴＧ１１ａを制御す
る信号は、前記第７の論理和否定回路１４ｇｂの出力信
号と該出力を反転した信号とし、前記第２のトランスミ
ッションゲートＴＧ１０ａを制御する信号は、前記第１
の論理和否定回路１２ａの出力信号と該出力を反転した
信号とし、前記第３のトランスミッションゲートＴＧ１
０ｂを制御する信号は、前記第２の論理和否定回路１２
ｂの出力信号と該出力を反転した信号とし、前記第４の
トランスミッションゲートＴＧ１１ｂを制御する信号
は、前記第８の論理和否定回路１４ｇｂの出力信号と該
出力を反転した信号とし、前記第５のトランスミッショ
ンゲートＴＧ１０ｃを制御する信号は、前記第３の論理
和否定回路１２ｃの出力信号と該出力を反転した信号と
し、前記第６のトランスミッションゲートＴＧ１０ｄを
制御する信号は、前記第４の論理和否定回路１２ｄの出
力信号と該出力を反転した信号とし、前記第７のトラン
スミッションゲートＴＧ１０ｇａを制御する信号は、前
記第５の論理和否定回路１２ｇａの出力信号と該出力を
反転した信号とし、前記第８のトランスミッションゲー
トＴＧ１０ｇｂを制御する信号は、前記第６の論理和否
定回路１２ｇｂの出力信号と該出力を反転した信号とす
ればよい。
１から第８のトランスミッションゲートを、例えば、図
１０の回路のように、ｎチャネル電界効果トランジスタ
とｐチャネル電界効果トランジスタで構成する場合、前
記第１のトランスミッションゲートＴＧ１１ａを制御す
る信号は、前記第７の論理和否定回路１４ｇｂの出力信
号と該出力を反転した信号とし、前記第２のトランスミ
ッションゲートＴＧ１０ａを制御する信号は、前記第１
の論理和否定回路１２ａの出力信号と該出力を反転した
信号とし、前記第３のトランスミッションゲートＴＧ１
０ｂを制御する信号は、前記第２の論理和否定回路１２
ｂの出力信号と該出力を反転した信号とし、前記第４の
トランスミッションゲートＴＧ１１ｂを制御する信号
は、前記第８の論理和否定回路１４ｇｂの出力信号と該
出力を反転した信号とし、前記第５のトランスミッショ
ンゲートＴＧ１０ｃを制御する信号は、前記第３の論理
和否定回路１２ｃの出力信号と該出力を反転した信号と
し、前記第６のトランスミッションゲートＴＧ１０ｄを
制御する信号は、前記第４の論理和否定回路１２ｄの出
力信号と該出力を反転した信号とし、前記第７のトラン
スミッションゲートＴＧ１０ｇａを制御する信号は、前
記第５の論理和否定回路１２ｇａの出力信号と該出力を
反転した信号とし、前記第８のトランスミッションゲー
トＴＧ１０ｇｂを制御する信号は、前記第６の論理和否
定回路１２ｇｂの出力信号と該出力を反転した信号とす
ればよい。
【００１９】さらに、前記第１のインバータＩＶ１０ａ
とループを形成する第１のトライステートインバータＴ
ＩＶ１１ａを設けて第１のラッチ回路を構成し、前記第
２のインバータＩＶ１０ｂとループを形成する第２のト
ライステートインバータＴＩＶ１１ｂを設けて第２のラ
ッチ回路を構成し、前記第３のインバータＩＶ１０ｇと
ループを形成する第３のトライステートインバータＴＩ
Ｖ１１ｇを設けて第３のラッチ回路を構成し、前記第４
のインバータＩＶ１１の入力部に第４のトライステート
インバータＴＩＶ１２と第５のインバータＩＶ１２から
なる第４のラッチ回路を設けてもよい。
とループを形成する第１のトライステートインバータＴ
ＩＶ１１ａを設けて第１のラッチ回路を構成し、前記第
２のインバータＩＶ１０ｂとループを形成する第２のト
ライステートインバータＴＩＶ１１ｂを設けて第２のラ
ッチ回路を構成し、前記第３のインバータＩＶ１０ｇと
ループを形成する第３のトライステートインバータＴＩ
Ｖ１１ｇを設けて第３のラッチ回路を構成し、前記第４
のインバータＩＶ１１の入力部に第４のトライステート
インバータＴＩＶ１２と第５のインバータＩＶ１２から
なる第４のラッチ回路を設けてもよい。
【００２０】また、本発明に係る第３の論理回路は、第
１、第２、第３、および第４のデータ入力端子と、第
１、第２、第３、第４、および第５の選択信号入力端子
と、基準信号入力端子と、出力端子とを有し、前記第１
および第２のデータ入力端子に入力されたデータのどち
らかを前記第１および第２の選択信号入力端子に入力さ
れた互いに反転した第１および第２の選択信号により選
択し、前記第３および第４のデータ入力端子に入力され
たデータのどちらかを前記第３および第４の選択信号入
力端子に入力された互いに反転した第３および第４の選
択信号により選択しする。そして、前記第１および第２
の選択信号により選択されたデータと前記第３および第
４の選択信号により選択されたデータのどちらかを、前
記第５の選択信号入力端子に入力された第５の選択信号
より選択して、前記基準信号入力端子に入力された基準
信号に同期して出力端子より出力ように構成した論理回
路であって、４入力のデータ選択機能付きフリップフロ
ップ回路として動作する。
１、第２、第３、および第４のデータ入力端子と、第
１、第２、第３、第４、および第５の選択信号入力端子
と、基準信号入力端子と、出力端子とを有し、前記第１
および第２のデータ入力端子に入力されたデータのどち
らかを前記第１および第２の選択信号入力端子に入力さ
れた互いに反転した第１および第２の選択信号により選
択し、前記第３および第４のデータ入力端子に入力され
たデータのどちらかを前記第３および第４の選択信号入
力端子に入力された互いに反転した第３および第４の選
択信号により選択しする。そして、前記第１および第２
の選択信号により選択されたデータと前記第３および第
４の選択信号により選択されたデータのどちらかを、前
記第５の選択信号入力端子に入力された第５の選択信号
より選択して、前記基準信号入力端子に入力された基準
信号に同期して出力端子より出力ように構成した論理回
路であって、４入力のデータ選択機能付きフリップフロ
ップ回路として動作する。
【００２１】この第３の論理回路は、以下のように構成
する。すなわち、前記第１および第２のデータ入力端子
（例えば、図１５の回路で言えば、入力端子ｄ１_１，
ｄ１_２である。以下、図１５と対応する構成部分に
は、その参照符号を示して説明する。）に入力されたデ
ータを選択する回路は、出力部が第１のトランスミッシ
ョンゲートＴＧ１１ａに接続された第１のインバータＩ
Ｖ１０ａと、一方の入力に前記第１の選択信号入力端子
／ｓｅｌ１が接続され、他方の入力に前記基準信号ＣＬ
Ｋが接続された第１の論理和否定回路１２ａと、一方の
入力に前記第２の選択信号入力端子ｓｅｌ１が接続さ
れ、他方の入力に前記基準信号が接続された第２の論理
和否定回路１２ｂと、前記第１のデータ入力端子と前記
第１のインバータの入力部との間に接続され、前記第１
の論理和否定回路の出力に基づいて制御される第２のト
ランスミッションゲートＴＧ１０ａと、前記第２のデー
タ入力端子と前記第１のインバータの入力部との間に接
続され、前記第２の論理和否定回路の出力に基づいて制
御される第３のトランスミッションゲートＴＧ１０ｂと
で構成し、前記第３および第４のデータ入力端子ｄ２_
１，ｄ２_２に入力されたデータを選択する回路は、出
力部が第４のトランスミッションゲートＴＧ１１ｂに接
続された第２のインバータＩＶ１０ｂと、一方の入力に
前記第３の選択信号入力端子／ｓｅｌ２が接続され、他
方の入力に前記基準信号が接続された第３の論理和否定
回路１２ｃと、一方の入力に前記第４の選択信号入力端
子ｓｅｌ２が接続され、他方の入力に前記基準信号が接
続された第４の論理和否定回路１２ｄと、前記第３のデ
ータ入力端子と前記第２のインバータの入力部との間に
接続され、前記第３の論理和否定回路の出力に基づいて
制御される第５のトランスミッションゲートＴＧ１０ｃ
と、前記第４のデータ入力端子と前記第２のインバータ
の入力部との間に接続され、前記第４の論理和否定回路
の出力に基づいて制御される第６のトランスミッション
ゲートＴＧ１０ｄとで構成し、前記第１および第２の選
択信号と第３および第４の選択信号により選択されたど
ちらかのデータを選択する回路は、第３のインバータＩ
Ｖ１０ｇと、入力部が前記第５の選択信号入力端子ｓｅ
ｌ３に接続され、出力部が前記第３のインバータの入力
部に接続された第７のトランスミッションゲートＴＧ１
０ｇと、一方の入力に前記第７のトランスミッションゲ
ートの出力が接続され、他方の入力に前記基準信号が接
続され、出力が前記第１のトランスミッションゲートＴ
Ｇ１１ａの制御ゲートに接続された第５の論理和否定回
路１４ｇａと、一方の入力に前記第３のインバータの出
力が接続され、他方の入力に前記基準信号が接続され、
出力が前記第４のトランスミッションゲートＴＧ１１ｂ
の制御ゲートに接続された第６の論理和否定回路１４ｇ
ｂとで構成し、前記選択されたデータを前記出力端子に
出力するための、入力部が前記第１のトランスミッショ
ンゲートと前記第４のトランスミッションゲートに接続
され、出力部が前記出力端子に接続された第４のインバ
ータＩＶ１１とで構成したことを特徴とするものであ
る。
する。すなわち、前記第１および第２のデータ入力端子
（例えば、図１５の回路で言えば、入力端子ｄ１_１，
ｄ１_２である。以下、図１５と対応する構成部分に
は、その参照符号を示して説明する。）に入力されたデ
ータを選択する回路は、出力部が第１のトランスミッシ
ョンゲートＴＧ１１ａに接続された第１のインバータＩ
Ｖ１０ａと、一方の入力に前記第１の選択信号入力端子
／ｓｅｌ１が接続され、他方の入力に前記基準信号ＣＬ
Ｋが接続された第１の論理和否定回路１２ａと、一方の
入力に前記第２の選択信号入力端子ｓｅｌ１が接続さ
れ、他方の入力に前記基準信号が接続された第２の論理
和否定回路１２ｂと、前記第１のデータ入力端子と前記
第１のインバータの入力部との間に接続され、前記第１
の論理和否定回路の出力に基づいて制御される第２のト
ランスミッションゲートＴＧ１０ａと、前記第２のデー
タ入力端子と前記第１のインバータの入力部との間に接
続され、前記第２の論理和否定回路の出力に基づいて制
御される第３のトランスミッションゲートＴＧ１０ｂと
で構成し、前記第３および第４のデータ入力端子ｄ２_
１，ｄ２_２に入力されたデータを選択する回路は、出
力部が第４のトランスミッションゲートＴＧ１１ｂに接
続された第２のインバータＩＶ１０ｂと、一方の入力に
前記第３の選択信号入力端子／ｓｅｌ２が接続され、他
方の入力に前記基準信号が接続された第３の論理和否定
回路１２ｃと、一方の入力に前記第４の選択信号入力端
子ｓｅｌ２が接続され、他方の入力に前記基準信号が接
続された第４の論理和否定回路１２ｄと、前記第３のデ
ータ入力端子と前記第２のインバータの入力部との間に
接続され、前記第３の論理和否定回路の出力に基づいて
制御される第５のトランスミッションゲートＴＧ１０ｃ
と、前記第４のデータ入力端子と前記第２のインバータ
の入力部との間に接続され、前記第４の論理和否定回路
の出力に基づいて制御される第６のトランスミッション
ゲートＴＧ１０ｄとで構成し、前記第１および第２の選
択信号と第３および第４の選択信号により選択されたど
ちらかのデータを選択する回路は、第３のインバータＩ
Ｖ１０ｇと、入力部が前記第５の選択信号入力端子ｓｅ
ｌ３に接続され、出力部が前記第３のインバータの入力
部に接続された第７のトランスミッションゲートＴＧ１
０ｇと、一方の入力に前記第７のトランスミッションゲ
ートの出力が接続され、他方の入力に前記基準信号が接
続され、出力が前記第１のトランスミッションゲートＴ
Ｇ１１ａの制御ゲートに接続された第５の論理和否定回
路１４ｇａと、一方の入力に前記第３のインバータの出
力が接続され、他方の入力に前記基準信号が接続され、
出力が前記第４のトランスミッションゲートＴＧ１１ｂ
の制御ゲートに接続された第６の論理和否定回路１４ｇ
ｂとで構成し、前記選択されたデータを前記出力端子に
出力するための、入力部が前記第１のトランスミッショ
ンゲートと前記第４のトランスミッションゲートに接続
され、出力部が前記出力端子に接続された第４のインバ
ータＩＶ１１とで構成したことを特徴とするものであ
る。
【００２２】上述した第３の論理回路において、前記第
１から第７のトランスミッションゲートを、例えば、図
１５の回路のように、それぞれｎチャネル電界効果トラ
ンジスタとｐチャネル電界効果トランジスタで構成する
場合、前記第１のトランスミッションゲートＴＧ１１ａ
を制御する信号は、前記第５の論理和否定回路１４ｇａ
の出力信号と該出力を反転した信号とし、前記第２のト
ランスミッションゲートＴＧ１０ａを制御する信号は、
前記第１の論理和否定回路１２ａの出力信号と該出力を
反転した信号とし、前記第３のトランスミッションゲー
トＴＧ１０ｂを制御する信号は、前記第２の論理和否定
回路１２ｂの出力信号と該出力を反転した信号とし、前
記第４のトランスミッションゲートＴＧ１１ｂを制御す
る信号は、前記第６の論理和否定回路１４ｇｂの出力信
号と該出力を反転した信号とし、前記第５のトランスミ
ッションゲートＴＧ１０ｃを制御する信号は、前記第３
の論理和否定回路１２ｃの出力信号と該出力を反転した
信号とし、前記第６のトランスミッションゲートＴＧ１
０ｄを制御する信号は、前記第４の論理和否定回路１２
ｄの出力信号と該出力を反転した信号とし、前記第７の
トランスミッションゲートＴＧ１０ｇを制御する信号
は、前記基準信号と該基準を反転した信号とすればよ
い。
１から第７のトランスミッションゲートを、例えば、図
１５の回路のように、それぞれｎチャネル電界効果トラ
ンジスタとｐチャネル電界効果トランジスタで構成する
場合、前記第１のトランスミッションゲートＴＧ１１ａ
を制御する信号は、前記第５の論理和否定回路１４ｇａ
の出力信号と該出力を反転した信号とし、前記第２のト
ランスミッションゲートＴＧ１０ａを制御する信号は、
前記第１の論理和否定回路１２ａの出力信号と該出力を
反転した信号とし、前記第３のトランスミッションゲー
トＴＧ１０ｂを制御する信号は、前記第２の論理和否定
回路１２ｂの出力信号と該出力を反転した信号とし、前
記第４のトランスミッションゲートＴＧ１１ｂを制御す
る信号は、前記第６の論理和否定回路１４ｇｂの出力信
号と該出力を反転した信号とし、前記第５のトランスミ
ッションゲートＴＧ１０ｃを制御する信号は、前記第３
の論理和否定回路１２ｃの出力信号と該出力を反転した
信号とし、前記第６のトランスミッションゲートＴＧ１
０ｄを制御する信号は、前記第４の論理和否定回路１２
ｄの出力信号と該出力を反転した信号とし、前記第７の
トランスミッションゲートＴＧ１０ｇを制御する信号
は、前記基準信号と該基準を反転した信号とすればよ
い。
【００２３】さらに、前記第１のインバータＩＶ１０ａ
とループを形成する第１のトライステートインバータＴ
ＩＶ１１ａを設けて第１のラッチ回路を構成し、前記第
２のインバータＩＶ１０ｂとループを形成する第２のト
ライステートインバータＴＩＶ１１ｂを設けて第２のラ
ッチ回路を構成し、前記第３のインバータＩＶ１０ｇと
ループを形成する第３のトライステートインバータＴＩ
Ｖ１１ｇを設けて第３のラッチ回路を構成し、前記第４
のインバータＩＶ１１の入力部に第４のトライステート
インバータＴＩＶ１２と第５のインバータＩＶ１２から
なる第４のラッチ回路を設けてもよい。
とループを形成する第１のトライステートインバータＴ
ＩＶ１１ａを設けて第１のラッチ回路を構成し、前記第
２のインバータＩＶ１０ｂとループを形成する第２のト
ライステートインバータＴＩＶ１１ｂを設けて第２のラ
ッチ回路を構成し、前記第３のインバータＩＶ１０ｇと
ループを形成する第３のトライステートインバータＴＩ
Ｖ１１ｇを設けて第３のラッチ回路を構成し、前記第４
のインバータＩＶ１１の入力部に第４のトライステート
インバータＴＩＶ１２と第５のインバータＩＶ１２から
なる第４のラッチ回路を設けてもよい。
【００２４】
【発明の実施の形態】本発明に係る論理回路の好適な実
施の形態について説明する。なお、以下の説明におい
て、端子名を表わす参照符号は同時に配線名、信号名も
兼ね、電源の場合はその電圧値も兼ねるものとする。
施の形態について説明する。なお、以下の説明におい
て、端子名を表わす参照符号は同時に配線名、信号名も
兼ね、電源の場合はその電圧値も兼ねるものとする。
【００２５】図６に示すように、本発明に係る論理回路
は２個のインバータＩＶ１０，ＩＶ１１と、２個の論理
和否定（ＮＯＲ）回路１２ａ，１２ｂと、ｎチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）ｍ１，ｍ４，ｍ１１でそれぞれ構成される３個のト
ランスミッションゲートＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ
１１とから成る。第１の入力データ端子Ｉ１と内部ノー
ドｎ１との間にソース・ドレイン経路が接続されたＮＭ
ＯＳトランジスタｍ１のゲートは、選択信号／ｓｅｌと
クロック信号ＣＬＫを入力とするＮＯＲ回路１２ａの出
力により制御される。また、第２の入力端子Ｉ２と内部
ノードｎ１との間にソース・ドレイン経路が接続された
ＮＭＯＳトランジスタｍ１１のゲートは、選択信号ｓｅ
ｌとクロック信号ＣＬＫを入力とするＮＯＲ回路１２ｂ
の出力により制御される。ここで斜線“／”は、否定或
いは反転を意味する「バー」記号の代用である。また、
インバータＩＶ１０，ＩＶ１１間にソース・ドレイン経
路が接続されたＮＭＯＳトランジスタｍ４のゲートは、
クロック信号ＣＬＫにより制御される。
は２個のインバータＩＶ１０，ＩＶ１１と、２個の論理
和否定（ＮＯＲ）回路１２ａ，１２ｂと、ｎチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）ｍ１，ｍ４，ｍ１１でそれぞれ構成される３個のト
ランスミッションゲートＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ
１１とから成る。第１の入力データ端子Ｉ１と内部ノー
ドｎ１との間にソース・ドレイン経路が接続されたＮＭ
ＯＳトランジスタｍ１のゲートは、選択信号／ｓｅｌと
クロック信号ＣＬＫを入力とするＮＯＲ回路１２ａの出
力により制御される。また、第２の入力端子Ｉ２と内部
ノードｎ１との間にソース・ドレイン経路が接続された
ＮＭＯＳトランジスタｍ１１のゲートは、選択信号ｓｅ
ｌとクロック信号ＣＬＫを入力とするＮＯＲ回路１２ｂ
の出力により制御される。ここで斜線“／”は、否定或
いは反転を意味する「バー」記号の代用である。また、
インバータＩＶ１０，ＩＶ１１間にソース・ドレイン経
路が接続されたＮＭＯＳトランジスタｍ４のゲートは、
クロック信号ＣＬＫにより制御される。
【００２６】このように構成される論理回路は、クロッ
ク信号ＣＬＫの立ち上がりに同期して２つの入力データ
Ｉ１，Ｉ２のうちのどちらかの信号を取り込み、その信
号をフリップフロップ回路の出力端子Ｏ１から出力する
という入力データの選択機能を持つフリップフロップ回
路（以下、機能付きフリップフロップ回路と呼ぶ）とし
て動作する。入力データＩ１，Ｉ２のどちらのデータを
取り込むかは、選択信号ｓｅｌ，／ｓｅｌにより決定さ
れ、選択信号ｓｅｌがハイレベルの時には入力端子Ｉ１
のデータを取り込み、選択信号／ｓｅｌがハイレベルの
時には入力端子Ｉ２のデータを取り込む。
ク信号ＣＬＫの立ち上がりに同期して２つの入力データ
Ｉ１，Ｉ２のうちのどちらかの信号を取り込み、その信
号をフリップフロップ回路の出力端子Ｏ１から出力する
という入力データの選択機能を持つフリップフロップ回
路（以下、機能付きフリップフロップ回路と呼ぶ）とし
て動作する。入力データＩ１，Ｉ２のどちらのデータを
取り込むかは、選択信号ｓｅｌ，／ｓｅｌにより決定さ
れ、選択信号ｓｅｌがハイレベルの時には入力端子Ｉ１
のデータを取り込み、選択信号／ｓｅｌがハイレベルの
時には入力端子Ｉ２のデータを取り込む。
【００２７】このデータ選択の機能付きフリップフロッ
プ回路の真理値表を図７に、等価回路を図９に示す。等
価回路は、２入力のデータ選択回路ＳＥＬとＤ型フリッ
プフロップ回路ＤＦＦとの縦続回路で表わされる。
プ回路の真理値表を図７に、等価回路を図９に示す。等
価回路は、２入力のデータ選択回路ＳＥＬとＤ型フリッ
プフロップ回路ＤＦＦとの縦続回路で表わされる。
【００２８】この機能付きフリップフロップ回路の特徴
は、データ選択機能を追加しているにもかかわらず、デ
ータ入力端子Ｉ１，Ｉ２から出力端子Ｏ１までのそれぞ
れの遅延時間が、図２に示した従来型フリップフロップ
回路と変わらない点である。
は、データ選択機能を追加しているにもかかわらず、デ
ータ入力端子Ｉ１，Ｉ２から出力端子Ｏ１までのそれぞ
れの遅延時間が、図２に示した従来型フリップフロップ
回路と変わらない点である。
【００２９】図２の従来型フリップフロップ回路では、
入力端子Ｉ１から出力端子Ｏ１まで信号が伝播するまで
に伝播する素子は、トランスミッションゲートＴＧ１、
インバータＩＶ３、トランスミッションゲートＴＧ２、
インバータＩＶ４の計４個の論理ゲートである。
入力端子Ｉ１から出力端子Ｏ１まで信号が伝播するまで
に伝播する素子は、トランスミッションゲートＴＧ１、
インバータＩＶ３、トランスミッションゲートＴＧ２、
インバータＩＶ４の計４個の論理ゲートである。
【００３０】これに対して、図６に示した機能付きフリ
ップフロップ回路の構成では、入力端子Ｉ１（Ｉ２）か
ら出力端子Ｏ１までの信号経路中の素子は、トランスミ
ッションゲートＴＧ１０ａ（ＴＧ１０ｂ）、インバータ
ＩＶ１０、トランスミッションゲートＴＧ１１、インバ
ータＩＶ１１と、従来型フリップフロップ回路と同様に
計４個の論理ゲートである。
ップフロップ回路の構成では、入力端子Ｉ１（Ｉ２）か
ら出力端子Ｏ１までの信号経路中の素子は、トランスミ
ッションゲートＴＧ１０ａ（ＴＧ１０ｂ）、インバータ
ＩＶ１０、トランスミッションゲートＴＧ１１、インバ
ータＩＶ１１と、従来型フリップフロップ回路と同様に
計４個の論理ゲートである。
【００３１】このため、本実施の形態の機能付きフリッ
プフロップ回路を用いて回路を構成すると、従来型フリ
ップフロップ回路を用いた場合に比べ、同じ遅延時間の
ままデータ選択機能を追加できるという利点がある。
プフロップ回路を用いて回路を構成すると、従来型フリ
ップフロップ回路を用いた場合に比べ、同じ遅延時間の
ままデータ選択機能を追加できるという利点がある。
【００３２】すなわち、本発明の好適な実施形態の論理
回路は、基本的には、図２に示した従来のＤ型フリップ
フロップにおけるマスター部のトランスミッションゲー
トＴＧ１の部分を、トランスミッションゲートＴＧ１０
ａ，ＴＧ１０ｂと２重化し、どちらか一方のトランスミ
ッションゲートだけがスレーブ部にデータを供給するよ
うにＮＯＲ回路１２ａ，１２ｂにより制御論理を加える
ことにより、遅延時間の増加なしに２入力データの選択
機能付きＤ型フリップフロップを実現したものである。
回路は、基本的には、図２に示した従来のＤ型フリップ
フロップにおけるマスター部のトランスミッションゲー
トＴＧ１の部分を、トランスミッションゲートＴＧ１０
ａ，ＴＧ１０ｂと２重化し、どちらか一方のトランスミ
ッションゲートだけがスレーブ部にデータを供給するよ
うにＮＯＲ回路１２ａ，１２ｂにより制御論理を加える
ことにより、遅延時間の増加なしに２入力データの選択
機能付きＤ型フリップフロップを実現したものである。
【００３３】通常、パイプライン回路では図５に示した
構成のように従来型フリップフロップ回路Ｆ／Ｆの間に
組合せ回路Ｃｏｍｂを挟み、全体回路を構成する。全体
回路のサイクル時間ｔｃｙｃが、（フリップフロップ回
路のセットアップ時間ｔｓ）＋（フリップフロップ回路
の遅延時間ｔｄ）＋（組合せ回路の遅延時間ｔｃｏｍ
ｂ）で決まることは、前述したとおりである。
構成のように従来型フリップフロップ回路Ｆ／Ｆの間に
組合せ回路Ｃｏｍｂを挟み、全体回路を構成する。全体
回路のサイクル時間ｔｃｙｃが、（フリップフロップ回
路のセットアップ時間ｔｓ）＋（フリップフロップ回路
の遅延時間ｔｄ）＋（組合せ回路の遅延時間ｔｃｏｍ
ｂ）で決まることは、前述したとおりである。
【００３４】ここで、図８（ａ）の従来型フリップフロ
ップ回路Ｆ／Ｆとその前段のセレクタ回路ＳＥＬの部分
を、図８（ｂ）に示したように上述したデータ選択の機
能付きフリップフロップ回路に置き換えると、フリップ
フロップの遅延ｔｄに関しては置き換えの前後で特に変
わらないが、組合せ回路Ｃｏｍｂの遅延ｔｃｏｍｂがセ
レクタＳＥＬの分だけ短くなる。そのため、サイクル時
間ｔｃｙｃもセレクタ１段分だけ短くすることが可能で
あり、全体回路の高速化ができる。
ップ回路Ｆ／Ｆとその前段のセレクタ回路ＳＥＬの部分
を、図８（ｂ）に示したように上述したデータ選択の機
能付きフリップフロップ回路に置き換えると、フリップ
フロップの遅延ｔｄに関しては置き換えの前後で特に変
わらないが、組合せ回路Ｃｏｍｂの遅延ｔｃｏｍｂがセ
レクタＳＥＬの分だけ短くなる。そのため、サイクル時
間ｔｃｙｃもセレクタ１段分だけ短くすることが可能で
あり、全体回路の高速化ができる。
【００３５】また、２入力データ選択機能を有する特開
平６−４５８７９号公報に記載の機能付きフリップフロ
ップ回路では、データを保持する回路が３箇所に必要だ
ったが、このデータ保持回路が図６の回路構成では不要
なので、そのぶん面積を小さくできる利点がある。
平６−４５８７９号公報に記載の機能付きフリップフロ
ップ回路では、データを保持する回路が３箇所に必要だ
ったが、このデータ保持回路が図６の回路構成では不要
なので、そのぶん面積を小さくできる利点がある。
【００３６】また図６では、トランスミッションゲート
ＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ１１をそれぞれＮＭＯＳ
トランジスタだけで構成した場合を示したが、トランス
ミッションゲートの動作がＮＭＯＳトランジスタのしき
い値で制限されないように、ＮＭＯＳトランジスタに並
列にｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと称する）を設けたＣＭＯＳ構成としても良
いことは言うまでもない。その場合、ＰＭＯＳトランジ
スタのゲートを駆動するために、ＮＭＯＳトランジスタ
のゲートを駆動する信号と反対の反転信号を生成するイ
ンバータを設ける必要がある。
ＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ１１をそれぞれＮＭＯＳ
トランジスタだけで構成した場合を示したが、トランス
ミッションゲートの動作がＮＭＯＳトランジスタのしき
い値で制限されないように、ＮＭＯＳトランジスタに並
列にｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳト
ランジスタと称する）を設けたＣＭＯＳ構成としても良
いことは言うまでもない。その場合、ＰＭＯＳトランジ
スタのゲートを駆動するために、ＮＭＯＳトランジスタ
のゲートを駆動する信号と反対の反転信号を生成するイ
ンバータを設ける必要がある。
【００３７】ここで、図６の回路を、トランジスタ記号
を用いた回路で表わせば図１のようになる。なお、図１
において、参照符号１は第１の動作電位点（通常は回路
に供給される電源電圧）、２は第２の動作電位点（通常
は接地電圧）であり、ｎ１〜ｎ７は内部ノードを示して
いる。図６におけるインバータＩＶ１０を電源電圧１と
接地電圧２との間に設けたＰＭＯＳトランジスタｍ２と
ＮＭＯＳトランジスタｍ３からなるＣＭＯＳインバータ
で構成し、インバータＩＶ１１をＰＭＯＳトランジスタ
ｍ５とＮＭＯＳトランジスタｍ６からなるＣＭＯＳイン
バータで構成し、ＮＯＲ回路１２ａをＰＭＯＳトランジ
スタｍ７，ｍ８とＮＭＯＳトランジスタｍ９，ｍ１０で
構成し、ＮＯＲ回路１２ｂをＰＭＯＳトランジスタｍ１
２，ｍ１３とＮＭＯＳトランジスタｍ１４，ｍ１５で構
成している。
を用いた回路で表わせば図１のようになる。なお、図１
において、参照符号１は第１の動作電位点（通常は回路
に供給される電源電圧）、２は第２の動作電位点（通常
は接地電圧）であり、ｎ１〜ｎ７は内部ノードを示して
いる。図６におけるインバータＩＶ１０を電源電圧１と
接地電圧２との間に設けたＰＭＯＳトランジスタｍ２と
ＮＭＯＳトランジスタｍ３からなるＣＭＯＳインバータ
で構成し、インバータＩＶ１１をＰＭＯＳトランジスタ
ｍ５とＮＭＯＳトランジスタｍ６からなるＣＭＯＳイン
バータで構成し、ＮＯＲ回路１２ａをＰＭＯＳトランジ
スタｍ７，ｍ８とＮＭＯＳトランジスタｍ９，ｍ１０で
構成し、ＮＯＲ回路１２ｂをＰＭＯＳトランジスタｍ１
２，ｍ１３とＮＭＯＳトランジスタｍ１４，ｍ１５で構
成している。
【００３８】そして、選択信号入力端子／ｓｅｌをＰＭ
ＯＳトランジスタｍ８とＮＭＯＳトランジスタｍ１０の
ゲートに接続し、選択信号入力端子ｓｅｌをＰＭＯＳト
ランジスタｍ１３とＮＭＯＳトランジスタｍ１５のゲー
トに接続し、クロック入力端子ＣＬＫをＰＭＯＳトラン
ジスタｍ７，ｍ１２とＮＭＯＳトランジスタｍ４，ｍ
９，ｍ１４のゲートに接続することにより、図６に示し
た回路が実現できる。
ＯＳトランジスタｍ８とＮＭＯＳトランジスタｍ１０の
ゲートに接続し、選択信号入力端子ｓｅｌをＰＭＯＳト
ランジスタｍ１３とＮＭＯＳトランジスタｍ１５のゲー
トに接続し、クロック入力端子ＣＬＫをＰＭＯＳトラン
ジスタｍ７，ｍ１２とＮＭＯＳトランジスタｍ４，ｍ
９，ｍ１４のゲートに接続することにより、図６に示し
た回路が実現できる。
【００３９】なお、図１において、図６と同じ構成部分
には同じ参照符号を付してある。後述する実施例で用い
る図においても、同様である。
には同じ参照符号を付してある。後述する実施例で用い
る図においても、同様である。
【００４０】ここで、用いる回路の論理ゲート表現とト
ランジスタ記号表現との対応を、図１７に示しておく。
同図（ａ）はインバータ、（ｂ）はＮＯＲゲート、
（ｃ）はトライステートインバータである。
ランジスタ記号表現との対応を、図１７に示しておく。
同図（ａ）はインバータ、（ｂ）はＮＯＲゲート、
（ｃ）はトライステートインバータである。
【００４１】
【実施例】次に、本発明に係る論理回路の具体的な実施
例につき、添付図面を参照しながら以下詳細に説明す
る。
例につき、添付図面を参照しながら以下詳細に説明す
る。
【００４２】＜実施例１＞図１４は本発明に係る論理回
路の一実施例を示す回路図であり、２つの入力データの
選択機能を持つフリップフロップ回路を構成した場合の
実施例である。実施の形態で述べた図１及び図６の基本
的な回路構成を用いているが、図６のトランスミッショ
ンゲートＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ１１をＣＭＯＳ
で構成し、インバータＩＶ１０とトライステートインバ
ータとでループを構成したラッチ回路を設け、インバー
タＩＶ１１の入力部分に出力Ｏ１を安定に取り出すため
にＣＭＯＳインバータとトライステートインバータから
なるラッチ回路を設けている点が相違する。
路の一実施例を示す回路図であり、２つの入力データの
選択機能を持つフリップフロップ回路を構成した場合の
実施例である。実施の形態で述べた図１及び図６の基本
的な回路構成を用いているが、図６のトランスミッショ
ンゲートＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ１１をＣＭＯＳ
で構成し、インバータＩＶ１０とトライステートインバ
ータとでループを構成したラッチ回路を設け、インバー
タＩＶ１１の入力部分に出力Ｏ１を安定に取り出すため
にＣＭＯＳインバータとトライステートインバータから
なるラッチ回路を設けている点が相違する。
【００４３】具体的には、トランスミッションゲートＴ
Ｇ１０ａを構成するＰＭＯＳトランジスタｍ１６のゲー
トへノードｎ４の反転信号を供給するための、ＰＭＯＳ
トランジスタｍ１７とＮＭＯＳトランジスタｍ１８から
なるＣＭＯＳインバータＩＶ９ａを設ける。同様にトラ
ンスミッションゲートＴＧ１０ｂを構成するＰＭＯＳト
ランジスタｍ１９のゲートへノードｎ５の反転信号を供
給するための、ＰＭＯＳトランジスタｍ２０とＮＭＯＳ
トランジスタｍ２１からなるＣＭＯＳインバータＩＶ９
ｂを設ける。
Ｇ１０ａを構成するＰＭＯＳトランジスタｍ１６のゲー
トへノードｎ４の反転信号を供給するための、ＰＭＯＳ
トランジスタｍ１７とＮＭＯＳトランジスタｍ１８から
なるＣＭＯＳインバータＩＶ９ａを設ける。同様にトラ
ンスミッションゲートＴＧ１０ｂを構成するＰＭＯＳト
ランジスタｍ１９のゲートへノードｎ５の反転信号を供
給するための、ＰＭＯＳトランジスタｍ２０とＮＭＯＳ
トランジスタｍ２１からなるＣＭＯＳインバータＩＶ９
ｂを設ける。
【００４４】また、ＰＭＯＳトランジスタｍ２３，ｍ２
４とＮＭＯＳトランジスタｍ２５，ｍ２６からなるトラ
イステートインバータＴＩＶ１１と、ＰＭＯＳトランジ
スタｍ２とＮＭＯＳトランジスタｍ３からなるＣＭＯＳ
インバータＩＶ１０とでラッチ回路を構成する。さら
に、ＰＭＯＳトランジスタｍ２７，ｍ２８とＮＭＯＳト
ランジスタｍ２９，ｍ３０からなるトライステートイン
バータＴＩＶ１２と、ＰＭＯＳトランジスタｍ３１とＮ
ＭＯＳトランジスタｍ３２からなるＣＭＯＳインバータ
ＩＶ１２とでラッチ回路を構成する。
４とＮＭＯＳトランジスタｍ２５，ｍ２６からなるトラ
イステートインバータＴＩＶ１１と、ＰＭＯＳトランジ
スタｍ２とＮＭＯＳトランジスタｍ３からなるＣＭＯＳ
インバータＩＶ１０とでラッチ回路を構成する。さら
に、ＰＭＯＳトランジスタｍ２７，ｍ２８とＮＭＯＳト
ランジスタｍ２９，ｍ３０からなるトライステートイン
バータＴＩＶ１２と、ＰＭＯＳトランジスタｍ３１とＮ
ＭＯＳトランジスタｍ３２からなるＣＭＯＳインバータ
ＩＶ１２とでラッチ回路を構成する。
【００４５】さらに、クロック信号の反転信号入力端子
／ＣＬＫを設け、クロック反転信号／ＣＬＫを、トラン
スミッションゲートＴＧ１１を構成するＰＭＯＳトラン
ジスタｍ２２と、トライステートインバータＴＩＶ１１
を構成するＰＭＯＳトランジスタｍ２３と、トライステ
ートインバータＴＩＶ１２を構成するＮＭＯＳトランジ
スタｍ３０の各ゲートに供給する。
／ＣＬＫを設け、クロック反転信号／ＣＬＫを、トラン
スミッションゲートＴＧ１１を構成するＰＭＯＳトラン
ジスタｍ２２と、トライステートインバータＴＩＶ１１
を構成するＰＭＯＳトランジスタｍ２３と、トライステ
ートインバータＴＩＶ１２を構成するＮＭＯＳトランジ
スタｍ３０の各ゲートに供給する。
【００４６】なお、上記クロックの反転信号／ＣＬＫ
は、図２のように、クロック信号入力端子ＣＬＫにイン
バータを接続して反転信号を取り出す構成としても良
い。また図１４において、参照符号ｎ１〜ｎ８は内部ノ
ードを示している。
は、図２のように、クロック信号入力端子ＣＬＫにイン
バータを接続して反転信号を取り出す構成としても良
い。また図１４において、参照符号ｎ１〜ｎ８は内部ノ
ードを示している。
【００４７】このように構成した本実施例の論理回路
は、図１及び図６の回路と同様に、クロック信号ＣＬＫ
の立ち上がりに同期して入力データＩ１とＩ２のうちの
どちらかの信号を取り込み、その信号を出力端子Ｏ１に
出力する２入力データの選択機能を有する機能付きフリ
ップフロップ回路として動作する。
は、図１及び図６の回路と同様に、クロック信号ＣＬＫ
の立ち上がりに同期して入力データＩ１とＩ２のうちの
どちらかの信号を取り込み、その信号を出力端子Ｏ１に
出力する２入力データの選択機能を有する機能付きフリ
ップフロップ回路として動作する。
【００４８】入力データＩ１とＩ２のどちらのデータを
取り込むかは、選択信号ｓｅｌと／ｓｅｌにより決定さ
れ、選択信号ｓｅｌがハイレベルの時には入力端子Ｉ１
のデータを取り込み、選択信号／ｓｅｌがハイレベルの
時には入力端子Ｉ２のデータを取り込む。選択信号ｓｅ
ｌと／ｓｅｌは、互いに反転した信号である。この図１
４に示した機能付きフリップフロップ回路の真理値表
は、図１及び図６の回路で示した図７の真理値表と同じ
であるので省略する。
取り込むかは、選択信号ｓｅｌと／ｓｅｌにより決定さ
れ、選択信号ｓｅｌがハイレベルの時には入力端子Ｉ１
のデータを取り込み、選択信号／ｓｅｌがハイレベルの
時には入力端子Ｉ２のデータを取り込む。選択信号ｓｅ
ｌと／ｓｅｌは、互いに反転した信号である。この図１
４に示した機能付きフリップフロップ回路の真理値表
は、図１及び図６の回路で示した図７の真理値表と同じ
であるので省略する。
【００４９】本実施例の機能付きフリップフロップ回路
も、図１及び図６の回路と同様にデータ選択機能を追加
しているにもかかわらず、入力端子Ｉ１やＩ２から出力
端子Ｏ１までの遅延時間が、図２に示した従来型フリッ
プフロップ回路と変わらない点である。すなわち、図１
４の機能付きフリップフロップ回路では、入力端子Ｉ１
から出力端子Ｏ１までの経路中の素子は、ＭＯＳトラン
ジスタｍ１とｍ１６からなるトランスミッションゲート
ＴＧ１０ａ、ＭＯＳトランジスタｍ２とｍ３からなるイ
ンバータＩＶ１０、ＭＯＳトランジスタｍ４とｍ２２か
らなるトランスミッションゲートＴＧ１１、ＭＯＳトラ
ンジスタｍ５とｍ６とからなるインバータＩＶ１１と、
計４個の論理ゲートであり、従来例と同じである。
も、図１及び図６の回路と同様にデータ選択機能を追加
しているにもかかわらず、入力端子Ｉ１やＩ２から出力
端子Ｏ１までの遅延時間が、図２に示した従来型フリッ
プフロップ回路と変わらない点である。すなわち、図１
４の機能付きフリップフロップ回路では、入力端子Ｉ１
から出力端子Ｏ１までの経路中の素子は、ＭＯＳトラン
ジスタｍ１とｍ１６からなるトランスミッションゲート
ＴＧ１０ａ、ＭＯＳトランジスタｍ２とｍ３からなるイ
ンバータＩＶ１０、ＭＯＳトランジスタｍ４とｍ２２か
らなるトランスミッションゲートＴＧ１１、ＭＯＳトラ
ンジスタｍ５とｍ６とからなるインバータＩＶ１１と、
計４個の論理ゲートであり、従来例と同じである。
【００５０】なお、図１４の入力端子Ｉ２から出力端子
Ｏ１までの経路中の素子も、ＭＯＳトランジスタｍ１１
とｍ１９からなるトランスミッションゲートＴＧ１０
ｂ、ＭＯＳトランジスタｍ２とｍ３からなるインバータ
ＩＶ１０、ＭＯＳトランジスタｍ４とｍ２２からなるト
ランスミッションゲートＴＧ１１、ＭＯＳトランジスタ
ｍ５とｍ６とからなるインバータＩＶ１１と、計４個の
論理ゲートである。
Ｏ１までの経路中の素子も、ＭＯＳトランジスタｍ１１
とｍ１９からなるトランスミッションゲートＴＧ１０
ｂ、ＭＯＳトランジスタｍ２とｍ３からなるインバータ
ＩＶ１０、ＭＯＳトランジスタｍ４とｍ２２からなるト
ランスミッションゲートＴＧ１１、ＭＯＳトランジスタ
ｍ５とｍ６とからなるインバータＩＶ１１と、計４個の
論理ゲートである。
【００５１】図２と比較すると、図１４に示した回路中
での中間ノードｎ１の容量が、このノードに接続してい
る回路の量が増加しているため、図２に示した従来型フ
リップフロップ回路に比べて、データ選択機能付きフリ
ップフロップ回路の方が増加している。そのため、内部
ノードｎ１の前後の回路での遅延時間が多少大きくなる
が、それ以外の部分では回路的に全く等価であり、遅延
時間も（セットアップ時間ｔｓ、遅延時間ｔｄともに）
ほぼ同じとなる。
での中間ノードｎ１の容量が、このノードに接続してい
る回路の量が増加しているため、図２に示した従来型フ
リップフロップ回路に比べて、データ選択機能付きフリ
ップフロップ回路の方が増加している。そのため、内部
ノードｎ１の前後の回路での遅延時間が多少大きくなる
が、それ以外の部分では回路的に全く等価であり、遅延
時間も（セットアップ時間ｔｓ、遅延時間ｔｄともに）
ほぼ同じとなる。
【００５２】従って、本実施例のデータ選択機能付きフ
リップフロップ回路を用いて回路を構成すると、従来型
フリップフロップ回路を用いた場合に比べ、同じ遅延時
間のままで、データ選択機能を追加できるという利点が
ある。
リップフロップ回路を用いて回路を構成すると、従来型
フリップフロップ回路を用いた場合に比べ、同じ遅延時
間のままで、データ選択機能を追加できるという利点が
ある。
【００５３】また、入力データ選択機能を有する特開平
６−４５８７９号公報に記載の機能付きフリップフロッ
プ回路と比べ、図１４の回路構成ではデータを保持する
ラッチ回路が２箇所と少ないので、そのぶん面積を小さ
くできる利点がある。
６−４５８７９号公報に記載の機能付きフリップフロッ
プ回路と比べ、図１４の回路構成ではデータを保持する
ラッチ回路が２箇所と少ないので、そのぶん面積を小さ
くできる利点がある。
【００５４】＜実施例２＞図１０は本発明に係る論理回
路の別の実施例を示す図であり、論理ゲートで表わした
回路図である。本実施例は、前述した実施例１の図１４
に示した２入力のデータ選択機能付きフリップフロップ
回路を元に、４入力のデータ選択機能を構成した場合で
ある。
路の別の実施例を示す図であり、論理ゲートで表わした
回路図である。本実施例は、前述した実施例１の図１４
に示した２入力のデータ選択機能付きフリップフロップ
回路を元に、４入力のデータ選択機能を構成した場合で
ある。
【００５５】図１０において、入力端子ｄ１_１，ｄ１_
２は図１４における入力端子Ｉ１，Ｉ２に相当し、選択
信号／ｓｅｌ１，ｓｅｌ１は図１４における選択信号／
ｓｅｌ，ｓｅｌに相当する。２個のＮＯＲ回路１２ａ，
１２ｂと、３個のインバータＩＶ９ａ，ＩＶ９ｂ，ＩＶ
１０ａと、２個のトランスミッションゲートＴＧ１０
ａ，ＴＧ１０ｂと、トライステートインバータＴＩＶ１
１ａで、２つの入力データｄ１_１とｄ１_２を選択する
マスター・スレーブ型の選択機能付きフリップフロップ
回路のマスター側を構成する。
２は図１４における入力端子Ｉ１，Ｉ２に相当し、選択
信号／ｓｅｌ１，ｓｅｌ１は図１４における選択信号／
ｓｅｌ，ｓｅｌに相当する。２個のＮＯＲ回路１２ａ，
１２ｂと、３個のインバータＩＶ９ａ，ＩＶ９ｂ，ＩＶ
１０ａと、２個のトランスミッションゲートＴＧ１０
ａ，ＴＧ１０ｂと、トライステートインバータＴＩＶ１
１ａで、２つの入力データｄ１_１とｄ１_２を選択する
マスター・スレーブ型の選択機能付きフリップフロップ
回路のマスター側を構成する。
【００５６】同様に、入力データｄ２_１とｄ２_２の２
入力データを選択する選択機能付きフリップフロップ回
路のマスター側を、２個のＮＯＲ回路１２ｃ，１２ｄ
と、３個のインバータＩＶ９ｃ，ＩＶ９ｄ，ＩＶ１０ｂ
と、２個のトランスミッションゲートＴＧ１０ｃ，ＴＧ
１０ｄと、トライステートインバータＴＩＶ１１ｂで構
成する。
入力データを選択する選択機能付きフリップフロップ回
路のマスター側を、２個のＮＯＲ回路１２ｃ，１２ｄ
と、３個のインバータＩＶ９ｃ，ＩＶ９ｄ，ＩＶ１０ｂ
と、２個のトランスミッションゲートＴＧ１０ｃ，ＴＧ
１０ｄと、トライステートインバータＴＩＶ１１ｂで構
成する。
【００５７】上記２つのマスター側により選択された２
つの入力データのどちらかをさらに選択するためのゲー
ト選択回路を、４個のＮＯＲ回路１２ｇａ，１２ｇｂ，
１４ｇａ，１４ｇｂと、５個のインバータＩＶ９ｇａ，
ＩＶ９ｇｂ，ＩＶ１０ｇ，ＩＶ１５ｇａ，ＩＶ１５ｇｂ
と、トライステートインバータＴＩＶ１１ｇとで、構成
する。このゲート選択回路には、入力端子ｇ１，ｇ２
と、ゲート選択端子ｇｓｅｌ，／ｇｓｅｌが設けられ、
入力端子ｇ１はトランスミッションゲートＴＧ１０ｇａ
の入力側に接続され、入力端子ｇ２はトランスミッショ
ンゲートＴＧ１０ｇｂの入力側に接続され、ゲート選択
端子／ｇｓｅｌはＮＯＲ回路１２ｇａの一方の入力に接
続され、ゲート選択端子ｇｓｅｌはＮＯＲ回路１２ｇｂ
の一方の入力に接続されている。
つの入力データのどちらかをさらに選択するためのゲー
ト選択回路を、４個のＮＯＲ回路１２ｇａ，１２ｇｂ，
１４ｇａ，１４ｇｂと、５個のインバータＩＶ９ｇａ，
ＩＶ９ｇｂ，ＩＶ１０ｇ，ＩＶ１５ｇａ，ＩＶ１５ｇｂ
と、トライステートインバータＴＩＶ１１ｇとで、構成
する。このゲート選択回路には、入力端子ｇ１，ｇ２
と、ゲート選択端子ｇｓｅｌ，／ｇｓｅｌが設けられ、
入力端子ｇ１はトランスミッションゲートＴＧ１０ｇａ
の入力側に接続され、入力端子ｇ２はトランスミッショ
ンゲートＴＧ１０ｇｂの入力側に接続され、ゲート選択
端子／ｇｓｅｌはＮＯＲ回路１２ｇａの一方の入力に接
続され、ゲート選択端子ｇｓｅｌはＮＯＲ回路１２ｇｂ
の一方の入力に接続されている。
【００５８】そして、上記フリップフロップ回路のスレ
ーブ側をそれぞれ構成するトランスミッションゲートＴ
Ｇ１１ａ，ＴＧ１１ｂのゲートを、前記実施例１の場合
のクロック信号ＣＬＫ，／ＣＬＫで駆動する代わりに、
ゲート選択回路を構成するＮＯＲ回路１４ｇａ，１４ｇ
ｂおよびインバータＩＶ１５ｇａ，１５ｇｂの出力信号
により駆動するように接続し、トランスミッションゲー
トＴＧ１１ａ，ＴＧ１１ｂの出力を、インバータＩＶ１
１を介して出力端子Ｏ１から取り出す。
ーブ側をそれぞれ構成するトランスミッションゲートＴ
Ｇ１１ａ，ＴＧ１１ｂのゲートを、前記実施例１の場合
のクロック信号ＣＬＫ，／ＣＬＫで駆動する代わりに、
ゲート選択回路を構成するＮＯＲ回路１４ｇａ，１４ｇ
ｂおよびインバータＩＶ１５ｇａ，１５ｇｂの出力信号
により駆動するように接続し、トランスミッションゲー
トＴＧ１１ａ，ＴＧ１１ｂの出力を、インバータＩＶ１
１を介して出力端子Ｏ１から取り出す。
【００５９】クロック信号ＣＬＫはインバータＩＶ１を
介した／ＣＬＫ信号が、トライステートインバータＴＩ
Ｖ１１ａ，ＴＩＶ１１ｂ，ＴＩＶ１１ｇのＰＭＯＳ側ゲ
ートとＴＩＶ１２のＮＭＯＳ側ゲートに接続され、イン
バータＩＶ１とＩＶ２とを介したＣＬＫ信号がトライス
テートインバータＴＩＶ１１ａ，ＴＩＶ１１ｂ，ＴＩＶ
１１ｇのＮＭＯＳ側ゲートとＴＩＶ１２のＰＭＯＳ側ゲ
ートとＮＯＲ回路１２ａ〜１２ｄ，１２ｇａ，１２ｇ
ｂ，１４ｇａ，１４ｇｂの他方の入力に接続される。
介した／ＣＬＫ信号が、トライステートインバータＴＩ
Ｖ１１ａ，ＴＩＶ１１ｂ，ＴＩＶ１１ｇのＰＭＯＳ側ゲ
ートとＴＩＶ１２のＮＭＯＳ側ゲートに接続され、イン
バータＩＶ１とＩＶ２とを介したＣＬＫ信号がトライス
テートインバータＴＩＶ１１ａ，ＴＩＶ１１ｂ，ＴＩＶ
１１ｇのＮＭＯＳ側ゲートとＴＩＶ１２のＰＭＯＳ側ゲ
ートとＮＯＲ回路１２ａ〜１２ｄ，１２ｇａ，１２ｇ
ｂ，１４ｇａ，１４ｇｂの他方の入力に接続される。
【００６０】前記実施例１と同様に、出力Ｏ１を安定し
て取り出すために、出力端子Ｏ１の入力側にインバータ
ＩＶ１２とトライステートインバータＴＩＶ１２からな
るラッチ回路を設けている。
て取り出すために、出力端子Ｏ１の入力側にインバータ
ＩＶ１２とトライステートインバータＴＩＶ１２からな
るラッチ回路を設けている。
【００６１】このように構成される本実施例の４入力の
データ選択機能付きフリップフロップ回路を、Ｄ型フリ
ップフロップＤＦＦとセレクタＳＥＬにより表わした等
価回路が、図１１である。２入力のデータ選択機能付き
フリップフロップ回路では、マスター・スレーブ型の従
来型ＤＦＦのマスター部のラッチを２重化してデータ選
択機能を付加したが、本実施例の４入力データ選択機能
付きフリップフロップ回路では、スレーブ側のラッチも
２重化して４入力のデータ選択機能を実現している。こ
の４入力選択機能付きフリップフロップ回路の真理値表
を示せば、図１８の通りである。
データ選択機能付きフリップフロップ回路を、Ｄ型フリ
ップフロップＤＦＦとセレクタＳＥＬにより表わした等
価回路が、図１１である。２入力のデータ選択機能付き
フリップフロップ回路では、マスター・スレーブ型の従
来型ＤＦＦのマスター部のラッチを２重化してデータ選
択機能を付加したが、本実施例の４入力データ選択機能
付きフリップフロップ回路では、スレーブ側のラッチも
２重化して４入力のデータ選択機能を実現している。こ
の４入力選択機能付きフリップフロップ回路の真理値表
を示せば、図１８の通りである。
【００６２】本実施例の４入力データの選択機能付きフ
リップフロップ回路は、２入力データの選択機能付きフ
リップフロップ回路と比べ、選択できるデータ数は増え
ているが、データの通るパス中での回路数は変わらない
ため、同じ速度で動作する。すなわち、本実施例でも、
４入力のデータ選択機能を追加したにもかかわらず、各
入力データ端子ｄ１_１，ｄ１_２，ｄ２_１，ｄ２_２か
ら出力端子Ｏ１までの経路中の素子は、２個のトランス
ミッションゲートと２個のインバータの計４個の論理ゲ
ートであり、図２に示した従来のＤ型フリップフロップ
回路と同じである。同じ遅延時間のままで４入力のデー
タ選択機能を追加することができる。
リップフロップ回路は、２入力データの選択機能付きフ
リップフロップ回路と比べ、選択できるデータ数は増え
ているが、データの通るパス中での回路数は変わらない
ため、同じ速度で動作する。すなわち、本実施例でも、
４入力のデータ選択機能を追加したにもかかわらず、各
入力データ端子ｄ１_１，ｄ１_２，ｄ２_１，ｄ２_２か
ら出力端子Ｏ１までの経路中の素子は、２個のトランス
ミッションゲートと２個のインバータの計４個の論理ゲ
ートであり、図２に示した従来のＤ型フリップフロップ
回路と同じである。同じ遅延時間のままで４入力のデー
タ選択機能を追加することができる。
【００６３】この４入力のデータ選択機能付きフリップ
フロップ回路の特徴は、もともとＤ型フリップフロップ
中に含まれていたトランスミッションゲートを多重化
し、排他的にトランスミッションゲートを選択すること
により、セレクタの機能を実現している点である。この
構成により、データの入力端子から出力端子までの信号
伝播経路に回路を増加させずに、データ選択機能を実現
している。逆に、この信号伝播経路以外に回路を付加し
て制御に利用している。すなわち、図１１で示した各セ
レクタＳＥＬは、図１０から分かるように、２つの２入
力のＮＯＲ回路を持ち、マスター部の場合、どちらのＮ
ＯＲ回路とも一方の入力にはクロック信号が印加され
る。これにより、クロックがローの時にはどちらか一方
のトランスミッションゲートだけがオンとなり、クロッ
クがハイの時には両者ともオフとなるように制御され
る。これにより、マスター部のラッチに必要な動作を維
持したまま、選択機能を付加している。
フロップ回路の特徴は、もともとＤ型フリップフロップ
中に含まれていたトランスミッションゲートを多重化
し、排他的にトランスミッションゲートを選択すること
により、セレクタの機能を実現している点である。この
構成により、データの入力端子から出力端子までの信号
伝播経路に回路を増加させずに、データ選択機能を実現
している。逆に、この信号伝播経路以外に回路を付加し
て制御に利用している。すなわち、図１１で示した各セ
レクタＳＥＬは、図１０から分かるように、２つの２入
力のＮＯＲ回路を持ち、マスター部の場合、どちらのＮ
ＯＲ回路とも一方の入力にはクロック信号が印加され
る。これにより、クロックがローの時にはどちらか一方
のトランスミッションゲートだけがオンとなり、クロッ
クがハイの時には両者ともオフとなるように制御され
る。これにより、マスター部のラッチに必要な動作を維
持したまま、選択機能を付加している。
【００６４】なお、０．２５μｍのＣＭＯＳデバイステ
クノロジを用いて本実施例のフリップフロップ回路を製
造した場合を仮定した回路シミュレーションでは、２Ｇ
Ｈｚ以上の動作が可能との結果を得ている。
クノロジを用いて本実施例のフリップフロップ回路を製
造した場合を仮定した回路シミュレーションでは、２Ｇ
Ｈｚ以上の動作が可能との結果を得ている。
【００６５】＜実施例３＞図１５は本発明に係る論理回
路のまた別の実施例を示す回路図であり、４入力のデー
タ選択機能付きフリップフロップ回路を構成した場合で
ある。前記実施例２との相違は、２つのマスター側によ
り選択された２つの入力データのどちらかを更に選択す
るために設けていた入力端子ｇ１，ｇ２とゲート選択端
子ｇｓｅｌ、／ｇｓｅｌを有するゲート選択回路の代わ
りに、選択信号端子ｓｅｌ３を有するゲート選択回路に
置き換えたものである。
路のまた別の実施例を示す回路図であり、４入力のデー
タ選択機能付きフリップフロップ回路を構成した場合で
ある。前記実施例２との相違は、２つのマスター側によ
り選択された２つの入力データのどちらかを更に選択す
るために設けていた入力端子ｇ１，ｇ２とゲート選択端
子ｇｓｅｌ、／ｇｓｅｌを有するゲート選択回路の代わ
りに、選択信号端子ｓｅｌ３を有するゲート選択回路に
置き換えたものである。
【００６６】すなわち、選択信号ｓｅｌ３を入力とし、
クロック信号ＣＬＫ，／ＣＬＫで動作するトランスミッ
ションゲートＴＧ１０ｇを、図１０におけるトランスミ
ッションゲートＴＧ１０ｇａの代わりに設け、図１０に
おけるＮＯＲ回路１２ｇａ，１２ｇｂ、インバータＩＶ
９ｇａ，ＩＶ９ｇｂを削除した構成である。図１６に本
実施例の４入力データ選択機能付きフリップフロップ回
路の真理値表を示す。また、Ｄ型フリップフロップ回路
ＤＦＦとセレクタＳＥＬにより表わした等価回路で示せ
ば、図１９のようになる。図１１と比較して分かるよう
に、同じ動作を行うのにセレクタの使用数が少なくて済
む利点がある。勿論、実施例２と同様に、選択機能を追
加しても各入力データ端子ｄ１_１，ｄ１_２，ｄ２_
１，ｄ２_２から出力端子Ｏ１までの経路中の素子は計
４個の論理ゲートであり、図２の従来型フリップフロッ
プと同じである。実施例２に比べて、回路を構成する使
用素子数が少ないぶん本実施例の構成は、面積低減の点
で有利である。
クロック信号ＣＬＫ，／ＣＬＫで動作するトランスミッ
ションゲートＴＧ１０ｇを、図１０におけるトランスミ
ッションゲートＴＧ１０ｇａの代わりに設け、図１０に
おけるＮＯＲ回路１２ｇａ，１２ｇｂ、インバータＩＶ
９ｇａ，ＩＶ９ｇｂを削除した構成である。図１６に本
実施例の４入力データ選択機能付きフリップフロップ回
路の真理値表を示す。また、Ｄ型フリップフロップ回路
ＤＦＦとセレクタＳＥＬにより表わした等価回路で示せ
ば、図１９のようになる。図１１と比較して分かるよう
に、同じ動作を行うのにセレクタの使用数が少なくて済
む利点がある。勿論、実施例２と同様に、選択機能を追
加しても各入力データ端子ｄ１_１，ｄ１_２，ｄ２_
１，ｄ２_２から出力端子Ｏ１までの経路中の素子は計
４個の論理ゲートであり、図２の従来型フリップフロッ
プと同じである。実施例２に比べて、回路を構成する使
用素子数が少ないぶん本実施例の構成は、面積低減の点
で有利である。
【００６７】＜実施例４＞図１２は本発明に係る論理回
路の更に別の実施例を示す回路図であり、機能付きフリ
ップフロップ回路を用いて４×４ビットのパイプライン
乗算器を設計した場合である。図１２において、ｘ１，
ｘ２，ｘ３，ｘ４は４ビットのＸ入力、ｙ１，ｙ２，ｙ
３，ｙ４は４ビットのＹ入力を示し、図中のＸ方向の部
分積１１，…，４１はｘ１・ｙ１，…，ｘ４・ｙ１を表
わし、Ｙ方向の部分積４１，…，４４はｘ４・ｙ１，
…，ｘ４・ｙ４を表わし、出力Ｚのｚ１，ｚ２，…は、
ｘ１・ｙ１，ｘ２・ｙ１＋ｘ１・ｙ２，…をそれぞれ表
わしている。
路の更に別の実施例を示す回路図であり、機能付きフリ
ップフロップ回路を用いて４×４ビットのパイプライン
乗算器を設計した場合である。図１２において、ｘ１，
ｘ２，ｘ３，ｘ４は４ビットのＸ入力、ｙ１，ｙ２，ｙ
３，ｙ４は４ビットのＹ入力を示し、図中のＸ方向の部
分積１１，…，４１はｘ１・ｙ１，…，ｘ４・ｙ１を表
わし、Ｙ方向の部分積４１，…，４４はｘ４・ｙ１，
…，ｘ４・ｙ４を表わし、出力Ｚのｚ１，ｚ２，…は、
ｘ１・ｙ１，ｘ２・ｙ１＋ｘ１・ｙ２，…をそれぞれ表
わしている。
【００６８】乗算器の方式はキャリーセーブ型を用い、
図１３に示す機能を持つ単位セルの組み合わせにより構
成した。図１３（ａ）は被加数と加数の２つの入力端子
ａ，ｂと桁上げ入力端子Ｃｉｎと桁上げ出力端子Ｃｏｕ
ｔと和出力端子ｓｕｍとを備えた全加算器ＦＡと２入力
ＡＮＤ回路からなる単位セルを示し、同図（ｂ）はこの
単位セルの構成を示すブロック図である。単位セルは、
同図（ｂ）に示すように、Ｄ型フリップフロップ回路Ｄ
ＦＦと４つの２入力セレクタを１組とする２組の回路
と、３個のインバータとから構成される。ここで、図１
３（ｂ）において２入力セレクタ記号内に示した「１」
と「０」は、選択信号に応じて選択する入力端子を示
し、選択信号が１の場合に図中「１」と記した側の入力
端子を選択し、０の場合に図中「０」と記した側の入力
端子を選択することを意味する。
図１３に示す機能を持つ単位セルの組み合わせにより構
成した。図１３（ａ）は被加数と加数の２つの入力端子
ａ，ｂと桁上げ入力端子Ｃｉｎと桁上げ出力端子Ｃｏｕ
ｔと和出力端子ｓｕｍとを備えた全加算器ＦＡと２入力
ＡＮＤ回路からなる単位セルを示し、同図（ｂ）はこの
単位セルの構成を示すブロック図である。単位セルは、
同図（ｂ）に示すように、Ｄ型フリップフロップ回路Ｄ
ＦＦと４つの２入力セレクタを１組とする２組の回路
と、３個のインバータとから構成される。ここで、図１
３（ｂ）において２入力セレクタ記号内に示した「１」
と「０」は、選択信号に応じて選択する入力端子を示
し、選択信号が１の場合に図中「１」と記した側の入力
端子を選択し、０の場合に図中「０」と記した側の入力
端子を選択することを意味する。
【００６９】Ｄ型フリップフロップ回路ＤＦＦと４つの
２入力セレクタからなる２組の回路を、前述した実施例
２の４入力データ選択機能付きフリップフロップ回路２
つにより構成する。従って、この機能付きフリップフロ
ップ回路で構成した本実施例のパイプライン乗算器は、
機能付きフリップフロップ回路間にある組み合わせ回路
が反転信号を作るインバータのみと短いので、サイクル
時間は、 サイクル時間＝（機能付きフリップフロップセットアッ
プ時間）＋（機能付きフリップフロップの遅延時間）＋
（インバータの遅延時間） となる。
２入力セレクタからなる２組の回路を、前述した実施例
２の４入力データ選択機能付きフリップフロップ回路２
つにより構成する。従って、この機能付きフリップフロ
ップ回路で構成した本実施例のパイプライン乗算器は、
機能付きフリップフロップ回路間にある組み合わせ回路
が反転信号を作るインバータのみと短いので、サイクル
時間は、 サイクル時間＝（機能付きフリップフロップセットアッ
プ時間）＋（機能付きフリップフロップの遅延時間）＋
（インバータの遅延時間） となる。
【００７０】この乗算器を構成するデバイスの製造技術
として、０．２５μｍのＣＭＯＳデバイステクノロジを
仮定して回路シミュレーションを行ったところ、サイク
ル時間は５００ｐｓ以下に収まるとの結果が得られ、２
ＧＨｚ以上での回路動作が可能であることが分かった。
として、０．２５μｍのＣＭＯＳデバイステクノロジを
仮定して回路シミュレーションを行ったところ、サイク
ル時間は５００ｐｓ以下に収まるとの結果が得られ、２
ＧＨｚ以上での回路動作が可能であることが分かった。
【００７１】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。
【００７２】
【発明の効果】前述した実施例から明らかなように、機
能付きフリップフロップ回路として動作する本発明の論
理回路を用いることにより、クロック信号に同期して動
作する同期回路のサイクル時間を短縮することが可能で
ある。特に、実施例で述べたようなパイプライン回路に
本発明の機能付きフリプフロップ回路を適用するとサイ
クル時間短縮に効果的である。
能付きフリップフロップ回路として動作する本発明の論
理回路を用いることにより、クロック信号に同期して動
作する同期回路のサイクル時間を短縮することが可能で
ある。特に、実施例で述べたようなパイプライン回路に
本発明の機能付きフリプフロップ回路を適用するとサイ
クル時間短縮に効果的である。
【図１】本発明に係る論理回路の一実施の形態を示す回
路図であり、２入力のデータ選択機能付きフリップフロ
ップ回路として動作する論理回路の構成図である。
路図であり、２入力のデータ選択機能付きフリップフロ
ップ回路として動作する論理回路の構成図である。
【図２】従来のフリップフロップ回路を示す回路図であ
る。
る。
【図３】図２に示した従来のフリップフロップ回路の真
理値表である。
理値表である。
【図４】従来のフリップフロップ回路のタイミングチャ
ートである。
ートである。
【図５】パイプライン回路の例を示す説明図である。
【図６】図１に示した２入力のデータ選択機能付きフリ
ップフロップ回路を論理ゲートで表わした回路図であ
る。
ップフロップ回路を論理ゲートで表わした回路図であ
る。
【図７】図６に示した回路の真理値表である。
【図８】パイプライン回路におけるデータ選択機能付き
フリップフロップ回路の使用例を（ａ）従来構成と、
（ｂ）本発明の構成とで比較した説明図である。
フリップフロップ回路の使用例を（ａ）従来構成と、
（ｂ）本発明の構成とで比較した説明図である。
【図９】図６に示した回路の等価回路図である。
【図１０】本発明に係る論理回路の一実施例を示す回路
図であり、４入力のデータ選択機能付きフリップフロッ
プ回路である。
図であり、４入力のデータ選択機能付きフリップフロッ
プ回路である。
【図１１】図１０に示した回路の等価回路図である。
【図１２】本発明に係る論理回路を適用するパイプライ
ン乗算器の例を示す図である。
ン乗算器の例を示す図である。
【図１３】図１２のパイプライン乗算器の単位セルを示
す図であり、（ａ）は単位セルの全加算器とＡＮＤゲー
トからなる構成を示す図、（ｂ）は内部回路構成を示す
図である。
す図であり、（ａ）は単位セルの全加算器とＡＮＤゲー
トからなる構成を示す図、（ｂ）は内部回路構成を示す
図である。
【図１４】本発明に係る論理回路の別の実施例を示す回
路図であり、２入力のデータ選択機能付きフリップフロ
ップ回路である。
路図であり、２入力のデータ選択機能付きフリップフロ
ップ回路である。
【図１５】本発明に係る論理回路のまた別の実施例を示
す回路図であり、４入力のデータ選択機能付きフリップ
フロップ回路である。
す回路図であり、４入力のデータ選択機能付きフリップ
フロップ回路である。
【図１６】図１５に示した回路の真理値表である。
【図１７】論理ゲート表現とトランジスタ記号表現との
対応を示す図である。
対応を示す図である。
【図１８】図１０に示した回路の真理値表である。
【図１９】図１５に示した回路の等価回路図である。
１…第１の動作電位点（電源電圧）、２…第２の動作電
位点（接地電圧）、１２ａ〜１２ｄ，１２ｇａ，１２ｇ
ｂ，１４ｇａ，１４ｇｂ…ＮＯＲ回路、Ｉ１，Ｉ２，ｄ
１_１，ｄ１_２，ｄ２_１，ｄ２_２…入力データ端子
（入力データ）、ＩＶ１０，ＩＶ１１，ＩＶ１２…イン
バータ、ＩＶ９ａ〜ＩＶ９ｄ，ＩＶ９ｇａ，ＩＶ９ｇｂ
…インバータ、ＩＶ１０ａ〜ＩＶ１０ｄ，ＩＶ１０ｇ，
ＩＶ１５ｇａ，ＩＶ１５ｇｂ…インバータ、Ｏ１…出力
端子、ｓｅｌ，ｓｅｌ１，ｓｅｌ２，／ｓｅｌ，／ｓｅ
ｌ１，／ｓｅｌ２…選択信号入力端子（選択信号）、Ｔ
Ｇ１０ａ〜ＴＧ１０ｄ，ＴＧ１０ｇａ，ＴＧ１０ｇｂ…
トランスミッションゲート、ＴＧ１１，ＴＧ１１ａ，Ｔ
Ｇ１１ｂ…トランスミッションゲート、ＴＩＶ１１ａ，
ＴＩＶ１１ｂ，ＴＩＶ１１ｇ，ＴＩＶ１２…トライステ
ートインバータ。
位点（接地電圧）、１２ａ〜１２ｄ，１２ｇａ，１２ｇ
ｂ，１４ｇａ，１４ｇｂ…ＮＯＲ回路、Ｉ１，Ｉ２，ｄ
１_１，ｄ１_２，ｄ２_１，ｄ２_２…入力データ端子
（入力データ）、ＩＶ１０，ＩＶ１１，ＩＶ１２…イン
バータ、ＩＶ９ａ〜ＩＶ９ｄ，ＩＶ９ｇａ，ＩＶ９ｇｂ
…インバータ、ＩＶ１０ａ〜ＩＶ１０ｄ，ＩＶ１０ｇ，
ＩＶ１５ｇａ，ＩＶ１５ｇｂ…インバータ、Ｏ１…出力
端子、ｓｅｌ，ｓｅｌ１，ｓｅｌ２，／ｓｅｌ，／ｓｅ
ｌ１，／ｓｅｌ２…選択信号入力端子（選択信号）、Ｔ
Ｇ１０ａ〜ＴＧ１０ｄ，ＴＧ１０ｇａ，ＴＧ１０ｇｂ…
トランスミッションゲート、ＴＧ１１，ＴＧ１１ａ，Ｔ
Ｇ１１ｂ…トランスミッションゲート、ＴＩＶ１１ａ，
ＴＩＶ１１ｂ，ＴＩＶ１１ｇ，ＴＩＶ１２…トライステ
ートインバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢野 和男 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5J034 AB00 AB04 AB05 CB01 DB03 DB08
Claims (9)
- 【請求項１】第１および第２のデータ入力端子と、第１
および第２の選択信号入力端子と、基準信号入力端子
と、出力端子とを有し、 前記第１および第２のデータ入力端子に入力された第１
および第２のデータのどちらかを、前記第１および第２
の選択信号入力端子に入力された互いに反転した選択信
号により選択し、前記基準信号入力端子に入力された基
準信号に同期して前記選択信号により選択されたデータ
を前記出力端子から出力する論理回路であって、 出力部が第１のトランスミッションゲートに接続された
第１のインバータと、 出力部が前記出力端子に接続された第２のインバータ
と、 一方の入力に前記第１の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第１の論理和否
定回路と、 一方の入力に前記第２の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第２の論理和否
定回路と、 前記第１のデータ入力端子と前記第１のインバータの入
力部との間に接続され、前記第１の論理和否定回路の出
力に基づいて制御される第１のトランスミッションゲー
トと、 前記第２のデータ入力端子と前記第１のインバータの入
力部との間に接続され、前記第２の論理和否定回路の出
力に基づいて制御される第２のトランスミッションゲー
トと、 前記第１および第２のインバータの間に接続され、前記
基準信号入力端子に入力された基準信号に基づいて制御
される第３のトランスミッションゲートと、から構成さ
れることを特徴とする論理回路。 - 【請求項２】前記第１、第２、第３のトランスミッショ
ンゲートをｎチャネル電界効果トランジスタとｐチャネ
ル電界効果トランジスタで構成し、 前記第１および第２のトランスミッションゲートを制御
するための前記第１および第２の論理和否定回路に基づ
く信号は、それぞれ前記第１および第２の論理和否定回
路の出力信号と該出力信号を反転した信号であり、 前記第３のトランスミッションゲートを制御するための
前記基準信号に基づく信号は、前記基準信号と該基準信
号を反転した信号である請求項１記載の論理回路。 - 【請求項３】前記第１のインバータとループを形成する
第１のトライステートインバータを設けて第１のラッチ
回路を構成し、 前記第２のインバータの入力部に、第２のトライステー
トインバータと第３のインバータからなる第２のラッチ
回路を設けて成る請求項１または請求項２に記載の論理
回路。 - 【請求項４】第１、第２、第３、および第４のデータ入
力端子と、第１、第２、第３、および第４の選択信号入
力端子と、第１および第２のゲート入力端子と、第１お
よび第２のゲート選択端子と、基準信号入力端子と、出
力端子とを有し、 前記第１および第２のデータ入力端子に入力されたデー
タのどちらかを前記第１および第２の選択信号入力端子
に入力された互いに反転した第１および第２の選択信号
により選択し、 前記第３および第４のデータ入力端子に入力されたデー
タのどちらかを前記第３および第４の選択信号入力端子
に入力された互いに反転した第３および第４の選択信号
により選択し、 前記第１および第２のゲート入力端子に入力されたゲー
ト入力データのどちらかを前記第１および第２のゲート
選択端子に入力された互いに反転した第１および第２の
ゲート選択信号により選択し、 前記第１および第２の選択信号により選択されたデータ
と前記第３および第４の選択信号により選択されたデー
タのどちらかを、前記第１および第２のゲート選択信号
により選択されたゲート入力データにより選択して、前
記基準信号入力端子に入力された基準信号に同期して出
力端子より出力する論理回路であって、 前記第１および第２のデータ入力端子に入力されたデー
タを選択する回路は、 出力部が第１のトランスミッションゲートに接続された
第１のインバータと、 一方の入力に前記第１の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第１の論理和否
定回路と、 一方の入力に前記第２の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第２の論理和否
定回路と、 前記第１のデータ入力端子と前記第１のインバータの入
力部との間に接続され、前記第１の論理和否定回路の出
力に基づいて制御される第２のトランスミッションゲー
トと、 前記第２のデータ入力端子と前記第１のインバータの入
力部との間に接続され、前記第２の論理和否定回路の出
力に基づいて制御される第３のトランスミッションゲー
トとからなり、 前記第３および第４のデータ入力端子に入力されたデー
タを選択する回路は、 出力部が第４のトランスミッションゲートに接続された
第２のインバータと、 一方の入力に前記第３の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第３の論理和否
定回路と、 一方の入力に前記第４の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第４の論理和否
定回路と、 前記第３のデータ入力端子と前記第２のインバータの入
力部との間に接続され、前記第３の論理和否定回路の出
力に基づいて制御される第５のトランスミッションゲー
トと、 前記第４のデータ入力端子と前記第２のインバータの入
力部との間に接続され、前記第４の論理和否定回路の出
力に基づいて制御される第６のトランスミッションゲー
トとからなり、 前記第１および第２のゲート入力端子に入力されたゲー
ト入力データを選択する回路は、 第３のインバータと、 一方の入力に前記第１のゲート選択端子が接続され、他
方の入力に前記基準信号が接続された第５の論理和否定
回路と、 一方の入力に前記第２のゲート選択端子が接続され、他
方の入力に前記基準信号が接続された第６の論理和否定
回路と、 前記第１のゲート入力端子と前記第３のインバータの入
力部との間に接続され、前記第５の論理和否定回路の出
力に基づいて制御される第７のトランスミッションゲー
トと、 前記第２のゲート入力端子と前記第３のインバータの入
力部との間に接続され、前記第６の論理和否定回路の出
力に基づいて制御される第８のトランスミッションゲー
トとからなり、 前記選択されたゲート入力データにより前記第１および
第２の選択信号と第３および第４の選択信号により選択
されたどちらかのデータを選択する回路は、 一方の入力に前記第７のトランスミッションゲートの出
力が接続され、他方の入力に前記基準信号が接続され、
出力が前記第１のトランスミッションゲートの制御ゲー
トに接続された第７の論理和否定回路と、 一方の入力に前記第３のインバータの出力が接続され、
他方の入力に前記基準信号が接続され、出力が前記第４
のトランスミッションゲートの制御ゲートに接続された
第８の論理和否定回路とからなり、 前記選択されたゲート入力データにより選択されたデー
タを前記出力端子に出力するための、入力部が前記第１
のトランスミッションゲートと前記第４のトランスミッ
ションゲートに接続され、出力部が前記出力端子に接続
された第４のインバータと、から構成したことを特徴と
する論理回路。 - 【請求項５】前記第１から第８のトランスミッションゲ
ートはそれぞれｎチャネル電界効果トランジスタとｐチ
ャネル電界効果トランジスタで構成し、 前記第１のトランスミッションゲートを制御する信号
は、前記第７の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第２のトランスミッションゲートを制御する信号
は、前記第１の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第３のトランスミッションゲートを制御する信号
は、前記第２の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第４のトランスミッションゲートを制御する信号
は、前記第８の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第５のトランスミッションゲートを制御する信号
は、前記第３の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第６のトランスミッションゲートを制御する信号
は、前記第４の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第７のトランスミッションゲートを制御する信号
は、前記第５の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第８のトランスミッションゲートを制御する信号
は、前記第６の論理和否定回路の出力信号と該出力を反
転した信号である請求項４記載の論理回路。 - 【請求項６】前記第１のインバータとループを形成する
第１のトライステートインバータを設けて第１のラッチ
回路を構成し、 前記第２のインバータとループを形成する第２のトライ
ステートインバータを設けて第２のラッチ回路を構成
し、 前記第３のインバータとループを形成する第３のトライ
ステートインバータを設けて第３のラッチ回路を構成
し、 前記第４のインバータの入力部に第４のトライステート
インバータと第５のインバータからなる第４のラッチ回
路を設けて成る請求項４または請求項５に記載の論理回
路。 - 【請求項７】第１、第２、第３、および第４のデータ入
力端子と、第１、第２、第３、第４、および第５の選択
信号入力端子と、基準信号入力端子と、出力端子とを有
し、 前記第１および第２のデータ入力端子に入力されたデー
タのどちらかを前記第１および第２の選択信号入力端子
に入力された互いに反転した第１および第２の選択信号
により選択し、 前記第３および第４のデータ入力端子に入力されたデー
タのどちらかを前記第３および第４の選択信号入力端子
に入力された互いに反転した第３および第４の選択信号
により選択し、 前記第１および第２の選択信号により選択されたデータ
と前記第３および第４の選択信号により選択されたデー
タのどちらかを、前記第５の選択信号入力端子に入力さ
れた第５の選択信号より選択して、前記基準信号入力端
子に入力された基準信号に同期して出力端子より出力す
る論理回路であって、 前記第１および第２のデータ入力端子に入力されたデー
タを選択する回路は、 出力部が第１のトランスミッションゲートに接続された
第１のインバータと、 一方の入力に前記第１の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第１の論理和否
定回路と、 一方の入力に前記第２の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第２の論理和否
定回路と、 前記第１のデータ入力端子と前記第１のインバータの入
力部との間に接続され、前記第１の論理和否定回路の出
力に基づいて制御される第２のトランスミッションゲー
トと、 前記第２のデータ入力端子と前記第１のインバータの入
力部との間に接続され、前記第２の論理和否定回路の出
力に基づいて制御される第３のトランスミッションゲー
トとからなり、 前記第３および第４のデータ入力端子に入力されたデー
タを選択する回路は、 出力部が第４のトランスミッションゲートに接続された
第２のインバータと、 一方の入力に前記第３の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第３の論理和否
定回路と、 一方の入力に前記第４の選択信号入力端子が接続され、
他方の入力に前記基準信号が接続された第４の論理和否
定回路と、 前記第３のデータ入力端子と前記第２のインバータの入
力部との間に接続され、前記第３の論理和否定回路の出
力に基づいて制御される第５のトランスミッションゲー
トと、 前記第４のデータ入力端子と前記第２のインバータの入
力部との間に接続され、前記第４の論理和否定回路の出
力に基づいて制御される第６のトランスミッションゲー
トとからなり、 前記第１および第２の選択信号と第３および第４の選択
信号により選択されたどちらかのデータを選択する回路
は、 第３のインバータと、 入力部が前記第５の選択信号入力端子に接続され、出力
部が前記第３のインバータの入力部に接続された第７の
トランスミッションゲートと、 一方の入力に前記第７のトランスミッションゲートの出
力が接続され、他方の入力に前記基準信号が接続され、
出力が前記第１のトランスミッションゲートの制御ゲー
トに接続された第５の論理和否定回路と、 一方の入力に前記第３のインバータの出力が接続され、
他方の入力に前記基準信号が接続され、出力が前記第４
のトランスミッションゲートの制御ゲートに接続された
第６の論理和否定回路とからなり、 前記選択されたデータを前記出力端子に出力するため
の、入力部が前記第１のトランスミッションゲートと前
記第４のトランスミッションゲートに接続され、出力部
が前記出力端子に接続された第４のインバータと、から
構成したことを特徴とする論理回路。 - 【請求項８】前記第１から第７のトランスミッションゲ
ートはそれぞれｎチャネル電界効果トランジスタとｐチ
ャネル電界効果トランジスタで構成し、 前記第１のトランスミッションゲートを制御する信号
は、前記第５の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第２のトランスミッションゲートを制御する信号
は、前記第１の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第３のトランスミッションゲートを制御する信号
は、前記第２の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第４のトランスミッションゲートを制御する信号
は、前記第６の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第５のトランスミッションゲートを制御する信号
は、前記第３の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第６のトランスミッションゲートを制御する信号
は、前記第４の論理和否定回路の出力信号と該出力を反
転した信号であり、 前記第７のトランスミッションゲートを制御する信号
は、前記基準信号と該基準を反転した信号である請求項
７記載の論理回路。 - 【請求項９】前記第１のインバータとループを形成する
第１のトライステートインバータを設けて第１のラッチ
回路を構成し、 前記第２のインバータとループを形成する第２のトライ
ステートインバータを設けて第２のラッチ回路を構成
し、 前記第３のインバータとループを形成する第３のトライ
ステートインバータを設けて第３のラッチ回路を構成
し、 前記第４のインバータの入力部に第４のトライステート
インバータと第５のインバータからなる第４のラッチ回
路を設けて成る請求項７または請求項８に記載の論理回
路。
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