JP3400124B2 - パストランジスタ型セレクタ回路及び論理回路 - Google Patents
パストランジスタ型セレクタ回路及び論理回路Info
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- H03K—PULSE TECHNIQUE
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Description
【０００１】
【産業上の利用分野】本発明は、パストランジスタ型セ
レクタ回路及び当該回路を用いて構成したデジタル論理
回路に関するものである。
レクタ回路及び当該回路を用いて構成したデジタル論理
回路に関するものである。
【０００２】
【従来の技術】パストランジスタ型セレクタ回路は、例
えば図８に示すように、一対の信号選択用ｎＭＯＳトラ
ンジスタ１及び２（パストランジスタ）のドレイン電極
Ｄを相互に接続して構成するものであり、各トランジス
タのソース電極Ｓに入力信号を供給し、ゲート電極Ｇに
制御信号を供給することにより、２入力の排他的論理和
回路として機能させることができる〔例えば１９８５年
Addison-Wesley 出版社発行“Principles of CMOS VLS
I Design”(N. Weste 及び K. Eshraghian 共著)の第１
７２頁〜第１７５頁参照〕。
えば図８に示すように、一対の信号選択用ｎＭＯＳトラ
ンジスタ１及び２（パストランジスタ）のドレイン電極
Ｄを相互に接続して構成するものであり、各トランジス
タのソース電極Ｓに入力信号を供給し、ゲート電極Ｇに
制御信号を供給することにより、２入力の排他的論理和
回路として機能させることができる〔例えば１９８５年
Addison-Wesley 出版社発行“Principles of CMOS VLS
I Design”(N. Weste 及び K. Eshraghian 共著)の第１
７２頁〜第１７５頁参照〕。
【０００３】パストランジスタ型セレクタ回路は、少な
い素子数で所望の論理関数を実現することが可能である
ため、特にＶＬＳＩ（very large scale integration）
の場合に適しているほか、動作速度が高いｎＭＯＳトラ
ンジスタを信号選択用トランジスタとして使用すること
が可能であるため、高速の論理回路を実現することがで
きるという優れた特長があるが、その反面、一対の信号
選択用トランジスタ１及び２の導通／非導通が切り替わ
る際、両トランジスタが同時に導通して高速動作が阻害
されるという好ましくない問題がある。
い素子数で所望の論理関数を実現することが可能である
ため、特にＶＬＳＩ（very large scale integration）
の場合に適しているほか、動作速度が高いｎＭＯＳトラ
ンジスタを信号選択用トランジスタとして使用すること
が可能であるため、高速の論理回路を実現することがで
きるという優れた特長があるが、その反面、一対の信号
選択用トランジスタ１及び２の導通／非導通が切り替わ
る際、両トランジスタが同時に導通して高速動作が阻害
されるという好ましくない問題がある。
【０００４】パストランジスタ型セレクタ回路において
使用する制御信号の波形例を図９ａに示す。第１制御信
号Ｚ（トランジスタ１のゲート電極に供給する信号）
は、論理値“１”を表現する期間はハイレベルとなり、
論理値“０”を表現する期間はローレベルとなる信号で
ある。一方、第２制御信号Ｚ* （トランジスタ２のゲー
ト電極に供給する信号）は、第１制御信号Ｚの位相を反
転させた否定信号であって、第１制御信号Ｚがハイレベ
ルの期間はローレベルとなり、同信号がローレベルの期
間はハイレベルとなる信号である。両制御信号は、その
一方の信号レベルがハイからローに遷移する場合、他方
の信号レベルがローからハイに同時に遷移するが、その
遷移の途中、信号レベルが共に一定の閾（しきい）値を
超える期間Ｔが存在するため、一時的ではあるが、両ト
ランジスタ１，２が同時に導通状態になる。この現象が
発生すると、ソース電極Ｓに供給された二つの入力信号
が両トランジスタ１，２を共に通過してドレイン電極Ｄ
側（出力端子）で衝突する結果、回路の安定化が遅れ、
高速動作阻害の原因となる。同様の現象は、インバータ
回路により、一方の制御信号の位相を反転して他方の制
御信号として使用する場合にも発生する。インバータ回
路による遅延時間のため、位相反転させた他方の制御信
号がハイレベルからローレベルに遷移するタイミングが
遅れ、その間、両トランジスタ１，２が同時に導通状態
となるからである。
使用する制御信号の波形例を図９ａに示す。第１制御信
号Ｚ（トランジスタ１のゲート電極に供給する信号）
は、論理値“１”を表現する期間はハイレベルとなり、
論理値“０”を表現する期間はローレベルとなる信号で
ある。一方、第２制御信号Ｚ* （トランジスタ２のゲー
ト電極に供給する信号）は、第１制御信号Ｚの位相を反
転させた否定信号であって、第１制御信号Ｚがハイレベ
ルの期間はローレベルとなり、同信号がローレベルの期
間はハイレベルとなる信号である。両制御信号は、その
一方の信号レベルがハイからローに遷移する場合、他方
の信号レベルがローからハイに同時に遷移するが、その
遷移の途中、信号レベルが共に一定の閾（しきい）値を
超える期間Ｔが存在するため、一時的ではあるが、両ト
ランジスタ１，２が同時に導通状態になる。この現象が
発生すると、ソース電極Ｓに供給された二つの入力信号
が両トランジスタ１，２を共に通過してドレイン電極Ｄ
側（出力端子）で衝突する結果、回路の安定化が遅れ、
高速動作阻害の原因となる。同様の現象は、インバータ
回路により、一方の制御信号の位相を反転して他方の制
御信号として使用する場合にも発生する。インバータ回
路による遅延時間のため、位相反転させた他方の制御信
号がハイレベルからローレベルに遷移するタイミングが
遅れ、その間、両トランジスタ１，２が同時に導通状態
となるからである。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
技術の前記問題点を解消し、高速かつ安定な動作を実現
することができるパストランジスタ型セレクタ回路を提
供すること及び当該セレクタ回路を用いた新規なディジ
タル論理回路を提供することにある。
技術の前記問題点を解消し、高速かつ安定な動作を実現
することができるパストランジスタ型セレクタ回路を提
供すること及び当該セレクタ回路を用いた新規なディジ
タル論理回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の前記課題は、対
をなす信号選択用ｎＭＯＳトランジスタに単に相補的な
制御信号をそれぞれに供給するのではなく、双方ともに
クロック信号のローレベルの期間に出力をローレベルに
放電する制御信号供給回路を信号選択用ｎＭＯＳトラン
ジスタのそれぞれに接続した構成により解決することが
できる。より詳しくは、導通・非導通の動作をするｎＭ
ＯＳ論理回路の一端と電源端子の間にクロック信号がロ
ーレベルのときに導通して充電動作をするｐＭＯＳトラ
ンジスタを接続し、他端と接地端子の間にクロック信号
がハイレベルのときに導通するｎＭＯＳトランジスタを
接続し、更に上記一端に、その電位を反転するインバー
タ回路を接続し、インバータ回路の出力を信号選択用ｎ
ＭＯＳトランジスタの制御信号とする。この制御信号供
給回路は、後で実施例を参照して詳しく説明するが、例
えば公知のドミノ型論理回路（前記文献の第１６８頁〜
第１６９頁参照）などを用いて容易に構成することが可
能である。
をなす信号選択用ｎＭＯＳトランジスタに単に相補的な
制御信号をそれぞれに供給するのではなく、双方ともに
クロック信号のローレベルの期間に出力をローレベルに
放電する制御信号供給回路を信号選択用ｎＭＯＳトラン
ジスタのそれぞれに接続した構成により解決することが
できる。より詳しくは、導通・非導通の動作をするｎＭ
ＯＳ論理回路の一端と電源端子の間にクロック信号がロ
ーレベルのときに導通して充電動作をするｐＭＯＳトラ
ンジスタを接続し、他端と接地端子の間にクロック信号
がハイレベルのときに導通するｎＭＯＳトランジスタを
接続し、更に上記一端に、その電位を反転するインバー
タ回路を接続し、インバータ回路の出力を信号選択用ｎ
ＭＯＳトランジスタの制御信号とする。この制御信号供
給回路は、後で実施例を参照して詳しく説明するが、例
えば公知のドミノ型論理回路（前記文献の第１６８頁〜
第１６９頁参照）などを用いて容易に構成することが可
能である。
【０００７】
【作用】クロック信号がローレベルである期間中、制御
信号を放電させることにより、制御信号の波形は、図９
ｂに示すように変化する。両制御信号とも、信号がハイ
レベルからローレベルに遷移するときのみ、図中の矢印
で示す方向に遷移がずれて、一点鎖線の波形から実線の
波形になる。このずれは、概ねクロック信号のローレベ
ルの期間の時間程度である。信号がローレベルからハイ
レベルへ変化する遷移はずれず、元のままである。従っ
て、互いに反転している制御信号の間で存在していた時
間Ｔを消滅させることができ、両トランジスタが同時に
導通して入力信号が衝突する不都合を回避することがで
きる。これによって、セレクタ回路の高速動作を確保す
ることができる。
信号を放電させることにより、制御信号の波形は、図９
ｂに示すように変化する。両制御信号とも、信号がハイ
レベルからローレベルに遷移するときのみ、図中の矢印
で示す方向に遷移がずれて、一点鎖線の波形から実線の
波形になる。このずれは、概ねクロック信号のローレベ
ルの期間の時間程度である。信号がローレベルからハイ
レベルへ変化する遷移はずれず、元のままである。従っ
て、互いに反転している制御信号の間で存在していた時
間Ｔを消滅させることができ、両トランジスタが同時に
導通して入力信号が衝突する不都合を回避することがで
きる。これによって、セレクタ回路の高速動作を確保す
ることができる。
【０００８】制御信号生成供給回路は、その出力端子に
おいて、クロック信号がローレベルの期間中、充電する
手段を有し、同端子の出力信号を反転して制御信号とす
るインバータ回路を包含することが望ましい。インバー
タ回路を構成する放電用ｎＭＯＳトランジスタが、クロ
ック信号がローレベルの期間中、導通状態になり、制御
信号を放電することができるからである。
おいて、クロック信号がローレベルの期間中、充電する
手段を有し、同端子の出力信号を反転して制御信号とす
るインバータ回路を包含することが望ましい。インバー
タ回路を構成する放電用ｎＭＯＳトランジスタが、クロ
ック信号がローレベルの期間中、導通状態になり、制御
信号を放電することができるからである。
【０００９】信号選択用トランジスタの出力端子と電源
端子との間に、電圧補償用ｐＭＯＳトランジスタを接続
することが望ましい。出力端子の信号のハイレベルが、
トランジスタの閾値電圧分低下する問題を回避すること
ができるからである。即ち、信号選択用トランジスタの
ゲート電極に供給する制御信号と、ソース電極に供給す
る入力信号がともにハイレベルであるとき、出力信号は
ハイレベルになるが、ＭＯＳトランジシスタには閾値電
圧があり、その電圧分出力信号のハイレベルの電位が低
下する。セレクタ回路を従属接続して用いるときに、低
下電圧分が累積して低下分が大きくなり、非導通状態で
ある次段に貫通電流が流れ、消費電力が増大する不都合
を生じる可能性がある。電圧補償用ｐＭＯＳトランジス
タがクロック信号に同期して動作し、同信号がローレベ
ルの期間中、導通して出力端子の電位を電源電圧に復帰
する。
端子との間に、電圧補償用ｐＭＯＳトランジスタを接続
することが望ましい。出力端子の信号のハイレベルが、
トランジスタの閾値電圧分低下する問題を回避すること
ができるからである。即ち、信号選択用トランジスタの
ゲート電極に供給する制御信号と、ソース電極に供給す
る入力信号がともにハイレベルであるとき、出力信号は
ハイレベルになるが、ＭＯＳトランジシスタには閾値電
圧があり、その電圧分出力信号のハイレベルの電位が低
下する。セレクタ回路を従属接続して用いるときに、低
下電圧分が累積して低下分が大きくなり、非導通状態で
ある次段に貫通電流が流れ、消費電力が増大する不都合
を生じる可能性がある。電圧補償用ｐＭＯＳトランジス
タがクロック信号に同期して動作し、同信号がローレベ
ルの期間中、導通して出力端子の電位を電源電圧に復帰
する。
【００１０】上記したセレクタ回路を複数個使用して、
論理演算回路網を構成することができ、同回路網に対し
て必要な入力信号を供給ための回路を各セレクタ回路の
信号選択用トランジスタのソース電極に接続することが
望ましい。所望の論理演算を行なわせることができる。
論理演算回路網を構成することができ、同回路網に対し
て必要な入力信号を供給ための回路を各セレクタ回路の
信号選択用トランジスタのソース電極に接続することが
望ましい。所望の論理演算を行なわせることができる。
【００１１】論理演算回路網を構成するセレクタ回路の
信号選択用トランジスタに制御信号を供給するための回
路は、上記したセレクタ回路を複数個組み合わせて構成
することができる。高機能の論理演算回路網を実現する
ことができる。
信号選択用トランジスタに制御信号を供給するための回
路は、上記したセレクタ回路を複数個組み合わせて構成
することができる。高機能の論理演算回路網を実現する
ことができる。
【００１２】なお、信号選択用トランジスタのソース電
極に接続する入力信号を供給するための回路は、後で実
施例を参照して詳しく説明するが、例えば公知のダイナ
ミック型論理回路（前記文献の第１６８，１６９頁参
照）などを用いて容易に構成することができる。同論理
回路の電源側に充電用ｐＭＯＳトランジスタを接続し、
クロック信号がローレベルの期間中、同充電用ｐＭＯＳ
トランジスタが導通して入力信号生成手段を充電するこ
とが望ましい。入力信号はクロック信号がローレベルの
期間中、ハイレベルになり、一方、同じ期間中、当該信
号選択用トランジスタのゲート電極は、前記したよう
に、ローレベルを維持する。これによって、当該信号選
択用トランジスタの動作を安定確実なものとすることが
できるからである。なお、クロック信号がローレベルの
期間中、充電が行なわれるので、入力信号をクロック信
号によってのみローレベルからハイレベルに遷移する信
号とすることができる。これによって、信号選択用トラ
ンジスタの誤動作の原因となる、クロック信号がハイレ
ベルの期間で起こる入力信号のローレベルからハイレベ
ルへの遷移を、回避することができる。
極に接続する入力信号を供給するための回路は、後で実
施例を参照して詳しく説明するが、例えば公知のダイナ
ミック型論理回路（前記文献の第１６８，１６９頁参
照）などを用いて容易に構成することができる。同論理
回路の電源側に充電用ｐＭＯＳトランジスタを接続し、
クロック信号がローレベルの期間中、同充電用ｐＭＯＳ
トランジスタが導通して入力信号生成手段を充電するこ
とが望ましい。入力信号はクロック信号がローレベルの
期間中、ハイレベルになり、一方、同じ期間中、当該信
号選択用トランジスタのゲート電極は、前記したよう
に、ローレベルを維持する。これによって、当該信号選
択用トランジスタの動作を安定確実なものとすることが
できるからである。なお、クロック信号がローレベルの
期間中、充電が行なわれるので、入力信号をクロック信
号によってのみローレベルからハイレベルに遷移する信
号とすることができる。これによって、信号選択用トラ
ンジスタの誤動作の原因となる、クロック信号がハイレ
ベルの期間で起こる入力信号のローレベルからハイレベ
ルへの遷移を、回避することができる。
【００１３】
【実施例】以下、本発明に係るパストランジスタ型セレ
クタ回路及び論理回路を図面に示した幾つかの実施例を
参照して、更に詳細に説明する。なお、図１、図３及び
図５〜図７における同一の記号は、同一物又は類似物を
表示するものとする。
クタ回路及び論理回路を図面に示した幾つかの実施例を
参照して、更に詳細に説明する。なお、図１、図３及び
図５〜図７における同一の記号は、同一物又は類似物を
表示するものとする。
【００１４】＜実施例１＞図１において、１，２はパス
トランジスタ型セレクタ回路の一対の信号選択用ｎＭＯ
Ｓトランジスタ、３は同トランジスタのドレイン電極を
相互に結んだ出力端子、４はドミノ型回路によって構成
した制御信号供給回路、５，６はインバータ回路、７，
８，１７，１８は充電用ｐＭＯＳトランジスタ、１１，
１２は制御信号生成手段として使用するドミノ型論理回
路のｎＭＯＳ論理回路網、１５は電圧補償用ｐＭＯＳト
ランジスタ、１６はダイナミック型回路を利用した入力
信号供給回路、２１，２２は入力信号生成手段として使
用するダイナミック型論理回路のｎＭＯＳ論理回路網を
示す。
トランジスタ型セレクタ回路の一対の信号選択用ｎＭＯ
Ｓトランジスタ、３は同トランジスタのドレイン電極を
相互に結んだ出力端子、４はドミノ型回路によって構成
した制御信号供給回路、５，６はインバータ回路、７，
８，１７，１８は充電用ｐＭＯＳトランジスタ、１１，
１２は制御信号生成手段として使用するドミノ型論理回
路のｎＭＯＳ論理回路網、１５は電圧補償用ｐＭＯＳト
ランジスタ、１６はダイナミック型回路を利用した入力
信号供給回路、２１，２２は入力信号生成手段として使
用するダイナミック型論理回路のｎＭＯＳ論理回路網を
示す。
【００１５】信号選択用ｎＭＯＳトランジスタ１，２の
ゲート電極に、インバータ回路５，６の出力端子を接続
する。インバータ回路５，６の入力端子に充電用ｐＭＯ
Ｓトランジスタ７，８のドレイン電極及び制御信号生成
手段として使用するドミノ型論理回路のｎＭＯＳ論理回
路網１１，１２の一方の出力端子９，１０を接続する。
これによって、信号選択用ｎＭＯＳトランジスタ１，２
のゲート電極に、ｎＭＯＳ論理回路網１１，１２の出力
信号が反転され、制御信号として供給される。ｎＭＯＳ
論理回路網１１と１２は、互いに反対位相の論理信号を
生成する。
ゲート電極に、インバータ回路５，６の出力端子を接続
する。インバータ回路５，６の入力端子に充電用ｐＭＯ
Ｓトランジスタ７，８のドレイン電極及び制御信号生成
手段として使用するドミノ型論理回路のｎＭＯＳ論理回
路網１１，１２の一方の出力端子９，１０を接続する。
これによって、信号選択用ｎＭＯＳトランジスタ１，２
のゲート電極に、ｎＭＯＳ論理回路網１１，１２の出力
信号が反転され、制御信号として供給される。ｎＭＯＳ
論理回路網１１と１２は、互いに反対位相の論理信号を
生成する。
【００１６】インバータ回路５，６は、図２に示すよう
に、放電用ｎＭＯＳトランジスタ２４と充電用ｐＭＯＳ
トランジスタ２５を用い、ゲート電極を互いに結んで入
力端子２３とし、ドレイン電極を互いに結んで出力端子
２６とする。放電用ｎＭＯＳトランジスタ２４のソース
電極を接地し、充電用ｐＭＯＳトランジスタ２５のソー
ス電極を電源端子に接続する。入力端子２３の信号がハ
イレベルのときに、放電用ｎＭＯＳトランジスタ２４が
導通状態になり、出力端子２６の電気的容量に蓄積して
いる電荷を接地へ放電する。これによって、出力端子２
６はローレベルになる。電気的容量は、信号選択用ｎＭ
ＯＳトランジスタ１，２のゲート電極のゲート容量、放
電用ｎＭＯＳトランジスタ２４及び充電用ｐＭＯＳトラ
ンジスタ２５ドレイン電極の接合容量、配線の浮遊容量
によって形成される。また、入力端子２３の信号がロー
レベルのときに、充電用ｐＭＯＳトランジスタ２５が導
通状態になり、出力端子２６の電気的容量を充電し、出
力端子２６はハイレベルになる。
に、放電用ｎＭＯＳトランジスタ２４と充電用ｐＭＯＳ
トランジスタ２５を用い、ゲート電極を互いに結んで入
力端子２３とし、ドレイン電極を互いに結んで出力端子
２６とする。放電用ｎＭＯＳトランジスタ２４のソース
電極を接地し、充電用ｐＭＯＳトランジスタ２５のソー
ス電極を電源端子に接続する。入力端子２３の信号がハ
イレベルのときに、放電用ｎＭＯＳトランジスタ２４が
導通状態になり、出力端子２６の電気的容量に蓄積して
いる電荷を接地へ放電する。これによって、出力端子２
６はローレベルになる。電気的容量は、信号選択用ｎＭ
ＯＳトランジスタ１，２のゲート電極のゲート容量、放
電用ｎＭＯＳトランジスタ２４及び充電用ｐＭＯＳトラ
ンジスタ２５ドレイン電極の接合容量、配線の浮遊容量
によって形成される。また、入力端子２３の信号がロー
レベルのときに、充電用ｐＭＯＳトランジスタ２５が導
通状態になり、出力端子２６の電気的容量を充電し、出
力端子２６はハイレベルになる。
【００１７】充電用ｐＭＯＳトランジスタ７，８のゲー
ト電極にクロック信号clk を供給し、ソース電極を電源
端子に接続する。クロック信号clk がローレベルの期間
中、充電用ｐＭＯＳトランジスタ７，８は導通状態にな
り、ｎＭＯＳ論理回路網１１，１２の他方の出力端子に
接続した放電用ｎＭＯＳトランジスタ１３，１４は非導
通状態になって、出力端子９，１０を開放する。従っ
て、充電用ｐＭＯＳトランジスタ７，８は出力端子９，
１０の電気的容量を充電し、出力端子９，１０をハイレ
ベルにする。
ト電極にクロック信号clk を供給し、ソース電極を電源
端子に接続する。クロック信号clk がローレベルの期間
中、充電用ｐＭＯＳトランジスタ７，８は導通状態にな
り、ｎＭＯＳ論理回路網１１，１２の他方の出力端子に
接続した放電用ｎＭＯＳトランジスタ１３，１４は非導
通状態になって、出力端子９，１０を開放する。従っ
て、充電用ｐＭＯＳトランジスタ７，８は出力端子９，
１０の電気的容量を充電し、出力端子９，１０をハイレ
ベルにする。
【００１８】続いて、クロック信号clk がハイレベルに
なると、充電用ｐＭＯＳトランジスタ７，８が非導通状
態になり、放電用ｎＭＯＳトランジスタ１３，１４は導
通状態になって、ｎＭＯＳ論理回路網１１，１２の他方
の出力端子を接地する。一方、ｎＭＯＳ論理回路網１
１，１２は、論理演算結果に応じて、その両出力端子の
間を非導通或いは導通にする。以上の結果、出力端子
９，１０は、その電気的容量に充電した電荷を保持し
て、ハイレベルのままになるか（両出力端子の間が非導
通状態のとき）、或いは、同電荷を放電して、ローレベ
ルになるか（両出力端子の間が導通状態のとき）のいず
れかとなる。ここで、ハイレベルのままになるというこ
とは、クロック信号がローレベルの期間中に先行して、
充電によってハイレベルになっているからに他ならな
い。ｎＭＯＳ論理回路網１１，１２は互いに反対位相の
論理信号を生成するため、例えば、ｎＭＯＳ論理回路網
１１が非導通になるとき、ｎＭＯＳ論理回路網１２は導
通になり、出力端子９はハイレベル、出力端子１０はロ
ーレベルになる。この出力端子９は、クロック信号によ
って、概略クロック信号のローレベルの期間の時間程度
先行して、ハイレベルになっている。即ち、出力端子１
０がローレベルになるときに、出力端子９が先行してハ
イレベルになり、両者に時間のずれが生じる。従って、
これを反転した制御信号は、図９に示した通りとなる。
なお、出端子９がローレベルに、出力端子１０がハイレ
ベルになるときは、逆に出力端子１０が先行してハイレ
ベルになる。以上によって、一対の信号選択用ｎＭＯＳ
トランジスタ１，２の両者が同時に導通して、入力信号
が衝突する不都合を回避することができ、セレクタ回路
の高速動作を確保することができた。
なると、充電用ｐＭＯＳトランジスタ７，８が非導通状
態になり、放電用ｎＭＯＳトランジスタ１３，１４は導
通状態になって、ｎＭＯＳ論理回路網１１，１２の他方
の出力端子を接地する。一方、ｎＭＯＳ論理回路網１
１，１２は、論理演算結果に応じて、その両出力端子の
間を非導通或いは導通にする。以上の結果、出力端子
９，１０は、その電気的容量に充電した電荷を保持し
て、ハイレベルのままになるか（両出力端子の間が非導
通状態のとき）、或いは、同電荷を放電して、ローレベ
ルになるか（両出力端子の間が導通状態のとき）のいず
れかとなる。ここで、ハイレベルのままになるというこ
とは、クロック信号がローレベルの期間中に先行して、
充電によってハイレベルになっているからに他ならな
い。ｎＭＯＳ論理回路網１１，１２は互いに反対位相の
論理信号を生成するため、例えば、ｎＭＯＳ論理回路網
１１が非導通になるとき、ｎＭＯＳ論理回路網１２は導
通になり、出力端子９はハイレベル、出力端子１０はロ
ーレベルになる。この出力端子９は、クロック信号によ
って、概略クロック信号のローレベルの期間の時間程度
先行して、ハイレベルになっている。即ち、出力端子１
０がローレベルになるときに、出力端子９が先行してハ
イレベルになり、両者に時間のずれが生じる。従って、
これを反転した制御信号は、図９に示した通りとなる。
なお、出端子９がローレベルに、出力端子１０がハイレ
ベルになるときは、逆に出力端子１０が先行してハイレ
ベルになる。以上によって、一対の信号選択用ｎＭＯＳ
トランジスタ１，２の両者が同時に導通して、入力信号
が衝突する不都合を回避することができ、セレクタ回路
の高速動作を確保することができた。
【００１９】なお、クロック信号clk がハイレベルの期
間の中間において、ｎＭＯＳ論理回路網１１又は１２が
導通から非導通に変化するようなことがあると、端子９
又は１０は、ハイレベルを維持すべきが放電が起こって
レベルが下がり、誤動作となる可能性を生じる。このよ
うな不都合が起きないよう、ｎＭＯＳ論理回路網１１，
１２への入力信号は、少なくともクロック信号clk がハ
イレベルになるまでに、状態が完了している必要があ
る。図３の回路は、このような入力信号を得るために採
用した波形整形回路である。端子２７に入力信号を与
え、フリップフロップ回路２８でクロック信号clk がハ
イレベルになるときに状態が確定するようにし、ドミノ
型論理回路を利用して、クロック信号clk がローレベル
の期間中に毎サイクルローレベルになる信号にして、端
子２９に出力する。
間の中間において、ｎＭＯＳ論理回路網１１又は１２が
導通から非導通に変化するようなことがあると、端子９
又は１０は、ハイレベルを維持すべきが放電が起こって
レベルが下がり、誤動作となる可能性を生じる。このよ
うな不都合が起きないよう、ｎＭＯＳ論理回路網１１，
１２への入力信号は、少なくともクロック信号clk がハ
イレベルになるまでに、状態が完了している必要があ
る。図３の回路は、このような入力信号を得るために採
用した波形整形回路である。端子２７に入力信号を与
え、フリップフロップ回路２８でクロック信号clk がハ
イレベルになるときに状態が確定するようにし、ドミノ
型論理回路を利用して、クロック信号clk がローレベル
の期間中に毎サイクルローレベルになる信号にして、端
子２９に出力する。
【００２０】次に、信号選択用ｎＭＯＳトランジスタ
１、２の出力端子３に電圧補償用ｐＭＯＳトランジスタ
１５を接続する。そのベース電極にクロック信号clk を
供給し、ソース電極を電源端子に接続する。クロック信
号clk がローレベルの期間中、電圧補償用ｐＭＯＳトラ
ンジスタ１５が導通して、出力端子３を充電し、信号選
択用トランジスタ１、２の閾値電圧分下がる同端子のレ
ベルを、電源電位に維持する。
１、２の出力端子３に電圧補償用ｐＭＯＳトランジスタ
１５を接続する。そのベース電極にクロック信号clk を
供給し、ソース電極を電源端子に接続する。クロック信
号clk がローレベルの期間中、電圧補償用ｐＭＯＳトラ
ンジスタ１５が導通して、出力端子３を充電し、信号選
択用トランジスタ１、２の閾値電圧分下がる同端子のレ
ベルを、電源電位に維持する。
【００２１】また、信号選択用ｎＭＯＳトランジスタ１
のソース電極に、入力信号生成手段として使用するダイ
ナミック型論理回路のｎＭＯＳ論理回路網２１の一方の
出力端子１９を接続し、信号選択用ｎＭＯＳトランジス
タ２のソース電極に、ｎＭＯＳ論理回路網２２の一方の
出力端子２０を、駆動力の大きいバッファ回路を介して
接続する。これによって、ｎＭＯＳ論理回路網２１，２
２の出力信号が信号選択用ｎＭＯＳトランジスタ１，２
の両ソース電極へ、その入力信号として供給される。出
力端子１９，２０に、充電用ｐＭＯＳトランジスタ１
７，１８のドレイン電極を接続する。同トランジスタの
ゲート電極にクロック信号clk を供給し、ソース電極を
電源端子に接続する。クロック信号clk がローレベルの
期間中、充電用ｐＭＯＳトランジスタ１７，１８は導通
状態になり、出力端子１９，２０の電気的容量を充電
し、出力端子１９，２０をハイレベルにする。
のソース電極に、入力信号生成手段として使用するダイ
ナミック型論理回路のｎＭＯＳ論理回路網２１の一方の
出力端子１９を接続し、信号選択用ｎＭＯＳトランジス
タ２のソース電極に、ｎＭＯＳ論理回路網２２の一方の
出力端子２０を、駆動力の大きいバッファ回路を介して
接続する。これによって、ｎＭＯＳ論理回路網２１，２
２の出力信号が信号選択用ｎＭＯＳトランジスタ１，２
の両ソース電極へ、その入力信号として供給される。出
力端子１９，２０に、充電用ｐＭＯＳトランジスタ１
７，１８のドレイン電極を接続する。同トランジスタの
ゲート電極にクロック信号clk を供給し、ソース電極を
電源端子に接続する。クロック信号clk がローレベルの
期間中、充電用ｐＭＯＳトランジスタ１７，１８は導通
状態になり、出力端子１９，２０の電気的容量を充電
し、出力端子１９，２０をハイレベルにする。
【００２２】続いて、クロック信号clk がハイレベルの
期間中、充電用ｐＭＯＳトランジスタ１７，１８が非導
通になる一方、ｎＭＯＳ論理回路網２１，２２は、論理
演算結果に応じて、その両出力端子の間を非導通或いは
導通にする。その結果、出力端子１９，２０は、その電
気的容量に充電した電荷を保持してハイレベルのままに
なるか、或いは、同電荷を放電してローレベルになるか
のいずれかとなる。ｎＭＯＳ論理回路網２１，２２への
入力信号は、前記の図３の回路を経た信号を用いる。以
上の結果、出力端子１９，２０の信号は、クロック信号
clk がローレベルの期間中、毎サイクルハイレベルにな
り、クロック信号clk がハイレベルになるときに、ｎＭ
ＯＳ論理回路網２１，２２の論理演算結果に応じてロー
レベルになる。従って、信号選択用ｎＭＯＳトランジス
タ１，２への入力信号は、制御信号と同じく、クロック
信号clk に同期した信号になり、かつ、クロック信号cl
kがハイレベルの期間の中間で、誤ってレベルが下がる
ようなことのない信号になる。これによって、信号選択
用ｎＭＯＳトランジスタ１，２の誤動作を回避し、その
動作を確実なものとすることができた。
期間中、充電用ｐＭＯＳトランジスタ１７，１８が非導
通になる一方、ｎＭＯＳ論理回路網２１，２２は、論理
演算結果に応じて、その両出力端子の間を非導通或いは
導通にする。その結果、出力端子１９，２０は、その電
気的容量に充電した電荷を保持してハイレベルのままに
なるか、或いは、同電荷を放電してローレベルになるか
のいずれかとなる。ｎＭＯＳ論理回路網２１，２２への
入力信号は、前記の図３の回路を経た信号を用いる。以
上の結果、出力端子１９，２０の信号は、クロック信号
clk がローレベルの期間中、毎サイクルハイレベルにな
り、クロック信号clk がハイレベルになるときに、ｎＭ
ＯＳ論理回路網２１，２２の論理演算結果に応じてロー
レベルになる。従って、信号選択用ｎＭＯＳトランジス
タ１，２への入力信号は、制御信号と同じく、クロック
信号clk に同期した信号になり、かつ、クロック信号cl
kがハイレベルの期間の中間で、誤ってレベルが下がる
ようなことのない信号になる。これによって、信号選択
用ｎＭＯＳトランジスタ１，２の誤動作を回避し、その
動作を確実なものとすることができた。
【００２３】本実施例において、具体的には、信号Ａ，
Ｂ，Ｃ，Ｄ及びその否定信号のＡ*，Ｂ*，Ｃ*，Ｄ* を
与えて、ＡとＢの論理積Ａ∧Ｂ（以下、論理積演算を∧
で示す）と、ＣとＤの論理和Ｃ∨Ｄ（以下、論理和演算
を∨で示す）の二者に対する排他的論理和Ｆを得た。二
つの制御信号は、Ａ∧Ｂ及びその否定の（Ａ∧Ｂ）*で
ある。実際に、２．５Ｖの電源電圧を用い、図４に示
す、低電位レベルが０Ｖ、高電位レベルが＋２．５Ｖ、
繰り返し周波数が４００ＭＨz 、低電位レベルの期間及
び高電位レベルの期間が１．２５ｎｓで等しいクロック
信号を用いて、信号Ｆが安定に得られることを確認する
ことができた。
Ｂ，Ｃ，Ｄ及びその否定信号のＡ*，Ｂ*，Ｃ*，Ｄ* を
与えて、ＡとＢの論理積Ａ∧Ｂ（以下、論理積演算を∧
で示す）と、ＣとＤの論理和Ｃ∨Ｄ（以下、論理和演算
を∨で示す）の二者に対する排他的論理和Ｆを得た。二
つの制御信号は、Ａ∧Ｂ及びその否定の（Ａ∧Ｂ）*で
ある。実際に、２．５Ｖの電源電圧を用い、図４に示
す、低電位レベルが０Ｖ、高電位レベルが＋２．５Ｖ、
繰り返し周波数が４００ＭＨz 、低電位レベルの期間及
び高電位レベルの期間が１．２５ｎｓで等しいクロック
信号を用いて、信号Ｆが安定に得られることを確認する
ことができた。
【００２４】＜実施例２＞図５において、３０は、本発
明のパストランジスタ型セレクタ回路で構成した制御信
号供給回路、３１は、ダイナミック型論理回路を利用し
た入力信号供給回路、３２，３３は、入力信号生成手段
として使用するダイナミック論理回路のｎＭＯＳ論理回
路網、１ａ，２ａは、信号選択用ｎＭＯＳトランジスタ
１，２と構成が同一で反対位相の論理信号を出力する信
号選択用ｎＭＯＳトランジスタを示す。
明のパストランジスタ型セレクタ回路で構成した制御信
号供給回路、３１は、ダイナミック型論理回路を利用し
た入力信号供給回路、３２，３３は、入力信号生成手段
として使用するダイナミック論理回路のｎＭＯＳ論理回
路網、１ａ，２ａは、信号選択用ｎＭＯＳトランジスタ
１，２と構成が同一で反対位相の論理信号を出力する信
号選択用ｎＭＯＳトランジスタを示す。
【００２５】制御信号供給回路３０は、基本的には構成
が実施例１と同一であるがソース電極への接続を反転し
た二組のセレクタ回路を用い、信号Ｆと、これを反転し
た信号Ｆ*を出力する。この制御信号を、信号選択用ｎ
ＭＯＳトランジスタ１，２，１ａ，２ａのゲート電極に
供給する。制御信号供給回路３０における信号選択用ｎ
ＭＯＳトランジスタの出力端子に、電圧補償用ｐＭＯＳ
トランジスタを接続した後、インバータ回路を介して、
制御信号が出力される。インバータ回路は、先のインバ
ータ回路５，６と同種のもので、同回路の放電用ｎＭＯ
Ｓトランジスタが、信号の断続と放電をおこない、充電
用ｐＭＯＳトランジスタが、充電を行なう。
が実施例１と同一であるがソース電極への接続を反転し
た二組のセレクタ回路を用い、信号Ｆと、これを反転し
た信号Ｆ*を出力する。この制御信号を、信号選択用ｎ
ＭＯＳトランジスタ１，２，１ａ，２ａのゲート電極に
供給する。制御信号供給回路３０における信号選択用ｎ
ＭＯＳトランジスタの出力端子に、電圧補償用ｐＭＯＳ
トランジスタを接続した後、インバータ回路を介して、
制御信号が出力される。インバータ回路は、先のインバ
ータ回路５，６と同種のもので、同回路の放電用ｎＭＯ
Ｓトランジスタが、信号の断続と放電をおこない、充電
用ｐＭＯＳトランジスタが、充電を行なう。
【００２６】信号選択用ｎＭＯＳトランジスタ１，２の
出力端子、及び信号選択用ｎＭＯＳトランジスタ１ａ，
２ａの出力端子に、それぞれ電圧補償用ｐＭＯＳトラン
ジスタを接続し、閾値電圧分低下するハイレベルを電源
電圧のレベルに復帰する。
出力端子、及び信号選択用ｎＭＯＳトランジスタ１ａ，
２ａの出力端子に、それぞれ電圧補償用ｐＭＯＳトラン
ジスタを接続し、閾値電圧分低下するハイレベルを電源
電圧のレベルに復帰する。
【００２７】信号選択用ｎＭＯＳトランジスタ１，２，
１ａ，２ａのソース電極に、実施例１と同様に、ダイナ
ミック型論理回路を利用した入力信号供給回路３１を接
続する。ただし、実施例１の一方のダイナミック型論理
回路に用いたバッファ回路は除いている。ｎＭＯＳ論理
回路網３２，３３の出力端子に充電用ｐＭＯＳトランジ
スタを接続する。ｎＭＯＳ論理回路網３２，３３への入
力信号は、図３の波形整形回路を経た信号を用いる。
１ａ，２ａのソース電極に、実施例１と同様に、ダイナ
ミック型論理回路を利用した入力信号供給回路３１を接
続する。ただし、実施例１の一方のダイナミック型論理
回路に用いたバッファ回路は除いている。ｎＭＯＳ論理
回路網３２，３３の出力端子に充電用ｐＭＯＳトランジ
スタを接続する。ｎＭＯＳ論理回路網３２，３３への入
力信号は、図３の波形整形回路を経た信号を用いる。
【００２８】本実施例において、具体的には、実施例１
の場合に加えて、信号Ｇ，Ｈ，Ｇ*，Ｈ* を新たに与え
て、Ｆと、ＧとＨの論理積Ｇ∧Ｈとの排他的論理和Ｅお
よびその否定Ｅ*を得た。本実施例においても、２．５
Ｖの電源電圧を用い、図４に示す、低電位レベルが０
Ｖ、高電位レベルが＋２．５Ｖ、繰り返し周波数が４０
０ＭＨz 、低電位レベルの期間及び高電位レベルの期間
が１．２５ｎｓで等しいクロック信号を用いて、信号Ｅ
及びＥ*が安定に得られることを確認することができ
た。
の場合に加えて、信号Ｇ，Ｈ，Ｇ*，Ｈ* を新たに与え
て、Ｆと、ＧとＨの論理積Ｇ∧Ｈとの排他的論理和Ｅお
よびその否定Ｅ*を得た。本実施例においても、２．５
Ｖの電源電圧を用い、図４に示す、低電位レベルが０
Ｖ、高電位レベルが＋２．５Ｖ、繰り返し周波数が４０
０ＭＨz 、低電位レベルの期間及び高電位レベルの期間
が１．２５ｎｓで等しいクロック信号を用いて、信号Ｅ
及びＥ*が安定に得られることを確認することができ
た。
【００２９】＜実施例３＞図６において、３４は、ドミ
ノ型論理回路を利用した制御信号供給回路、３５，３６
は、制御信号生成手段として使用するドミノ型論理回路
のｎＭＯＳ論理回路網、３７は、本発明のパストランジ
スタ型セレクタ回路によって構成した入力信号供給回
路、３８，３９はバッファ回路を示す。
ノ型論理回路を利用した制御信号供給回路、３５，３６
は、制御信号生成手段として使用するドミノ型論理回路
のｎＭＯＳ論理回路網、３７は、本発明のパストランジ
スタ型セレクタ回路によって構成した入力信号供給回
路、３８，３９はバッファ回路を示す。
【００３０】制御信号供給回路３４は、実施例１と同じ
構成のドミノ型論理回路を利用した回路で、制御信号生
成手段として使用するｎＭＯＳ論理回路網３５，３６
に、実施例２と同じ信号Ｇ，Ｈ，Ｇ*，Ｈ*を供給して、
Ｇ∧Ｈ及びその否定（Ｇ∧Ｈ）*の制御信号を得ること
ができる。これを信号選択用ｎＭＯＳトランジスタ１，
２，１ａ，２ａのゲート電極に供給する。
構成のドミノ型論理回路を利用した回路で、制御信号生
成手段として使用するｎＭＯＳ論理回路網３５，３６
に、実施例２と同じ信号Ｇ，Ｈ，Ｇ*，Ｈ*を供給して、
Ｇ∧Ｈ及びその否定（Ｇ∧Ｈ）*の制御信号を得ること
ができる。これを信号選択用ｎＭＯＳトランジスタ１，
２，１ａ，２ａのゲート電極に供給する。
【００３１】信号選択用ｎＭＯＳトランジスタ１，２、
及び１ａ，２ａの出力端子に、それぞれ電圧補償用ｐＭ
ＯＳトランジスタを接続する。
及び１ａ，２ａの出力端子に、それぞれ電圧補償用ｐＭ
ＯＳトランジスタを接続する。
【００３２】信号選択用ｎＭＯＳトランジスタ１，２、
及び１ａ，２ａのソース電極に、パストランジスタ型セ
レクタ回路による入力信号供給回路３７を接続する。同
回路は実施例２で制御信号供給回路３０として用いたも
のと同種の回路であるが、インバータ回路は、バッファ
回路３８，３９に替えている。入力信号供給回路３７
は、実施例２と同じ信号Ｆ及びＦ*を、信号選択用ｎＭ
ＯＳトランジスタ１，２、及び１ａ，２ａへの入力信号
として出力する。本実施例は、以上の構成により、信号
ＦとＧ∧Ｈとの排他的論理和を演算し、実施例２と同じ
信号Ｅ及びＥ*を得た。本実施例においても、２．５Ｖ
の電源電圧を用い、図４に示す、低電位レベルが０Ｖ、
高電位レベルが＋２．５Ｖ、繰り返し周波数が４００Ｍ
Ｈz 、低電位レベルの期間及び高電位レベルの期間が
１．２５ｎｓで等しいクロック信号を用いて、信号Ｅ及
びＥ*が安定に得られることを確認することができた。
及び１ａ，２ａのソース電極に、パストランジスタ型セ
レクタ回路による入力信号供給回路３７を接続する。同
回路は実施例２で制御信号供給回路３０として用いたも
のと同種の回路であるが、インバータ回路は、バッファ
回路３８，３９に替えている。入力信号供給回路３７
は、実施例２と同じ信号Ｆ及びＦ*を、信号選択用ｎＭ
ＯＳトランジスタ１，２、及び１ａ，２ａへの入力信号
として出力する。本実施例は、以上の構成により、信号
ＦとＧ∧Ｈとの排他的論理和を演算し、実施例２と同じ
信号Ｅ及びＥ*を得た。本実施例においても、２．５Ｖ
の電源電圧を用い、図４に示す、低電位レベルが０Ｖ、
高電位レベルが＋２．５Ｖ、繰り返し周波数が４００Ｍ
Ｈz 、低電位レベルの期間及び高電位レベルの期間が
１．２５ｎｓで等しいクロック信号を用いて、信号Ｅ及
びＥ*が安定に得られることを確認することができた。
【００３３】なお、以上の実施例を基本にした応用例と
して、４：２コンプレッサ回路を構成した。４：２コン
プレッサ回路は、乗算器の基本ユニット（アダーアレ
イ）となるもので、その一つのブロックを図７の４０に
示す。同ブロックは、４ビットの入力を加算して、２ビ
ットを出力する論理演算回路である。４ビットの入力信
号は、Ｘ1，Ｘ2，Ｘ3 及びＸ4 で、２ビットの加算結果
がＳ，Ｃである。特にＣは、１桁上の位の加算結果であ
る。１桁上の位への桁上げ信号はＣｏ、１桁下の位から
の桁上げ信号はＣｉである。
して、４：２コンプレッサ回路を構成した。４：２コン
プレッサ回路は、乗算器の基本ユニット（アダーアレ
イ）となるもので、その一つのブロックを図７の４０に
示す。同ブロックは、４ビットの入力を加算して、２ビ
ットを出力する論理演算回路である。４ビットの入力信
号は、Ｘ1，Ｘ2，Ｘ3 及びＸ4 で、２ビットの加算結果
がＳ，Ｃである。特にＣは、１桁上の位の加算結果であ
る。１桁上の位への桁上げ信号はＣｏ、１桁下の位から
の桁上げ信号はＣｉである。
【００３４】本応用例においては、一対の信号選択用ｎ
ＭＯＳトランジスタをペアとするパストランジスタ型セ
レクタ回路の組み合わせを、４組用いて構成した。本応
用例においても、繰り返し周波数が４００ＭＨz のクロ
ック信号に同期した、高速の各信号が安定に得られるこ
とを確認することができた。
ＭＯＳトランジスタをペアとするパストランジスタ型セ
レクタ回路の組み合わせを、４組用いて構成した。本応
用例においても、繰り返し周波数が４００ＭＨz のクロ
ック信号に同期した、高速の各信号が安定に得られるこ
とを確認することができた。
【００３５】
【発明の効果】本発明によれば、パストランジスタ型セ
レクタ回路及びそれらを複数個組み合わせた論理回路に
おいて、互いに反転位相の制御信号の間で、レベル遷移
の時間をずらすことができる。これによって、信号選択
用ｎＭＯＳトランジスタの動作で信号の衝突が避けら
れ、回路の高速動作を確保することができる。また、閾
値電圧分低下する出力信号のレベル低下を解消し、更
に、クロック信号のハイレベルの期間中に起こる可能性
がある誤動作を回避でき、回路の安定動作を実現するこ
とができる。以上により、本発明の回路は、パストラン
ジスタ型セレクタ回路の有する回路規模が小さい特徴を
生かした大規模な集積回路に好適である。
レクタ回路及びそれらを複数個組み合わせた論理回路に
おいて、互いに反転位相の制御信号の間で、レベル遷移
の時間をずらすことができる。これによって、信号選択
用ｎＭＯＳトランジスタの動作で信号の衝突が避けら
れ、回路の高速動作を確保することができる。また、閾
値電圧分低下する出力信号のレベル低下を解消し、更
に、クロック信号のハイレベルの期間中に起こる可能性
がある誤動作を回避でき、回路の安定動作を実現するこ
とができる。以上により、本発明の回路は、パストラン
ジスタ型セレクタ回路の有する回路規模が小さい特徴を
生かした大規模な集積回路に好適である。
【図１】本発明に係るＭＯＳトランジスタ論理回路の第
１の実施例を説明するための回路図。
１の実施例を説明するための回路図。
【図２】インバータ回路の構成を説明するための回路
図。
図。
【図３】外部からの信号の波形を整形するために用いる
回路の構成を説明するための回路図。
回路の構成を説明するための回路図。
【図４】本実施例で用いたクロック信号を説明するため
の回路図。
の回路図。
【図５】本発明に係るＭＯＳトランジスタ論理回路の第
２の実施例を説明するための回路図。
２の実施例を説明するための回路図。
【図６】本発明に係るＭＯＳトランジスタ論理回路の第
３の実施例を説明するための回路図。
３の実施例を説明するための回路図。
【図７】本発明に係るＭＯＳトランジスタ論理回路の応
用例を説明するための回路図。
用例を説明するための回路図。
【図８】従来のパストランジスタ型セレクタ回路を説明
するための回路図。
するための回路図。
【図９】従来の制御信号並びに本発明の制御信号生成回
路による制御信号を説明するための信号波形図。
路による制御信号を説明するための信号波形図。
１，２，１ａ，２ａ…信号選択用ｎＭＯＳトランジスタ
３…パストランジスタ型セレクタ回路の出力端子
４，３０，３４…制御信号供給回路
５，６…インバータ回路
７，８，１７，１８…充電用ｐＭＯＳトランジスタ
９，１０……ドミノ型論理回路を利用したｎＭＯＳ論理
回路網の一方の出力端子 １１，１２，３５，３６…制御信号生成手段として使用
するドミノ型論理回路のｎＭＯＳ論理回路網 １３，１４…放電用ｎＭＯＳトランジスタ １５…電圧補償用ｐＭＯＳトランジスタ １６，３１，３７…入力信号供給回路 １９，２０……ダイナミック型論理回路を利用したｎＭ
ＯＳ論理回路網の出力端子 ２１，２２，３２，３３…入力信号生成手段として使用
するダイナミック型論理回路のｎＭＯＳ論理回路網 ２３…インバータ回路の入力端子 ２４…インバータ回路の放電用ｎＭＯＳトランジスタ ２５…インバータ回路の充電用ｐＭＯＳトランジスタ ２６…インバータ回路の出力端子 ２７…波形整形回路の入力端子 ２８…波形整形回路のフリップフロップ回路 ２９…波形整形回路の出力端子 ３８，３９…バッファ回路 ４０…４：２コンプレッサ回路の１ブロック
回路網の一方の出力端子 １１，１２，３５，３６…制御信号生成手段として使用
するドミノ型論理回路のｎＭＯＳ論理回路網 １３，１４…放電用ｎＭＯＳトランジスタ １５…電圧補償用ｐＭＯＳトランジスタ １６，３１，３７…入力信号供給回路 １９，２０……ダイナミック型論理回路を利用したｎＭ
ＯＳ論理回路網の出力端子 ２１，２２，３２，３３…入力信号生成手段として使用
するダイナミック型論理回路のｎＭＯＳ論理回路網 ２３…インバータ回路の入力端子 ２４…インバータ回路の放電用ｎＭＯＳトランジスタ ２５…インバータ回路の充電用ｐＭＯＳトランジスタ ２６…インバータ回路の出力端子 ２７…波形整形回路の入力端子 ２８…波形整形回路のフリップフロップ回路 ２９…波形整形回路の出力端子 ３８，３９…バッファ回路 ４０…４：２コンプレッサ回路の１ブロック
─────────────────────────────────────────────────────
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(56)参考文献 特開 平６−140904（ＪＰ，Ａ)
特開 平４−261217（ＪＰ，Ａ)
特開 平７−200257（ＪＰ，Ａ)
特開 平４−175959（ＪＰ，Ａ)
特開 平１−284923（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
H03K 17/693
Claims (4)
- 【請求項１】ドレイン電極を相互に接続して共通の出力
端子とし、各ソース電極を入力端子とする第１、第２の
信号選択用ｎＭＯＳトランジスタと、該第１、第２の信
号選択用ｎＭＯＳトランジスタのゲート電極に反対位相
の２種類の制御信号を個別に供給するための第１、第２
の回路からなる制御信号供給回路を少なくとも備え、前記第１の回路は、制御信号発生のための導通、非導通
の動作をする第１のｎＭＯＳ論理回路と、該第１のｎＭ
ＯＳ論理回路の一端と電源端子の間に接続され、クロッ
ク信号がローレベルの期間中に導通して前記第１のｎＭ
ＯＳ論理回路の一端を充電する第１の充電用ｐＭＯＳト
ランジスタと、前記第１のｎＭＯＳ論理回路の他端と接
地端子の間に接続され、クロック信号がハイレベルの期
間中に導通して前記第１のｎＭＯＳ論理回路が導通であ
る場合に前記第１のｎＭＯＳ論理回路の一端を放電する
第１の放電用ｎＭＯＳトランジスタと、前記第１のｎＭ
ＯＳ論理回路の一端の電位を反転して前記第１の信号選
択用ｎＭＯＳトランジスタのゲート電極に制御信号とし
て与える第１のインバータ回路とを備え、 前記第２の回路は、前記第１のｎＭＯＳ論理回路の導通
・非導通の動作と反対位相の動作をする第２のｎＭＯＳ
論理回路と、該第２のｎＭＯＳ論理回路の一端と電源端
子の間に接続され、クロック信号がローレベルの期間中
に導通して前記第２のｎＭＯＳ論理回路の一端を充電す
る第２の充電用ｐＭＯＳトランジスタと、前記第２のｎ
ＭＯＳ論理回路の他端と接地端子の間に接続され、クロ
ック信号がハイレベルの期間中に導通して前記第２のｎ
ＭＯＳ論理回路が導通である場合に前記第２のｎＭＯＳ
論理回路の一端を放電する第２の放電用ｎＭＯＳトラン
ジスタと、前記第２のｎＭＯＳ論理回路の一端の電位を
反転して前記第２の信号選択用ｎＭＯＳトランジスタの
ゲート電極に制御信号として与える第２のインバータ回
路とを備えた ことを特徴とするパストランジスタ型セレ
クタ回路。 - 【請求項２】前記第１、第２の信号選択用トランジスタ
の共通の出力端子と電源端子との間には、電圧補償用ｐ
ＭＯＳトランジスが接続されており、当該トランジスタ
は、クロック信号に同期して動作し、同信号がローレベ
ルである期間中、導通して前 記共通の出力端子の電位を
電源電圧に復帰させるように機能するものであることを
特徴とする請求項１に記載のパストランジスタ型セレク
タ回路。 - 【請求項３】請求項１に記載のセレクタ回路を１個又は
複数個使用して所望の論理演算回路網を構成し、かつ、
当該回路網に対して必要な入力信号を供給するための回
路を各セレクタ回路の信号選択用トランジスタのソース
電極に接続したことを特徴とするパストランジスタ型論
理回路。 - 【請求項４】論理演算回路網を構成する前記セレクタ回
路の信号選択用トランジスタに制御信号を供給するため
の回路は、請求項１に記載のセレクタ回路を複数個組み
合わせることによって構成されていることを特徴とする
請求項３に記載のパストランジスタ型論理回路。
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