JPS6030215A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPS6030215A JPS6030215A JP58138319A JP13831983A JPS6030215A JP S6030215 A JPS6030215 A JP S6030215A JP 58138319 A JP58138319 A JP 58138319A JP 13831983 A JP13831983 A JP 13831983A JP S6030215 A JPS6030215 A JP S6030215A
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- JP
- Japan
- Prior art keywords
- output
- level
- conductivity type
- input terminal
- logic circuit
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＣＭＯ８論理回路に関するもので、特に多
入力の論理ダートにおける動作速度の高速化に係る。
入力の論理ダートにおける動作速度の高速化に係る。
一般にＣＭＯＳ論理回路は、Ｎチャネル形ＭＯ３ＦｇＴ
で駆動回路を、Ｐチャネル形ＭＯ８Ｆ’ＥＴで負（＋！
ｉ回路を構成し、それぞれに同数のトランジスタが使用
されている。第１図は、このようなＣＭＯＳ論理回路の
一例としてｎ入力のＮＡＮＩ）ダートを示している。図
において、並列接続されたＰチャネル形のＭＯＳ ＦＦ
、Ｔ Ｑｐ１＊ ＱＰ２ 、 Ｑｐ５．・・・は負荷回
路１１を４１り成しており、直列接続されたＮチャネル
形のＭＯＳ ＦＥＴ ＱＮ＋ 、 ＱＮ２ ｒ ＱＮ５
、・°・は駆動回路１２を構成している。そして、入
力信号Ａ、Ｂ、Ｃ，・・のＮＡＮＤ出力Ａ−Ｂ−Ｃ・・
倚負イ；；Ｊ回路１ノと駆動回路１２との接続点から得
るようになっている。
で駆動回路を、Ｐチャネル形ＭＯ８Ｆ’ＥＴで負（＋！
ｉ回路を構成し、それぞれに同数のトランジスタが使用
されている。第１図は、このようなＣＭＯＳ論理回路の
一例としてｎ入力のＮＡＮＩ）ダートを示している。図
において、並列接続されたＰチャネル形のＭＯＳ ＦＦ
、Ｔ Ｑｐ１＊ ＱＰ２ 、 Ｑｐ５．・・・は負荷回
路１１を４１り成しており、直列接続されたＮチャネル
形のＭＯＳ ＦＥＴ ＱＮ＋ 、 ＱＮ２ ｒ ＱＮ５
、・°・は駆動回路１２を構成している。そして、入
力信号Ａ、Ｂ、Ｃ，・・のＮＡＮＤ出力Ａ−Ｂ−Ｃ・・
倚負イ；；Ｊ回路１ノと駆動回路１２との接続点から得
るようになっている。
しかし、上記のように多久カフ″−１−をＣＭＯＳスク
ティノク回路で構成すると、入力の数が増加するに虻っ
てケ゛−１−の遅延時間が入力数ｎのベキ乗に比例して
増大する／ζめ、動作速度が遅くなる欠点がある。これ
ｔ」１．１・１１えばＮＡＮＤ ／ｆ＋” ｌ・の場合
ｔよ、Ｎチャネル形のＭＯＥ； ＦＥＴが直列接ｉノｚ
されるため、出力端の電圧が各チアネル形ＭＯ８ＦＥＴ
ＱＮ＋ ＋ ＱＮ２ ＋ ＱＮ３ ＋・・・の１ルイ
ン・ソース間の電圧として分圧され、個々のＭｌ）Ｓ
ＦＥＴのダート・ソース間の電圧が低下し１．駆動回路
１２を流れる電流が減少するためである。σらに、ＭＯ
Ｓ ＦＥＴの直列段数が」°ｎすと、重圧降下のためト
ランノスタのソース電圧が上昇し、ノース−基板間が逆
バイアスされるためパ、ククゝ−ト幼果によシＭＯ８Ｆ
’ＥＴの実効的なしきい敏電圧が高くなシ、ドレインか
らソースへの電流が減少して速度が低士することになる
。
ティノク回路で構成すると、入力の数が増加するに虻っ
てケ゛−１−の遅延時間が入力数ｎのベキ乗に比例して
増大する／ζめ、動作速度が遅くなる欠点がある。これ
ｔ」１．１・１１えばＮＡＮＤ ／ｆ＋” ｌ・の場合
ｔよ、Ｎチャネル形のＭＯＥ； ＦＥＴが直列接ｉノｚ
されるため、出力端の電圧が各チアネル形ＭＯ８ＦＥＴ
ＱＮ＋ ＋ ＱＮ２ ＋ ＱＮ３ ＋・・・の１ルイ
ン・ソース間の電圧として分圧され、個々のＭｌ）Ｓ
ＦＥＴのダート・ソース間の電圧が低下し１．駆動回路
１２を流れる電流が減少するためである。σらに、ＭＯ
Ｓ ＦＥＴの直列段数が」°ｎすと、重圧降下のためト
ランノスタのソース電圧が上昇し、ノース−基板間が逆
バイアスされるためパ、ククゝ−ト幼果によシＭＯ８Ｆ
’ＥＴの実効的なしきい敏電圧が高くなシ、ドレインか
らソースへの電流が減少して速度が低士することになる
。
このような欠点を除去する／こめには、１（バ動用Ｍｉ
ｓ ＦＩＣｌ”のチャネル１面を大きく尼ニ一定ずれＩ
ｊ：良いが、チャネル輻を大きく設定すると・９タ一ン
面積が大きくなる。
ｓ ＦＩＣｌ”のチャネル１面を大きく尼ニ一定ずれＩ
ｊ：良いが、チャネル輻を大きく設定すると・９タ一ン
面積が大きくなる。
また、・９タ一ン面績が大きくなれは寄生容量が増し充
放電電流は増加し、γ１′ｉ費電力が増加する欠点があ
る。
放電電流は増加し、γ１′ｉ費電力が増加する欠点があ
る。
〔発明の目的」
この発明は」二記のような事情にＲ与てなされたもので
、その目的とするところは、人力信号叔が増加しても信
号遅延時間が増大することはなく高速化が可能であり、
かつ・？ターン面積および消費電力を低減できるＣＭＯ
Ｓ論理回路を提供することである。
、その目的とするところは、人力信号叔が増加しても信
号遅延時間が増大することはなく高速化が可能であり、
かつ・？ターン面積および消費電力を低減できるＣＭＯ
Ｓ論理回路を提供することである。
すなわち、この発明においては、一端が入力端子に接続
される第１導電形のＭＯＳ ＦＥＴを設けるとともに、
−Ｅ１１２入力端子とこのＭＯＳ ＦＦ：Ｔのダート間
に遅延手段を挿設し、上記遅延手段（てよって入力信号
全遅延して反転するとともに、上記ＭＯ８ＦＥＴによっ
て入力信号の変化に対応したパルス信号を生成する。ざ
らに、上記第１導電形ＭＯ８ＦＥＴの他端と出力端子間
に出力用イン・ぐ−タを設けるとともに、上記出力用イ
ンバータの入力端と基や電源間にこの出力用インパーク
の出力で導通制御される帰還用の第２導電形ＭＯ８ＦＥ
Ｔを設け、論理反転およびラッチを行なうように構成し
たものである。
される第１導電形のＭＯＳ ＦＥＴを設けるとともに、
−Ｅ１１２入力端子とこのＭＯＳ ＦＦ：Ｔのダート間
に遅延手段を挿設し、上記遅延手段（てよって入力信号
全遅延して反転するとともに、上記ＭＯ８ＦＥＴによっ
て入力信号の変化に対応したパルス信号を生成する。ざ
らに、上記第１導電形ＭＯ８ＦＥＴの他端と出力端子間
に出力用イン・ぐ−タを設けるとともに、上記出力用イ
ンバータの入力端と基や電源間にこの出力用インパーク
の出力で導通制御される帰還用の第２導電形ＭＯ８ＦＥ
Ｔを設け、論理反転およびラッチを行なうように構成し
たものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図において、Ｉ Ｊ 、＋１３２．１３３．
・・・は、入力信号Ａ、Ｂ、Ｃ。
する。第２図において、Ｉ Ｊ 、＋１３２．１３３．
・・・は、入力信号Ａ、Ｂ、Ｃ。
・・・が供給きれる入力端子で、これら入力端子１３、
．１３２．１３３ 、・・・には第１導電形（Ｎチャネ
ル形）のＭＯＳ ＦＥＴ Ｑ ＋ １＋ Ｑ ＋ ２１
Ｑ１３．・・・の一端がそれぞれ接続され、上記入力端
子ノＪ ＋ ＋ Ｉ Ｊ ２ １１３３ ＋ ・・とＭ
ＯＳ ＦＥＴＱ＋＋＋ Ｑ１２１ Ｑ１３１・・・のケ
゛−トとの間には遅延手段として働くインバータ１４．
．１４２ 。
．１３２．１３３ 、・・・には第１導電形（Ｎチャネ
ル形）のＭＯＳ ＦＥＴ Ｑ ＋ １＋ Ｑ ＋ ２１
Ｑ１３．・・・の一端がそれぞれ接続され、上記入力端
子ノＪ ＋ ＋ Ｉ Ｊ ２ １１３３ ＋ ・・とＭ
ＯＳ ＦＥＴＱ＋＋＋ Ｑ１２１ Ｑ１３１・・・のケ
゛−トとの間には遅延手段として働くインバータ１４．
．１４２ 。
１４３ 、・・・がそれぞれ挿設される。上記ＭＯ８Ｆ
ＥＴ Ｑｌｌ ｒ Ｑ１０ ＋ Ｑ１０ ＋・・・の他
端はそれぞれ出力用インバータ１５の入力端に一括して
接続される。上記インバータ１５の出力端は、出力端子
１６に接続はれるとともに、基準電源Ｖ。Ｃとこのイン
バータ１５の入力端間に接続された帰還用の第２導電形
（Ｐ ｆ ｒネル形） ＭＯＳ ＦＥＴＱ２０のケ“−
トに接続されてなる。なお、Ｍ、Ｏ８ＦｇＴＱ＋＋、（
ン＋２１ Ｑ ＋３−及びＭＯＳ ＦＥＴ Ｑ ２０の
パ７クゲゞ−トはそれぞれ基準電源ｖｃｃ及び接地点に
接続されている。
ＥＴ Ｑｌｌ ｒ Ｑ１０ ＋ Ｑ１０ ＋・・・の他
端はそれぞれ出力用インバータ１５の入力端に一括して
接続される。上記インバータ１５の出力端は、出力端子
１６に接続はれるとともに、基準電源Ｖ。Ｃとこのイン
バータ１５の入力端間に接続された帰還用の第２導電形
（Ｐ ｆ ｒネル形） ＭＯＳ ＦＥＴＱ２０のケ“−
トに接続されてなる。なお、Ｍ、Ｏ８ＦｇＴＱ＋＋、（
ン＋２１ Ｑ ＋３−及びＭＯＳ ＦＥＴ Ｑ ２０の
パ７クゲゞ−トはそれぞれ基準電源ｖｃｃ及び接地点に
接続されている。
次に、上目己のような構成において動作を説明する。な
お、説１夕」を簡単化するために、２人力の場合につい
て入力信号をそれぞれＡ、Ｂとして説明する。今、入力
信号Ａが・・（（”Ｈ’ ）レベル（Ｖｃｃ電位）、Ｂ
がロー（”Ｌ”）レベル（接地電位）でちるとすると、
Ｎチャネル形のＭＯ’Ｓ ＦＥＴ Ｑ ＋ １はオフ状
態、Ｑ１０はオン状態となる。ＭＯＳ ＦＥＴ Ｑ ＋
２の駆動能力がＭＯＳ ＦＥＴ Ｑ ２０の駆動能力
より充分大きいとすると、インバータ１５の入力Ｉ１．
リノードＮ、はＩＩ Ｌ ＩＩレベルとなり、出力信号
は”）ｔ”レベルとなる。次に、入力信号Ｂが°“Ｌ′
″レベルからパｒ（”レベルに変化すると、ノードＮ１
の電位は、ＭＯＳ ＦｇＴ Ｑ 、 ２がオンしている
開信号ＢのＩＩＨ″ルベルによる電流のｊＡＴｈ人によ
シ上昇し、ノードＮ、の電位が出力用インバータ１５の
反転電圧を越えるとその出力はＩＩ Ｌｌｊレベルとな
る。これによってＭＯＳ ＦｇＴ Ｑ ２０がオン状態
となり、ノードＮ１の電位が”Ｈ” （Ｖｃｃ）レベル
に高速に引き上げられる。従って、出力端子１６の電位
は“Ｌ″レベル安定し、２人力のＮＡＮＤ出力Ａ・Ｂが
得られる。同様にして、多入力の場合もトランジスタの
直列段数は増加しないのでＭＯＳ ＦＥＴのチャネル幅
を大きく設定すること々く高速な論理出力が得られる。
お、説１夕」を簡単化するために、２人力の場合につい
て入力信号をそれぞれＡ、Ｂとして説明する。今、入力
信号Ａが・・（（”Ｈ’ ）レベル（Ｖｃｃ電位）、Ｂ
がロー（”Ｌ”）レベル（接地電位）でちるとすると、
Ｎチャネル形のＭＯ’Ｓ ＦＥＴ Ｑ ＋ １はオフ状
態、Ｑ１０はオン状態となる。ＭＯＳ ＦＥＴ Ｑ ＋
２の駆動能力がＭＯＳ ＦＥＴ Ｑ ２０の駆動能力
より充分大きいとすると、インバータ１５の入力Ｉ１．
リノードＮ、はＩＩ Ｌ ＩＩレベルとなり、出力信号
は”）ｔ”レベルとなる。次に、入力信号Ｂが°“Ｌ′
″レベルからパｒ（”レベルに変化すると、ノードＮ１
の電位は、ＭＯＳ ＦｇＴ Ｑ 、 ２がオンしている
開信号ＢのＩＩＨ″ルベルによる電流のｊＡＴｈ人によ
シ上昇し、ノードＮ、の電位が出力用インバータ１５の
反転電圧を越えるとその出力はＩＩ Ｌｌｊレベルとな
る。これによってＭＯＳ ＦｇＴ Ｑ ２０がオン状態
となり、ノードＮ１の電位が”Ｈ” （Ｖｃｃ）レベル
に高速に引き上げられる。従って、出力端子１６の電位
は“Ｌ″レベル安定し、２人力のＮＡＮＤ出力Ａ・Ｂが
得られる。同様にして、多入力の場合もトランジスタの
直列段数は増加しないのでＭＯＳ ＦＥＴのチャネル幅
を大きく設定すること々く高速な論理出力が得られる。
なお、上記実施例では、遅延手段としてインバータ１４
．．１４２．１４３ 、・・・を設けたが、これに加え
てさらに、インバータ１４１，１４□。
．．１４２．１４３ 、・・・を設けたが、これに加え
てさらに、インバータ１４１，１４□。
１４３ 、・・・の出力端と接地点間にそれぞれコンデ
ンサを挿接すれば、遅延時間の制御が可能である。
ンサを挿接すれば、遅延時間の制御が可能である。
第３図は、この発明の龍の実施例を示すもので、前記第
２図におけるＭＯＳ ＦＥＴ Ｑ Ｉｆ Ｉ Ｑ ＋２
１Ｑ＋３１・・・のパックダートをノードＮ１側に接続
したものである。図において、前記第２図と同一構成部
には同じ符号を付してその説明は省略する。
２図におけるＭＯＳ ＦＥＴ Ｑ Ｉｆ Ｉ Ｑ ＋２
１Ｑ＋３１・・・のパックダートをノードＮ１側に接続
したものである。図において、前記第２図と同一構成部
には同じ符号を付してその説明は省略する。
このような構成によれば、ＭＯＳ ＦＦ、Ｔ Ｑ ｒ
ｓ ＋Ｑ＋２１Ｑ＋３ ＋・・・は、入力信号の“Ｌ″
レベルら” Ｈ”レベルへの変化時には逆方向ダイオー
ドとして働き、”Ｈ”レベルから°°Ｌ″レベルへの変
化時には順方向のダイオードとして働き ＩＩＨＩ＋レ
ベルからＩｔ Ｌ ＩＩレベルへの変化時の動作速度を
高速化できる。
ｓ ＋Ｑ＋２１Ｑ＋３ ＋・・・は、入力信号の“Ｌ″
レベルら” Ｈ”レベルへの変化時には逆方向ダイオー
ドとして働き、”Ｈ”レベルから°°Ｌ″レベルへの変
化時には順方向のダイオードとして働き ＩＩＨＩ＋レ
ベルからＩｔ Ｌ ＩＩレベルへの変化時の動作速度を
高速化できる。
なお、上記実施例では、第１辱電形のＭＯＳＦＥＴ Ｑ
１１ｅ Ｑ １２ Ｔ Ｑ ｔ３＋・・・がＮチャネ
ル形で、第２導電形の帰還用ＭＯ３ＦＥＴがＰチャネル
形の場合について説明したが、第４図にダッシュを付し
て示すようにそれぞれ逆極性のＭＯＳ ＦＥＴＱ １１
’ ＋ Ｑ ＋２’ ｒ Ｑ ＋３’ ＋ ”’および
Ｑ２０’を設け、基準電源として接地電位をＭＯＳ Ｆ
ＥＴ Ｑ ２０’の一端に印加しても良い。この場合、
ＭＯＳ ＦＥｉ’ Ｑ ｒ Ｉ’ ｒＱ ＋ｚ’ ｒ
Ｑ ｓｓ”・およびＭＯＳ ＦＥＴ Ｑ ２Ｇ’のバッ
クダートはそれぞれｖｃｃ電位および接地電位に接続さ
れることは勿論である。この回路においては、前記第２
図の回路とＭＯＳ ＦＦ、Ｔの極性が異なるのみで、前
記と同様な動作を行ないＮＯＲ出力出力＋ Ｂ 十Ｃ−
１−・・・が得られる。寸だ、この回路においても第５
図に示すように、前記第３図と同様にＭＯＳ ＦＥＴ
Ｑ １１’ ｒ Ｑ １２’ ｌ Ｑ １３’ ｌ・・
・のバックダートをノードＮ１側に接続することにより
、これらＭＯＳ ＦＥＴ Ｑ ■’ ＋ Ｑ ＋２’
Ｉ Ｑ ＋３’・°“を人カイ「１号の°゛Ｌ″Ｌ″レ
ベル′Ｈ″レベルへの変化時ｉ／（順方向ダイオード、
”Ｈ”レベルから”Ｌ”レベルへの変化時に逆方向ダイ
オード構成にして、人力信号の゛１Ｌ″レベルカラ”Ｈ
”レベルへの変化時の速度を高速化できる。
１１ｅ Ｑ １２ Ｔ Ｑ ｔ３＋・・・がＮチャネ
ル形で、第２導電形の帰還用ＭＯ３ＦＥＴがＰチャネル
形の場合について説明したが、第４図にダッシュを付し
て示すようにそれぞれ逆極性のＭＯＳ ＦＥＴＱ １１
’ ＋ Ｑ ＋２’ ｒ Ｑ ＋３’ ＋ ”’および
Ｑ２０’を設け、基準電源として接地電位をＭＯＳ Ｆ
ＥＴ Ｑ ２０’の一端に印加しても良い。この場合、
ＭＯＳ ＦＥｉ’ Ｑ ｒ Ｉ’ ｒＱ ＋ｚ’ ｒ
Ｑ ｓｓ”・およびＭＯＳ ＦＥＴ Ｑ ２Ｇ’のバッ
クダートはそれぞれｖｃｃ電位および接地電位に接続さ
れることは勿論である。この回路においては、前記第２
図の回路とＭＯＳ ＦＦ、Ｔの極性が異なるのみで、前
記と同様な動作を行ないＮＯＲ出力出力＋ Ｂ 十Ｃ−
１−・・・が得られる。寸だ、この回路においても第５
図に示すように、前記第３図と同様にＭＯＳ ＦＥＴ
Ｑ １１’ ｒ Ｑ １２’ ｌ Ｑ １３’ ｌ・・
・のバックダートをノードＮ１側に接続することにより
、これらＭＯＳ ＦＥＴ Ｑ ■’ ＋ Ｑ ＋２’
Ｉ Ｑ ＋３’・°“を人カイ「１号の°゛Ｌ″Ｌ″レ
ベル′Ｈ″レベルへの変化時ｉ／（順方向ダイオード、
”Ｈ”レベルから”Ｌ”レベルへの変化時に逆方向ダイ
オード構成にして、人力信号の゛１Ｌ″レベルカラ”Ｈ
”レベルへの変化時の速度を高速化できる。
第６図は、従来および本発明によるＣＭＯ８論理回路の
人力信号数と遅延時間との関係を示している。図示する
ように、従来の回路は入力信号数が増加すると遅延時間
が大幅に増大したのに対し、本発明による回路ではほと
んど変化がなく、遅延時間は人力数に依存しない。従っ
て、多入力のＣＭＯ８論理回路に適用することにより、
大幅な高速化が可能である。またパターン面積を大きく
する必要がなく、その分寄生谷量は小さくなり、充放電
電流が減少し低消費電力になる。
人力信号数と遅延時間との関係を示している。図示する
ように、従来の回路は入力信号数が増加すると遅延時間
が大幅に増大したのに対し、本発明による回路ではほと
んど変化がなく、遅延時間は人力数に依存しない。従っ
て、多入力のＣＭＯ８論理回路に適用することにより、
大幅な高速化が可能である。またパターン面積を大きく
する必要がなく、その分寄生谷量は小さくなり、充放電
電流が減少し低消費電力になる。
〔発明の効用Ｊ
以」二ｉ児発明たようにこの発明によれば、人力信号数
が増加しても信号遅延時間が増大することはなく高速化
が可能であり、かつパターン面積および消費電力を低減
できるＣＭＯ８論理回路が＋ｉＪられる。
が増加しても信号遅延時間が増大することはなく高速化
が可能であり、かつパターン面積および消費電力を低減
できるＣＭＯ８論理回路が＋ｉＪられる。
第１図は従来のＣＭＯ３論理回路を説明するための図、
第２図はこの発明の一実施しリに係るＣＭＯ８論理回路
を説明するための図、第３図ないし第５図はそれぞれこ
の発明の他の実施例を説明するための回路図、第６図は
従来および杏発明によるＣＭＯ３論理回路の入力化号数
と遅延時間との関係を説明するだめの図である。 １３１ 、）３２＋’Ｊ３＋・・・・・入力端子、Ｑ
＋＋ ＋Ｑ １２１ Ｑ１３ ＋”・・・’第１導電形
のＭＯＳ ＦＰ、Ｔ 、 ７４ ｌ。 １４２．１４３．・・・・・インバータ（遅延手段）、
１５・・・出力用インバータ０．１６・・・出力端子、
Ｑｚｏ・・・帰還用の第２導電形ＭＯ８ＦＥＴ 、 Ｖ
ｃｃ・・・基出願人代理人 弁理士 鈴 江 武 彦第
１図 法 第２図 ３１ 第３図 １１ 第４図 ＴＩ＋
第２図はこの発明の一実施しリに係るＣＭＯ８論理回路
を説明するための図、第３図ないし第５図はそれぞれこ
の発明の他の実施例を説明するための回路図、第６図は
従来および杏発明によるＣＭＯ３論理回路の入力化号数
と遅延時間との関係を説明するだめの図である。 １３１ 、）３２＋’Ｊ３＋・・・・・入力端子、Ｑ
＋＋ ＋Ｑ １２１ Ｑ１３ ＋”・・・’第１導電形
のＭＯＳ ＦＰ、Ｔ 、 ７４ ｌ。 １４２．１４３．・・・・・インバータ（遅延手段）、
１５・・・出力用インバータ０．１６・・・出力端子、
Ｑｚｏ・・・帰還用の第２導電形ＭＯ８ＦＥＴ 、 Ｖ
ｃｃ・・・基出願人代理人 弁理士 鈴 江 武 彦第
１図 法 第２図 ３１ 第３図 １１ 第４図 ＴＩ＋
Claims (6)
- （１） 一端が入力端子に接続される第１導電形のＭＯ
Ｓ ＦＥＴと、上記入力端子とＭＯＳ ＦＥＴのダート
間に挿接される遅延手段と、上記ＭＯ８ＦＥＴの他端と
出力端子間に挿接される出力用インノ々−タト、この出
力用インノく−りの入力端と基準電源間に挿接され出力
用イン・々−夕の出力で導通制御される第２導電形のＭ
ＯＳ ＦＥＴとを具備したことを特徴とするＣＭＯ８論
理回路。 - （２）前記遅延手段は、入力端が前記入力端子に接伏さ
れ出力端が前記第１導ｒｌｆ、形のＭＯＳ ＦＥＴのダ
ートに接続されるイン・々−夕から成ることを特徴とす
る特許請求の範囲第１項記載のＣＭＯ８論理回路。 - （３） 前記遅延手段は、入力端が前記入力端子に接続
され出力端が前記第１導電形のＭＯＳ ＦｇＴのダート
に接続されるイン／？−夕と、このインバータの出力端
と接地点間に挿接されるコンデンサとから成ることを特
徴とする特許請求の範囲第１項記載のＣＭＯ３論理回路
。 - （４）前記第１導電形のＭＯＳ ＦＥＴのバックゲート
がそのＭＯＳ ＦＥＴの他端に接続されてなることを特
徴とする特許請求の範囲第１項記載のＣＭＯ８論理回路
。 - （５） 前記第１導電形のＭＯＳ ＦＥＴはＮチャネル
形であシ、第２導電形のＭＯＳ ＦＥＴはＰチャネル形
でろり、前記基準電源は高圧側型びであることを特徴と
する特許請求の範囲第１項記載のＣＭＯ８論理回路。 - （６） 前記第１導電形のＭＯＳ ＦＥＴ （ｌ′ｉＰ
チャネル形であり、第２導電形のＭＯＳ Ｆｌ；、Ｔは
Ｎチャネル形であり、前記基準電源は接地電圧であるこ
とを特徴とする特許請求の範囲第１項記載のＣＭＯ３論
理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138319A JPS6030215A (ja) | 1983-07-28 | 1983-07-28 | Ｃｍｏｓ論理回路 |
| US06/621,085 US4577124A (en) | 1983-07-28 | 1984-06-15 | CMOS Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138319A JPS6030215A (ja) | 1983-07-28 | 1983-07-28 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6030215A true JPS6030215A (ja) | 1985-02-15 |
| JPH035692B2 JPH035692B2 (ja) | 1991-01-28 |
Family
ID=15219114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138319A Granted JPS6030215A (ja) | 1983-07-28 | 1983-07-28 | Ｃｍｏｓ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4577124A (ja) |
| JP (1) | JPS6030215A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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